JP2712796B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタの製造方法に関するもので
ある。
ある。
薄膜トランジスタは、ゲート電極とゲート絶縁膜とｉ
型半導体層とソース電極およびドレイン電極とを積層し
た構成となっており、この薄膜トランジスタには、逆ス
タガー型と呼ばれるものや、スタガー型と呼ばれるもの
等がある。
型半導体層とソース電極およびドレイン電極とを積層し
た構成となっており、この薄膜トランジスタには、逆ス
タガー型と呼ばれるものや、スタガー型と呼ばれるもの
等がある。
第６図は逆スタガー型の薄膜トランジスタを示してお
り、この薄膜トランジスタは、ガラス等からなる絶縁性
基板１の上にゲート電極２を形成し、その上にゲート絶
縁膜３を形成するとともに、このゲート絶縁膜３の上に
前記ゲート電極２に対向させてｉ型アモルファスシリコ
ン（ｉ−ａ−Si）からなるｉ型半導体層４を積層し、こ
のｉ型半導体層４の両側部の上に、ｎ型不純物をドープ
したｎ型アモルファスシリコン（n+−ａ−Si）からなる
ｎ型半導体層５を介してソース電極６およびドレイン電
極７を形成した構造となっている。この薄膜トランジス
タのゲート絶縁膜３は、一般にシリコン窒化膜（SIN
膜）で形成されており、例えば主にスイッチング素子と
して使用される薄膜トランジスタのゲート絶縁膜３は、
シリコン原子Siと窒素原子Ｎとの組成比Si/Nが化学量論
比（Si/N＝0.75）に近いのシリコン窒化膜で形成されて
いる。また、この逆スタガー型薄膜トランジスタにおい
ては、一般に、ｉ型半導体層４のチャンネル領域の上に
ブロッキング絶縁膜８を形成しており、ソース，ドレイ
ン電極6,7とその下のｎ型半導体層５とをパターニング
する際にｉ型半導体層４がエッチングされるのを前記ブ
ロッキング絶縁膜８によって防いでいる。このブロッキ
ング絶縁膜８も、一般にはシリコン窒化膜で形成されて この薄膜トランジスタは次のような工程で製造されて
いる。
り、この薄膜トランジスタは、ガラス等からなる絶縁性
基板１の上にゲート電極２を形成し、その上にゲート絶
縁膜３を形成するとともに、このゲート絶縁膜３の上に
前記ゲート電極２に対向させてｉ型アモルファスシリコ
ン（ｉ−ａ−Si）からなるｉ型半導体層４を積層し、こ
のｉ型半導体層４の両側部の上に、ｎ型不純物をドープ
したｎ型アモルファスシリコン（n+−ａ−Si）からなる
ｎ型半導体層５を介してソース電極６およびドレイン電
極７を形成した構造となっている。この薄膜トランジス
タのゲート絶縁膜３は、一般にシリコン窒化膜（SIN
膜）で形成されており、例えば主にスイッチング素子と
して使用される薄膜トランジスタのゲート絶縁膜３は、
シリコン原子Siと窒素原子Ｎとの組成比Si/Nが化学量論
比（Si/N＝0.75）に近いのシリコン窒化膜で形成されて
いる。また、この逆スタガー型薄膜トランジスタにおい
ては、一般に、ｉ型半導体層４のチャンネル領域の上に
ブロッキング絶縁膜８を形成しており、ソース，ドレイ
ン電極6,7とその下のｎ型半導体層５とをパターニング
する際にｉ型半導体層４がエッチングされるのを前記ブ
ロッキング絶縁膜８によって防いでいる。このブロッキ
ング絶縁膜８も、一般にはシリコン窒化膜で形成されて この薄膜トランジスタは次のような工程で製造されて
いる。
まず、基板１上にクロム（Cr），タンタル（Ta），モ
リブデン（Mo）等の金属膜をスパッタリング装置等によ
り成膜し、この金属膜をフォトエッチング法によりパタ
ーニングしてゲート電極２およびそのライン部を形成す
る。
リブデン（Mo）等の金属膜をスパッタリング装置等によ
り成膜し、この金属膜をフォトエッチング法によりパタ
ーニングしてゲート電極２およびそのライン部を形成す
る。
次に、この基板１上に、ゲート絶縁膜３と、ｉ型半導
体層４と、ブロッキング絶縁膜８とをプラズマCVD装置
により順次成膜する。
体層４と、ブロッキング絶縁膜８とをプラズマCVD装置
により順次成膜する。
次に、前記ブロッキング絶縁膜８をフォトエッチング
法によりパターニングして、ｉ型半導体層４のチャンネ
ル領域の上のみにブロッキング絶縁膜８を残す。
法によりパターニングして、ｉ型半導体層４のチャンネ
ル領域の上のみにブロッキング絶縁膜８を残す。
次に、ｎ型半導体層５をプラズマCVD装置により成膜
するとともに、その上にソース，ドレイン電極6,7とな
るクロム，タンタル，モリブデン等の金属膜をスパッタ
リング装置等により成膜し、この金属膜とｎ型半導体層
５とをフォトエッチング法によりソース，ドレイン電極
6,7の形状にパターニングする。
するとともに、その上にソース，ドレイン電極6,7とな
るクロム，タンタル，モリブデン等の金属膜をスパッタ
リング装置等により成膜し、この金属膜とｎ型半導体層
５とをフォトエッチング法によりソース，ドレイン電極
6,7の形状にパターニングする。
この後は、前記ｉ型半導体層４をトランジスタ素子形
状にパターニングして薄膜トランジスタを完成する。
状にパターニングして薄膜トランジスタを完成する。
ところで、このような製法で薄膜トランジスタを製造
する場合、従来は、ゲート絶縁膜３となるシリコン窒化
膜（以下ゲートSiN膜という）と、ｉ型半導体層４とな
るｉ型アモルファスシリコン層（以下ｉ−ａ−Si層とい
う）と、ブロッキング絶縁膜８となるシリコン窒化膜
（以下ブロッキングSiN膜という）とのプラズマCVD装置
による成膜を、それぞれ次のような成膜条件で行なって
いる。
する場合、従来は、ゲート絶縁膜３となるシリコン窒化
膜（以下ゲートSiN膜という）と、ｉ型半導体層４とな
るｉ型アモルファスシリコン層（以下ｉ−ａ−Si層とい
う）と、ブロッキング絶縁膜８となるシリコン窒化膜
（以下ブロッキングSiN膜という）とのプラズマCVD装置
による成膜を、それぞれ次のような成膜条件で行なって
いる。
すなわち、ゲートSiN膜の成膜は、約350℃の成膜温度
で、RF放電のパワー密度を120〜130mW/cm2に制御して行
なわれている。このようにゲートSiN膜の成膜温度を約3
50℃と高くしているのは、膜質が緻密でかつ絶縁破壊耐
圧の高いゲートSiN膜を得るためである。
で、RF放電のパワー密度を120〜130mW/cm2に制御して行
なわれている。このようにゲートSiN膜の成膜温度を約3
50℃と高くしているのは、膜質が緻密でかつ絶縁破壊耐
圧の高いゲートSiN膜を得るためである。
一方、ｉ−ａ−Si層の成膜は、約250℃の成膜温度
で、RF放電のパワー密度を40〜50mW/cm2に制御して成膜
されている。このようにｉ−ａ−Si層を約250℃の成膜
温度で成膜しているのは、ｉ−ａ−Siとして一般に用い
られている水素化アモルファス・シリコン（ａ−SiH）
は、これを高温で成膜すると、その水素量が少なくなっ
て半導体特性が悪くなるからである。
で、RF放電のパワー密度を40〜50mW/cm2に制御して成膜
されている。このようにｉ−ａ−Si層を約250℃の成膜
温度で成膜しているのは、ｉ−ａ−Siとして一般に用い
られている水素化アモルファス・シリコン（ａ−SiH）
は、これを高温で成膜すると、その水素量が少なくなっ
て半導体特性が悪くなるからである。
また、ブロッキングSiNの成膜は、前記ゲートSiN膜の
成膜と同様に、約350℃の成膜温度で、RF放電パワー密
度を120〜130mW/cm2に制御して行なわれている。
成膜と同様に、約350℃の成膜温度で、RF放電パワー密
度を120〜130mW/cm2に制御して行なわれている。
第７図は上記ゲートSiN膜とｉ−ａ−Si層とブロッキ
ングSiN膜の成膜に使用されているプラズマCVD装置の構
成を示しており、このプラズマCVD装置は、基板装入室1
1と、ゲートSiN膜を成膜するためのシリコン窒化膜成膜
用チャンバ（以下ゲートSiN成膜チャンバという）12
と、基板冷却室13と、ｉ−ａ−Si層を成膜するためのア
モルファスシリコン成膜用チャンバ（以下ｉ−ａ−Si成
膜チャンバという）14と、基板加熱室15と、ブロッキン
グSiN膜を成膜するためのシリコン窒化膜成膜用チャン
バ（以下ブロッキングSiN成膜チャンバという）16と、
基板取出室17とを連続させて配置した構成となってい
る。
ングSiN膜の成膜に使用されているプラズマCVD装置の構
成を示しており、このプラズマCVD装置は、基板装入室1
1と、ゲートSiN膜を成膜するためのシリコン窒化膜成膜
用チャンバ（以下ゲートSiN成膜チャンバという）12
と、基板冷却室13と、ｉ−ａ−Si層を成膜するためのア
モルファスシリコン成膜用チャンバ（以下ｉ−ａ−Si成
膜チャンバという）14と、基板加熱室15と、ブロッキン
グSiN膜を成膜するためのシリコン窒化膜成膜用チャン
バ（以下ブロッキングSiN成膜チャンバという）16と、
基板取出室17とを連続させて配置した構成となってい
る。
このプラズマCVD装置によるゲートSiN膜とｉ−ａ−Si
層とブロッキングSiN膜の成膜は、次のような工程で行
なわれている。
層とブロッキングSiN膜の成膜は、次のような工程で行
なわれている。
まず、基板装入室11に基板を装入し、この基板をゲー
トSiN膜の成膜温度（約350℃）まで加熱した後、この基
板をゲートSiN膜成膜チャンバ12に移送して、前記成膜
条件でゲートSiN膜を成膜する。
トSiN膜の成膜温度（約350℃）まで加熱した後、この基
板をゲートSiN膜成膜チャンバ12に移送して、前記成膜
条件でゲートSiN膜を成膜する。
次に、基板を基板冷却室13に移送して、その温度をｉ
−ａ−Si層の成膜温度（約250℃）まで下げ、この後、
基板をｉ−ａ−Si成膜チャンバ14に移送して、前記成膜
条件でｉ−ａ−Si層を成膜する。
−ａ−Si層の成膜温度（約250℃）まで下げ、この後、
基板をｉ−ａ−Si成膜チャンバ14に移送して、前記成膜
条件でｉ−ａ−Si層を成膜する。
次に、基板を基板加熱室15に移送して、この基板をブ
ロッキングSiN膜の成膜温度（約350℃）まで加熱し、こ
の後、基板をブロッキングSiN成膜チャンバ16に移送し
て、前記成膜条件でブロッキングSiN膜を成膜する。
ロッキングSiN膜の成膜温度（約350℃）まで加熱し、こ
の後、基板をブロッキングSiN成膜チャンバ16に移送し
て、前記成膜条件でブロッキングSiN膜を成膜する。
この後は、基板を基板取出室17に移送して、この基板
をその温度が外気温度（常温）になるまで冷却し、この
後に基板を外部に取出す。
をその温度が外気温度（常温）になるまで冷却し、この
後に基板を外部に取出す。
この場合、上記装入室11および基板加熱室15における
基板の加熱と、基板冷却室13および基板取出室17におけ
る基板の冷却は、ガラス等からなる基板や、その上に成
膜されたSiN膜およびｉ−ａ−Si層に熱歪みによる割れ
を発生させないようにするため、時間をかけてゆっくり
と行なわれている。
基板の加熱と、基板冷却室13および基板取出室17におけ
る基板の冷却は、ガラス等からなる基板や、その上に成
膜されたSiN膜およびｉ−ａ−Si層に熱歪みによる割れ
を発生させないようにするため、時間をかけてゆっくり
と行なわれている。
なお、第７図にはブロッキング絶縁膜８を有する逆ス
タガー型薄膜トランジスタの製造に用いられるプラズマ
CVD装置を示したが、逆スタガー型薄膜トランジスタに
は、ブロッキング絶縁膜８を設けていないものもある。
このブロッキング絶縁膜８のない逆スタガー型薄膜トラ
ンジスタを製造する場合は、ｉ−ａ−Si層の成膜に続い
てｎ型半導体層５となるｎ型アモルファスシリコン層
（以下n+−ａ−Si層という）を成膜できるし、またこの
n+−ａ−Si層の成膜条件はｉ−ａ−Si層の成膜条件と同
じでよいため、そのゲートSiN膜とｉ−ａ−Si層およびn
+−ａ−Si層は、第７図のプラズマCVD装置からの基板加
熱室15とブロッキングSiN成膜チャンバ16をなくし、ｉ
−ａ−Si成膜チャンバ14と基板取出室17との間にn+−ａ
−Si層の成膜チャンバを配置したプラズマCVD装置によ
って成膜されている。
タガー型薄膜トランジスタの製造に用いられるプラズマ
CVD装置を示したが、逆スタガー型薄膜トランジスタに
は、ブロッキング絶縁膜８を設けていないものもある。
このブロッキング絶縁膜８のない逆スタガー型薄膜トラ
ンジスタを製造する場合は、ｉ−ａ−Si層の成膜に続い
てｎ型半導体層５となるｎ型アモルファスシリコン層
（以下n+−ａ−Si層という）を成膜できるし、またこの
n+−ａ−Si層の成膜条件はｉ−ａ−Si層の成膜条件と同
じでよいため、そのゲートSiN膜とｉ−ａ−Si層およびn
+−ａ−Si層は、第７図のプラズマCVD装置からの基板加
熱室15とブロッキングSiN成膜チャンバ16をなくし、ｉ
−ａ−Si成膜チャンバ14と基板取出室17との間にn+−ａ
−Si層の成膜チャンバを配置したプラズマCVD装置によ
って成膜されている。
また、薄膜トランジスタには、逆スタガー型薄膜トラ
ンジスタの他に、この逆スタガー型薄膜トランジスタと
は上下が逆になった構成（ただしブロッキングSiN膜は
ない）のスタガー型のものもある。このスタガー型薄膜
トランジスタは、基板上にソース，ドレイン電極とその
上にそれぞれ積層されるn+−ａ−Si層とを形成した後、
ｉ−ａ−Si層とゲートSiN膜を順次成膜し、その上にゲ
ート電極を形成する方法で製造されており、前記ｉ−ａ
−Si層とゲートSiN膜は、基板装入室と、ｉ−ａ−Si層
成膜チャンバと、基板加熱室と、ゲートSiN成膜チャン
バと、基板取出室とを連続させて配置したプラズマCVD
装置によって成膜されている。
ンジスタの他に、この逆スタガー型薄膜トランジスタと
は上下が逆になった構成（ただしブロッキングSiN膜は
ない）のスタガー型のものもある。このスタガー型薄膜
トランジスタは、基板上にソース，ドレイン電極とその
上にそれぞれ積層されるn+−ａ−Si層とを形成した後、
ｉ−ａ−Si層とゲートSiN膜を順次成膜し、その上にゲ
ート電極を形成する方法で製造されており、前記ｉ−ａ
−Si層とゲートSiN膜は、基板装入室と、ｉ−ａ−Si層
成膜チャンバと、基板加熱室と、ゲートSiN成膜チャン
バと、基板取出室とを連続させて配置したプラズマCVD
装置によって成膜されている。
しかしながら、上記従来の薄膜トランジスタの製造方
法は、ゲートSiN膜を約350℃の成膜温度で成膜し、ｉ−
ａ−Si層は約250℃の成膜温度で成膜するものであるた
め、例えば逆スタガー型薄膜トランジスタの製造におい
ては、ゲートSiN成膜チャンバ12でゲートSiN膜を成膜し
た基板を、その温度がｉ−ａ−Si層の成膜温度になるま
で温度調整してからなるｉ−ａ−Si成膜チャンバ14に移
送しなければならない。このため、従来は、プラズマCV
D装置のゲートSiN成膜チャンバ12と次のｉ−ａ−Si成膜
チャンバ14との間に基板冷却室13を設けて、ゲートSiN
膜を成膜した基板をｉ−ａ−Si層の成膜温度まで冷却し
ているが、この基板の冷却は上述したように時間をかけ
てゆっくりと行なわれなければならないため、約350℃
の成膜温度でゲートSiN膜を成膜した基板の温度を約250
℃に下げるにはかなりの時間を要してしまう。
法は、ゲートSiN膜を約350℃の成膜温度で成膜し、ｉ−
ａ−Si層は約250℃の成膜温度で成膜するものであるた
め、例えば逆スタガー型薄膜トランジスタの製造におい
ては、ゲートSiN成膜チャンバ12でゲートSiN膜を成膜し
た基板を、その温度がｉ−ａ−Si層の成膜温度になるま
で温度調整してからなるｉ−ａ−Si成膜チャンバ14に移
送しなければならない。このため、従来は、プラズマCV
D装置のゲートSiN成膜チャンバ12と次のｉ−ａ−Si成膜
チャンバ14との間に基板冷却室13を設けて、ゲートSiN
膜を成膜した基板をｉ−ａ−Si層の成膜温度まで冷却し
ているが、この基板の冷却は上述したように時間をかけ
てゆっくりと行なわれなければならないため、約350℃
の成膜温度でゲートSiN膜を成膜した基板の温度を約250
℃に下げるにはかなりの時間を要してしまう。
これは、スタガー型薄膜トランジスタの製造において
も同様であり、この場合は、ｉ−ａ−Si成膜チャンバで
ｉ−ａ−Si膜を成膜した基板を、基板加熱室においてゲ
ートSiN膜の成膜温度になるまで加熱してからゲートSiN
成膜チャンバに移送しなければならないし、またこの基
板の加熱も時間をかけてゆっくりと行なわなければなら
ないため、約250℃の成膜温度でｉ−ａ−Si層を成膜し
た基板の温度を約350℃まで上げるにはかなりの時間を
要してしまう。
も同様であり、この場合は、ｉ−ａ−Si成膜チャンバで
ｉ−ａ−Si膜を成膜した基板を、基板加熱室においてゲ
ートSiN膜の成膜温度になるまで加熱してからゲートSiN
成膜チャンバに移送しなければならないし、またこの基
板の加熱も時間をかけてゆっくりと行なわなければなら
ないため、約250℃の成膜温度でｉ−ａ−Si層を成膜し
た基板の温度を約350℃まで上げるにはかなりの時間を
要してしまう。
このため、上記従来の製造方法では、薄膜トランジス
タを能率よく製造することができなかった。
タを能率よく製造することができなかった。
本発明は上記のような実情にかんがみてなされたもの
であって、その目的とするところは、ゲート絶縁膜とな
るシリコン窒化膜と、ｉ型半導体層となるアモルファス
シリコン層とを、その成膜工程間において基板温度の調
整を行なうことなく連続して成膜することができ、しか
も、ｉ型半導体層の半導体特性およびゲート絶縁膜の絶
縁破壊耐圧も十分な、特性のよい薄膜トランジスタを得
ることができる、薄膜トランジスタの製造方法を提供す
ることにある。
であって、その目的とするところは、ゲート絶縁膜とな
るシリコン窒化膜と、ｉ型半導体層となるアモルファス
シリコン層とを、その成膜工程間において基板温度の調
整を行なうことなく連続して成膜することができ、しか
も、ｉ型半導体層の半導体特性およびゲート絶縁膜の絶
縁破壊耐圧も十分な、特性のよい薄膜トランジスタを得
ることができる、薄膜トランジスタの製造方法を提供す
ることにある。
本発明は、ゲート電極と、シリコン窒化膜からなるゲ
ート絶縁膜と、水素化アモルファスシリコンからなるｉ
型半導体層と、ソース電極およびドレイン電極とを積層
した薄膜トランジスタの製造方法において、前記シリコ
ン窒化膜と水素化アモルファスシリコン層とを、水素化
アモルファスシリコン層の成膜温度と実質的に同一の成
膜温度にそれぞれ制御されたシリコン窒化膜成膜用チャ
ンバとアモルファスシリコン成膜用チャンバが連続して
配置されたプラズマCVD装置により、連続的に成膜する
ことを特徴とするものである。
ート絶縁膜と、水素化アモルファスシリコンからなるｉ
型半導体層と、ソース電極およびドレイン電極とを積層
した薄膜トランジスタの製造方法において、前記シリコ
ン窒化膜と水素化アモルファスシリコン層とを、水素化
アモルファスシリコン層の成膜温度と実質的に同一の成
膜温度にそれぞれ制御されたシリコン窒化膜成膜用チャ
ンバとアモルファスシリコン成膜用チャンバが連続して
配置されたプラズマCVD装置により、連続的に成膜する
ことを特徴とするものである。
すなわち、本発明の薄膜トランジスタの製造方法は、
ゲート絶縁膜となるシリコン窒化膜の成膜温度と、ｉ型
半導体層となるアモルファスシリコン層とを、それぞれ
約250℃のほぼ同じ成膜温度で成膜することにより、前
記シリコン窒化膜とアモルファスシリコン層とを、その
成膜工程間において基板温度の調整を行なうことなく連
続して成膜できるようにしたもので、この製造方法によ
れば、前記シリコン窒化膜とアモルファスシリコン層の
成膜に要する時間を大幅に短縮して、能率よく薄膜トラ
ンジスタを製造することができる。しかも、本発明にお
いては、前記シリコン窒化膜とアモルファスシリコン層
の成膜温度をそれぞれ約250℃としており、この成膜温
度でアモルファスシリコン層を成膜すれば、このアモル
ファスシリコン層の半導体特性を低下させることはない
し、また、前記シリコン窒化膜を、RF放電のパワー密度
を60〜100mW/cm2に制御して成膜すれば、このシリコン
窒化膜は、その成膜温度が約250℃と低くても、十分高
い絶縁破壊耐圧をもつ。したがって、この製造方法によ
れば、ｉ型半導体層の半導体特性およびゲート絶縁膜の
絶縁破壊耐圧が十分な、特性のよい薄膜トランジスタを
得ることができる。
ゲート絶縁膜となるシリコン窒化膜の成膜温度と、ｉ型
半導体層となるアモルファスシリコン層とを、それぞれ
約250℃のほぼ同じ成膜温度で成膜することにより、前
記シリコン窒化膜とアモルファスシリコン層とを、その
成膜工程間において基板温度の調整を行なうことなく連
続して成膜できるようにしたもので、この製造方法によ
れば、前記シリコン窒化膜とアモルファスシリコン層の
成膜に要する時間を大幅に短縮して、能率よく薄膜トラ
ンジスタを製造することができる。しかも、本発明にお
いては、前記シリコン窒化膜とアモルファスシリコン層
の成膜温度をそれぞれ約250℃としており、この成膜温
度でアモルファスシリコン層を成膜すれば、このアモル
ファスシリコン層の半導体特性を低下させることはない
し、また、前記シリコン窒化膜を、RF放電のパワー密度
を60〜100mW/cm2に制御して成膜すれば、このシリコン
窒化膜は、その成膜温度が約250℃と低くても、十分高
い絶縁破壊耐圧をもつ。したがって、この製造方法によ
れば、ｉ型半導体層の半導体特性およびゲート絶縁膜の
絶縁破壊耐圧が十分な、特性のよい薄膜トランジスタを
得ることができる。
以下、本発明の一実施例を第１図〜第５図を参照して
説明する。なお、この実施例は、第６図に示したブロッ
キング絶縁膜を有する逆スタガー型薄膜トランジスタの
製造に適用されるものであり、この実施例でも、ゲート
電極と、ｎ型半導体層およびソース，ドレイン電極は従
来の製造方法と同じ方法で形成するから、ここでは、ゲ
ート絶縁膜となるシリコン窒化膜（以下ゲートSiN膜と
いう）と、ｉ型半導体層となるｉ型アモルファスシリコ
ン層（以下ｉ−ａ−Si層という）と、ブロッキング絶縁
膜となるシリコン窒化膜（以下ブロッキングSiN膜とい
う）とのプラズマCVD装置による成膜についてのみ説明
する。
説明する。なお、この実施例は、第６図に示したブロッ
キング絶縁膜を有する逆スタガー型薄膜トランジスタの
製造に適用されるものであり、この実施例でも、ゲート
電極と、ｎ型半導体層およびソース，ドレイン電極は従
来の製造方法と同じ方法で形成するから、ここでは、ゲ
ート絶縁膜となるシリコン窒化膜（以下ゲートSiN膜と
いう）と、ｉ型半導体層となるｉ型アモルファスシリコ
ン層（以下ｉ−ａ−Si層という）と、ブロッキング絶縁
膜となるシリコン窒化膜（以下ブロッキングSiN膜とい
う）とのプラズマCVD装置による成膜についてのみ説明
する。
第１図は上記ゲートSiN膜とｉ−ａ−Si層とブロッキ
ングSiN膜の成膜に使用するプラズマCVD装置の構成を示
しており、このプラズマCVD装置は、基板装入室21と、
ゲートSiN膜を成膜するためのシリコン窒化膜成膜用チ
ャンバ（以下ゲートSiN成膜チャンバという）22と、ｉ
−ａ−Si層を成膜するためのアモルファスシリコン成膜
用チャンバ（以下ｉ−ａ−Si成膜チャンバという）23
と、ブロッキングSiN膜を成膜するためのシリコン窒化
膜成膜用チャンバ（以下ブロッキングSiN成膜チャンバ
という）24と、基板取出室25とを連続させて配置した構
成となっている。
ングSiN膜の成膜に使用するプラズマCVD装置の構成を示
しており、このプラズマCVD装置は、基板装入室21と、
ゲートSiN膜を成膜するためのシリコン窒化膜成膜用チ
ャンバ（以下ゲートSiN成膜チャンバという）22と、ｉ
−ａ−Si層を成膜するためのアモルファスシリコン成膜
用チャンバ（以下ｉ−ａ−Si成膜チャンバという）23
と、ブロッキングSiN膜を成膜するためのシリコン窒化
膜成膜用チャンバ（以下ブロッキングSiN成膜チャンバ
という）24と、基板取出室25とを連続させて配置した構
成となっている。
このプラズマCVD装置によるゲートSiN膜とｉ−ａ−Si
層とブロッキングSiN膜の成膜は、次のような工程で行
なう。
層とブロッキングSiN膜の成膜は、次のような工程で行
なう。
まず、基板装入室21に基板を装入し、この基板をゲー
トSiN膜の成膜温度まで加熱した後、この基板をゲートS
iN膜成膜チャンバ22に移送して、ゲートSiN膜を成膜す
る。このゲートSiN膜は、約250℃の成膜温度で、RF放電
のパワー密度60〜100mW/cm2に制御して成膜する。
トSiN膜の成膜温度まで加熱した後、この基板をゲートS
iN膜成膜チャンバ22に移送して、ゲートSiN膜を成膜す
る。このゲートSiN膜は、約250℃の成膜温度で、RF放電
のパワー密度60〜100mW/cm2に制御して成膜する。
次に、この基板をｉ−ａ−Si成膜チャンバ23に移送し
て、ｉ−ａ−Si層を成膜する。このｉ−ａ−Si層は、約
250℃の成膜温度で、RF放電のパワー密度を40〜50mW/cm
2に制御して成膜する。このようにｉ−ａ−Si層を約250
℃の成膜温度で成膜するのは、ｉ−ａ−Siとして用いる
水素化アモルファス・シリコン（ａ−SiH）の半導体特
性を低下させないためである。
て、ｉ−ａ−Si層を成膜する。このｉ−ａ−Si層は、約
250℃の成膜温度で、RF放電のパワー密度を40〜50mW/cm
2に制御して成膜する。このようにｉ−ａ−Si層を約250
℃の成膜温度で成膜するのは、ｉ−ａ−Siとして用いる
水素化アモルファス・シリコン（ａ−SiH）の半導体特
性を低下させないためである。
次に、この基板をブロッキングSiN成膜チャンバ24に
移送して、前記ゲートSiN膜の成膜条件と同じ成膜条件
でブロッキングSiN膜を成膜する。
移送して、前記ゲートSiN膜の成膜条件と同じ成膜条件
でブロッキングSiN膜を成膜する。
この後は、基板を基板取出室25に移送して、この基板
をその温度が外気温度（常温）になるまで冷却し、この
後に基板を外部に取出す。
をその温度が外気温度（常温）になるまで冷却し、この
後に基板を外部に取出す。
なお、上記装入室21におけるゲートSiN膜成膜温度へ
の基板の加熱および、基板取出室25における基板の冷却
は、ガラス等からなる基板や、その上に成膜されたSiN
膜およびｉ−ａ−Si層に熱歪みによる割れを発生させな
いようにするため、時間をかけてゆっくりと行なう。
の基板の加熱および、基板取出室25における基板の冷却
は、ガラス等からなる基板や、その上に成膜されたSiN
膜およびｉ−ａ−Si層に熱歪みによる割れを発生させな
いようにするため、時間をかけてゆっくりと行なう。
すなわち、この実施例は、ゲート絶縁膜となるゲート
SiN膜およびブロッキング絶縁膜となるブロッキングSiN
膜の成膜温度と、ｉ型半導体層となるｉ−ａ−Si層と
を、それぞれ約250℃のほぼ同じ成膜温度で成膜するこ
とにより、前記ゲートSiN膜およびブロッキングSiN膜と
ｉ−ａ−Si層とを、その成膜工程間において基板温度の
調整を行なうことなく連続して成膜できるようにしたも
のである。この製造方法によれば、前記ゲートSiN膜お
よびブロッキングSiN膜とｉ−ａ−Si層の成膜に要する
時間を大幅に短縮して、能率よく薄膜トランジスタを製
造することができるし、また従来のようにプラズマCVD
装置に基板冷却室や基板加熱室を設ける必要がないた
め、プラズマCVD装置の構成も簡易化することができ
る。
SiN膜およびブロッキング絶縁膜となるブロッキングSiN
膜の成膜温度と、ｉ型半導体層となるｉ−ａ−Si層と
を、それぞれ約250℃のほぼ同じ成膜温度で成膜するこ
とにより、前記ゲートSiN膜およびブロッキングSiN膜と
ｉ−ａ−Si層とを、その成膜工程間において基板温度の
調整を行なうことなく連続して成膜できるようにしたも
のである。この製造方法によれば、前記ゲートSiN膜お
よびブロッキングSiN膜とｉ−ａ−Si層の成膜に要する
時間を大幅に短縮して、能率よく薄膜トランジスタを製
造することができるし、また従来のようにプラズマCVD
装置に基板冷却室や基板加熱室を設ける必要がないた
め、プラズマCVD装置の構成も簡易化することができ
る。
しかも、この製造方法においては、前記ゲートSiN膜
およびブロッキングSiN膜とｉ−ａ−Si層の成膜温度を
それぞれ約250℃としており、この成膜温度でｉ−ａ−S
i層を成膜すれば、このｉ−ａ−Si層の半導体特性を低
下させることはない。
およびブロッキングSiN膜とｉ−ａ−Si層の成膜温度を
それぞれ約250℃としており、この成膜温度でｉ−ａ−S
i層を成膜すれば、このｉ−ａ−Si層の半導体特性を低
下させることはない。
また、前記ゲートSiN膜およびブロッキングSiN膜を、
RF放電のパワー密度を60〜100mW/cm2に制御して成膜す
れば、このゲートSiN膜およびブロッキングSiN膜は、そ
の成膜温度が約250℃と低くても、十分高い絶縁破壊耐
圧をもつ。
RF放電のパワー密度を60〜100mW/cm2に制御して成膜す
れば、このゲートSiN膜およびブロッキングSiN膜は、そ
の成膜温度が約250℃と低くても、十分高い絶縁破壊耐
圧をもつ。
したがって、この製造方法によれば、ｉ型半導体層の
半導体特性およびゲート絶縁膜の絶縁破壊耐圧が十分
な、特性のよい薄膜トランジスタを得ることができる。
半導体特性およびゲート絶縁膜の絶縁破壊耐圧が十分
な、特性のよい薄膜トランジスタを得ることができる。
ここで、成膜温度を約250℃とし、RF放電のパワー密
度を60〜100mW/cm2に制御して成膜されたSiNの絶縁破壊
耐圧について説明すると、第２図は、 基 板 温 度;250℃ プロセスガス ;SiH4 30SCCM NH3 60SCCM N2 390SCCM 圧 力;0.5Torr RF放電周波数 ;13.56MHz 放電パワー密度;84mW/cm2 の成膜条件で成膜したSiN膜の絶縁破壊耐圧ヒストグラ
ムを示している。なお、この成膜条件で成膜したSiN膜
のシリコン原子Siと窒素原子Ｎとの組成比は、Si/N＝0.
83であり、化学量論比（Si/N＝0.75）に近い組成となっ
ている。
度を60〜100mW/cm2に制御して成膜されたSiNの絶縁破壊
耐圧について説明すると、第２図は、 基 板 温 度;250℃ プロセスガス ;SiH4 30SCCM NH3 60SCCM N2 390SCCM 圧 力;0.5Torr RF放電周波数 ;13.56MHz 放電パワー密度;84mW/cm2 の成膜条件で成膜したSiN膜の絶縁破壊耐圧ヒストグラ
ムを示している。なお、この成膜条件で成膜したSiN膜
のシリコン原子Siと窒素原子Ｎとの組成比は、Si/N＝0.
83であり、化学量論比（Si/N＝0.75）に近い組成となっ
ている。
このような成膜条件で成膜したSiN膜は、その成膜温
度が250℃と低いために膜質の緻密度はある程度低下す
るが、約350℃の成膜温度で成膜されている従来のSiN膜
とほとんど変わらない、十分な絶縁破壊耐圧をもってい
る。
度が250℃と低いために膜質の緻密度はある程度低下す
るが、約350℃の成膜温度で成膜されている従来のSiN膜
とほとんど変わらない、十分な絶縁破壊耐圧をもってい
る。
これは、RF放電のパワー密度を84mW/cm2にしているた
めであり、成膜温度を250℃と低くした場合、放電パワ
ー密度を従来のように120〜130mW/cm2にすると、成膜さ
れたSiN膜の絶縁破壊耐圧が悪くなるが、放電パワー密
度を84mW/cm2と低くすれば、成膜温度が250℃と低くて
も、十分な絶縁破壊耐圧をもつSiN膜を得ることができ
る。
めであり、成膜温度を250℃と低くした場合、放電パワ
ー密度を従来のように120〜130mW/cm2にすると、成膜さ
れたSiN膜の絶縁破壊耐圧が悪くなるが、放電パワー密
度を84mW/cm2と低くすれば、成膜温度が250℃と低くて
も、十分な絶縁破壊耐圧をもつSiN膜を得ることができ
る。
すなわち、第３図は、上記SiN膜の成膜条件のうち、
放電パワー密度だけを127mW/cm2に変えて成膜したSiN膜
の絶縁破壊耐圧ヒストグラムを示しており、この第３図
の絶縁破壊耐圧ヒストグラムと、第２図の絶縁破壊耐圧
ヒストグラムには、歴然とした差がある。
放電パワー密度だけを127mW/cm2に変えて成膜したSiN膜
の絶縁破壊耐圧ヒストグラムを示しており、この第３図
の絶縁破壊耐圧ヒストグラムと、第２図の絶縁破壊耐圧
ヒストグラムには、歴然とした差がある。
なお、第２図および第３図の絶縁破壊耐圧ヒストグラ
ムは、第４図および第５図に示した被検体について、そ
のSiN膜の絶縁破壊耐圧を測定して求めたものである。
ムは、第４図および第５図に示した被検体について、そ
のSiN膜の絶縁破壊耐圧を測定して求めたものである。
この被検体は、ガラス基板31面にストライプ状の下部
電極32を多数本互いに平行に形成し、その上にSiN膜33
を成膜して、このSiN膜33の上に前記下部電極32と直交
するストライプ状の上部電極34を多数本互いに平行に形
成したもので、SiN膜33の絶縁破壊耐圧は、各下部電極3
2に順次電圧を印加し、１本の下部電極32に電圧を印加
するごとに各上部電極34に流れる電流の有無を順次チェ
ックする方法により、下部電極32と上部電極34とが交差
している電極対向部の全てについて測定した。なお、こ
の被検体としては、電極対向部の総数が691,200、全て
の電極対向部の総面積が2.07cm2で、かつSiN膜33を、平
行平板型プラズマCVD装置により1000Åの膜厚に成膜し
たものを使用した。
電極32を多数本互いに平行に形成し、その上にSiN膜33
を成膜して、このSiN膜33の上に前記下部電極32と直交
するストライプ状の上部電極34を多数本互いに平行に形
成したもので、SiN膜33の絶縁破壊耐圧は、各下部電極3
2に順次電圧を印加し、１本の下部電極32に電圧を印加
するごとに各上部電極34に流れる電流の有無を順次チェ
ックする方法により、下部電極32と上部電極34とが交差
している電極対向部の全てについて測定した。なお、こ
の被検体としては、電極対向部の総数が691,200、全て
の電極対向部の総面積が2.07cm2で、かつSiN膜33を、平
行平板型プラズマCVD装置により1000Åの膜厚に成膜し
たものを使用した。
そして、250℃の成膜温度で、放電パワー密度を127mW
/cm2に制御してSiN膜33を成膜した被検体について、電
極32,34間に印加する電界強度を連続的に変化させなが
ら、SiN膜33の絶縁破壊耐圧を測定したところ、このSiN
膜の各印加電界強度での絶縁破壊発生率（電極対向部の
総数に対する絶縁破壊が発生した電極対向部の数の比
率）は、第３図の通りであった。なお、ここでは、１×
10-6A以上の電流が流れた電極対向部を絶縁破壊を生じ
た不良部と判定した。
/cm2に制御してSiN膜33を成膜した被検体について、電
極32,34間に印加する電界強度を連続的に変化させなが
ら、SiN膜33の絶縁破壊耐圧を測定したところ、このSiN
膜の各印加電界強度での絶縁破壊発生率（電極対向部の
総数に対する絶縁破壊が発生した電極対向部の数の比
率）は、第３図の通りであった。なお、ここでは、１×
10-6A以上の電流が流れた電極対向部を絶縁破壊を生じ
た不良部と判定した。
この第３図の絶縁破壊耐圧ヒストグラムのように、成
膜温度を250℃とした場合、放電パワー密度を127mW/cm2
に制御して成膜されたSiN膜は、3MV/cm2以下の弱い印加
電界強度で発生するＡモード不良（ピンホールによる初
期不良）が、1MV/cm2で約５％、2MV/cm2で約2.5％と大
きな比率で発生し、また3MV/cm2より大きな印加電界強
度で発生するＢモード不良（ウィークスポットによる不
良）が、5MV/cm2で約5.2％、6MV/cm2で約14.3％とかな
り大きな比率で発生した。なお、第３図には放電パワー
密度を127mW/cm2に制御して成膜したSiN膜の絶縁破壊耐
圧ヒストグラムを示したが、成膜温度を250℃とした場
合は、放電パワー密度を120〜130mW/cm2の範囲で変えて
も、成膜されたSiN膜は、第３図とほぼ同様な絶縁破壊
耐圧を示した。
膜温度を250℃とした場合、放電パワー密度を127mW/cm2
に制御して成膜されたSiN膜は、3MV/cm2以下の弱い印加
電界強度で発生するＡモード不良（ピンホールによる初
期不良）が、1MV/cm2で約５％、2MV/cm2で約2.5％と大
きな比率で発生し、また3MV/cm2より大きな印加電界強
度で発生するＢモード不良（ウィークスポットによる不
良）が、5MV/cm2で約5.2％、6MV/cm2で約14.3％とかな
り大きな比率で発生した。なお、第３図には放電パワー
密度を127mW/cm2に制御して成膜したSiN膜の絶縁破壊耐
圧ヒストグラムを示したが、成膜温度を250℃とした場
合は、放電パワー密度を120〜130mW/cm2の範囲で変えて
も、成膜されたSiN膜は、第３図とほぼ同様な絶縁破壊
耐圧を示した。
このように成膜されたSiN膜の絶縁破壊耐圧が悪くな
るのは、127mW/cm2の高い放電パワー密度でSiN膜を成膜
すると、特に成膜初期に、シリコン窒化物が散在状態
（板面にスプレイで水を吹き付けたときの水滴の付着状
態に似た状態）で不均一に基板面に堆積し、そのために
SiN膜の成長の度合が不均一になって、ピンホールやウ
ィークスポット等の欠陥が多くなるからではないかと考
えられる。つまり、127mW/cm2の高い放電パワー密度でS
iN膜を成膜する場合、その成膜温度を従来のように約35
0℃と高くすれば、ピンホールやウィークスポット等の
欠陥のない緻密な膜質の絶縁破壊耐圧の高いSiN膜が得
られるが、成膜温度が250℃程度では、SiN膜の膜質を緻
密にすることはできないため、上記欠陥が発生して絶縁
破壊耐圧が低下してしまう。
るのは、127mW/cm2の高い放電パワー密度でSiN膜を成膜
すると、特に成膜初期に、シリコン窒化物が散在状態
（板面にスプレイで水を吹き付けたときの水滴の付着状
態に似た状態）で不均一に基板面に堆積し、そのために
SiN膜の成長の度合が不均一になって、ピンホールやウ
ィークスポット等の欠陥が多くなるからではないかと考
えられる。つまり、127mW/cm2の高い放電パワー密度でS
iN膜を成膜する場合、その成膜温度を従来のように約35
0℃と高くすれば、ピンホールやウィークスポット等の
欠陥のない緻密な膜質の絶縁破壊耐圧の高いSiN膜が得
られるが、成膜温度が250℃程度では、SiN膜の膜質を緻
密にすることはできないため、上記欠陥が発生して絶縁
破壊耐圧が低下してしまう。
一方、250℃の成膜温度で、放電パワー密度を84mW/cm
2に制御してSiN膜33を成膜した被検体について、上記と
同様にしてSiN膜33の絶縁破壊耐圧を測定したところ、
このSiN膜の各印加電界強度での絶縁破壊発生率は第２
図の通りであった。なお、ここでも、１×10-6A以上の
電流が流れた電極対向部を絶縁破壊を生じた不良部と判
定した。
2に制御してSiN膜33を成膜した被検体について、上記と
同様にしてSiN膜33の絶縁破壊耐圧を測定したところ、
このSiN膜の各印加電界強度での絶縁破壊発生率は第２
図の通りであった。なお、ここでも、１×10-6A以上の
電流が流れた電極対向部を絶縁破壊を生じた不良部と判
定した。
この第２図の絶縁破壊耐圧ヒストグラムのように、成
膜温度を250℃とした場合でも、放電パワー密度を84mW/
cm2に制御して成膜されたSiN膜は、3MV/cm2以下の弱い
印加電界強度で発生するＡモード不良はほぼ完全に無く
なっており、また3MV/cm2より大きな印加電界強度で発
生するＢモード不良も、5MV/cm2で約0.4％、6MV/cm2で
約0.6％と極めて小さい比率でしか発生しなかった。
膜温度を250℃とした場合でも、放電パワー密度を84mW/
cm2に制御して成膜されたSiN膜は、3MV/cm2以下の弱い
印加電界強度で発生するＡモード不良はほぼ完全に無く
なっており、また3MV/cm2より大きな印加電界強度で発
生するＢモード不良も、5MV/cm2で約0.4％、6MV/cm2で
約0.6％と極めて小さい比率でしか発生しなかった。
これは、RF放電のパワー密度が84mW/cm2程度に低くす
ると、シリコン窒化物の基板面への堆積状態が平均化さ
れて、SiN膜が均一に成長するからではないかと考えら
れる。そして、このようにSiN膜が均一に成長すれば、
ピンホールやウィークスポット等の欠陥はほとんど発生
しなくなるから、その成膜温度が250℃と低く、したが
ってSiN膜の膜質を緻密にすることができなくても、こ
のSiN膜の絶縁破壊耐圧を十分高くすることができる。
ると、シリコン窒化物の基板面への堆積状態が平均化さ
れて、SiN膜が均一に成長するからではないかと考えら
れる。そして、このようにSiN膜が均一に成長すれば、
ピンホールやウィークスポット等の欠陥はほとんど発生
しなくなるから、その成膜温度が250℃と低く、したが
ってSiN膜の膜質を緻密にすることができなくても、こ
のSiN膜の絶縁破壊耐圧を十分高くすることができる。
なお、ここでは、RF放電のパワー密度を84mW/cm2とし
たが、この放電パワー密度は、60〜100mW/cm2の範囲で
あればよく、この範囲の放電パワー密度で成膜されたSi
N膜は、その成膜温度を約250℃と低くしても、第２図の
絶縁破壊耐圧ヒストグラムとほぼ同様な絶縁破壊耐圧を
示す。
たが、この放電パワー密度は、60〜100mW/cm2の範囲で
あればよく、この範囲の放電パワー密度で成膜されたSi
N膜は、その成膜温度を約250℃と低くしても、第２図の
絶縁破壊耐圧ヒストグラムとほぼ同様な絶縁破壊耐圧を
示す。
なお、上記製造方法では、RF放電のパワー密度を60〜
100mW/cm2としているため、SiN膜の堆積速度は、RF放電
のパワー密度を120〜130mW/cm2としている従来の製造方
法より遅くなるが、従来の製造方法において必要とされ
る基板温度の調整時間に比べれば、上記堆積速度の低下
による成膜時間の増加分ははるかに少ないから、堆積速
度の低下は問題にならない。
100mW/cm2としているため、SiN膜の堆積速度は、RF放電
のパワー密度を120〜130mW/cm2としている従来の製造方
法より遅くなるが、従来の製造方法において必要とされ
る基板温度の調整時間に比べれば、上記堆積速度の低下
による成膜時間の増加分ははるかに少ないから、堆積速
度の低下は問題にならない。
なお、上記実施例では、ブロッキング絶縁膜を有する
逆スタガー型薄膜トランジスタの製造について説明した
が、本発明は、このブロッキング絶縁膜のない逆スタガ
ー型薄膜トランジスタの製造にも適用できるもので、そ
の場合は、ゲートSiN膜とｉ−ａ−Si層およびn+−ａ−S
i層を、第１図のプラズマCVD装置からブロッキングSiN
成膜チャンバ24をなくし、ｉ−ａ−Si成膜チャンバ23と
基板取出室25との間にn+−ａ−Si層の成膜チャンバを配
置したプラズマCVD装置によって成膜すればよい。
逆スタガー型薄膜トランジスタの製造について説明した
が、本発明は、このブロッキング絶縁膜のない逆スタガ
ー型薄膜トランジスタの製造にも適用できるもので、そ
の場合は、ゲートSiN膜とｉ−ａ−Si層およびn+−ａ−S
i層を、第１図のプラズマCVD装置からブロッキングSiN
成膜チャンバ24をなくし、ｉ−ａ−Si成膜チャンバ23と
基板取出室25との間にn+−ａ−Si層の成膜チャンバを配
置したプラズマCVD装置によって成膜すればよい。
また、本発明は、逆スタガー型薄膜トランジスタとは
上下に逆になった構成のスタガー型薄膜トランジスタの
製造にも適用できるもので、その場合は、ｉ−ａ−Si層
とゲートSiN膜を、基板装入室と、ｉ−ａ−Si層成膜チ
ャンバと、ゲートSiN成膜チャンバと、基板取出室とを
連続させて配置したプラズマCVD装置によって成膜すれ
ばよい。
上下に逆になった構成のスタガー型薄膜トランジスタの
製造にも適用できるもので、その場合は、ｉ−ａ−Si層
とゲートSiN膜を、基板装入室と、ｉ−ａ−Si層成膜チ
ャンバと、ゲートSiN成膜チャンバと、基板取出室とを
連続させて配置したプラズマCVD装置によって成膜すれ
ばよい。
本発明の薄膜トランジスタの製造方法は、ゲート絶縁
膜となるシリコン窒化膜の成膜温度と、ｉ型半導体層と
なるアモルファスシリコン層とを、それぞれ約250℃の
ほぼ同じ成膜温度で成膜することにより、前記シリコン
窒化膜とアモルファスシリコン層とを、その成膜工程間
において基板温度の調整を行なうことなく連続して成膜
できるようにしたものであるから、前記シリコン窒化膜
とアモルファスシリコン層の成膜に要する時間を大幅に
短縮して、能率よく薄膜トランジスタを製造することが
できる。しかも、本発明においては、前記シリコン窒化
膜とアモルファスシリコン層の成膜温度をそれぞれ約25
0℃としているため、前記アモルファスシリコン層の半
導体特性を低下させることはないし、また、前記シリコ
ン窒化膜を、RF放電のパワー密度を60〜100mW/cm2に制
御して成膜しているため、このシリコン窒化膜は、その
成膜温度が約250℃と低くても、十分高い絶縁破壊耐圧
をもつ。したがって、この製造方法によれば、ｉ型半導
体層の半導体特性およびゲート絶縁膜の絶縁破壊耐圧が
十分な、特性のよい薄膜トランジスタを得ることができ
る。
膜となるシリコン窒化膜の成膜温度と、ｉ型半導体層と
なるアモルファスシリコン層とを、それぞれ約250℃の
ほぼ同じ成膜温度で成膜することにより、前記シリコン
窒化膜とアモルファスシリコン層とを、その成膜工程間
において基板温度の調整を行なうことなく連続して成膜
できるようにしたものであるから、前記シリコン窒化膜
とアモルファスシリコン層の成膜に要する時間を大幅に
短縮して、能率よく薄膜トランジスタを製造することが
できる。しかも、本発明においては、前記シリコン窒化
膜とアモルファスシリコン層の成膜温度をそれぞれ約25
0℃としているため、前記アモルファスシリコン層の半
導体特性を低下させることはないし、また、前記シリコ
ン窒化膜を、RF放電のパワー密度を60〜100mW/cm2に制
御して成膜しているため、このシリコン窒化膜は、その
成膜温度が約250℃と低くても、十分高い絶縁破壊耐圧
をもつ。したがって、この製造方法によれば、ｉ型半導
体層の半導体特性およびゲート絶縁膜の絶縁破壊耐圧が
十分な、特性のよい薄膜トランジスタを得ることができ
る。
第１図〜第５図は本発明の一実施例を示したもので、第
１図はゲートSiN膜とｉ−ａ−Si層とブロッキングSiN膜
の成膜に使用するプラズマCVD装置の構成図、第２図は
成膜したSiN膜の絶縁破壊耐圧ヒストグラムを示す図、
第３図は250℃の成膜温度でRF放電のパワー密度を高く
して成膜したシリコン窒化膜の絶縁破壊耐圧ヒストグラ
ムを示す図、第４図および第５図はシリコン窒化膜の絶
縁破壊耐圧の測定に用いた被検体の平面図およびその一
部分の拡大断面図である。第６図は薄膜トランジスタの
断面図、第７図は従来の製造方法において使用している
プラズマCVD装置の構成図である。
１図はゲートSiN膜とｉ−ａ−Si層とブロッキングSiN膜
の成膜に使用するプラズマCVD装置の構成図、第２図は
成膜したSiN膜の絶縁破壊耐圧ヒストグラムを示す図、
第３図は250℃の成膜温度でRF放電のパワー密度を高く
して成膜したシリコン窒化膜の絶縁破壊耐圧ヒストグラ
ムを示す図、第４図および第５図はシリコン窒化膜の絶
縁破壊耐圧の測定に用いた被検体の平面図およびその一
部分の拡大断面図である。第６図は薄膜トランジスタの
断面図、第７図は従来の製造方法において使用している
プラズマCVD装置の構成図である。
Claims (1)
- 【請求項１】ゲート電極と、シリコン窒化膜からなるゲ
ート絶縁膜と、水素化アモルファスシリコンからなるｉ
型半導体層と、ソース電極およびドレイン電極とを積層
した薄膜トランジスタの製造方法において、前記シリコ
ン窒化膜と水素化アモルファスシリコン層とを、水素化
アモルファスシリコン層の成膜温度と実質的に同一の成
膜温度にそれぞれ制御されたシリコン窒化膜成膜用チャ
ンバとアモルファスシリコン成膜用チャンバが連続して
配置されたプラズマCVD装置により、連続的に成膜する
ことを特徴とする薄膜トラジスタの製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2239941A JP2712796B2 (ja) | 1990-09-12 | 1990-09-12 | 薄膜トランジスタの製造方法 |
| US07/690,816 US5284789A (en) | 1990-04-25 | 1991-04-23 | Method of forming silicon-based thin film and method of manufacturing thin film transistor using silicon-based thin film |
| EP91106621A EP0454100B1 (en) | 1990-04-25 | 1991-04-24 | Method of forming silicon nitride thin film and method of manufacturing thin film transistor using silicon nitride thin film |
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