KR940008356B1 - 실리콘계 박막의 성막 방법 및 이 박막을 이용한 박막 트랜지스터의 제조방법 - Google Patents

실리콘계 박막의 성막 방법 및 이 박막을 이용한 박막 트랜지스터의 제조방법 Download PDF

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슌이찌 사또우
나오히로 곤야
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가시오 게이상기 가부시끼가이샤
가시오 가즈오
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Abstract

내용 없음.

Description

실리콘계 박막의 성막 방법 및 이 박막을 이용한 박막 트랜지스터의 제조방법
제1도는 종래 기술에 의한 TFT의 구조를 도시하는 단면도 ;
제2도는 종래기술에 의한 다른 TFT의 구조를 도시하는 단면도 ;
제3도는 TFT의 종래의 제조방법에 있어서 프로세스가스의 도입시기와 RF 방전의 개시시기의 관계를 나타내는 타이밍챠트 ;
제4도는 TFT의 종래의 제조방법에 있어서 플라즈마 CVD 장치의 개략 구성도 ;
제5도는 본 발명에 이용하는 플라즈마 CVD 장치의 개략적 구조를 도시하는 단면도 ;
제6도는 본 발명의 제조방법에 의해 제조된 실리콘계박막의 절연 파괴 시험결과를 도시하는 히스토그램 ;
제7도는 종래 기술과 같은 방법으로 제조한 실리콘계박막의 절연파괴 시험결과를 도시하는 히스토그램 ;
제8도는 제6도 및 제7도의 절연파괴시험을 행하기 위한 시험편의 구조를 도시하는 평면도 ;
제9도는 제8도에서 도시한 시험편의 단면도 ;
제10도는 본 발명의 방법으로 제조되는 실리콘계 박막의 조성비에 대한 결함 발생밀도의 관계를 나타내는 그래프 ;
제11도는 본 발명의 제조방법에 있어서 프로세스 가스의 도입시기와 RF 방전의 개시시기와의 관계를 나타내는 타이밍챠트 ;
제12도는 제11도의 제조방법에 있어서 성막처리 시간과 형성되는 막 두께의 관계를 나타내는 그래프 ;
제13도는 본 발명의 제조방법에 있어서 제11도의 제법으로 제조되는 막과는 다른 막을 제조할 경우의 프로세스가스의 도입시기와 RF 방전의 개시시기와의 관계를 나타내는 타이밍챠트 ;
제14도는 본 발명의 제조방법에 있어서, 제13도의 제법으로 제조되는 막과는 더욱 다른 막을 제조할 경우의 프로세스가스의 도입시기와 RF 방전의 개시시기와의 관계를 나타내는 타이밍챠트 ;
제15도는 본 발명의 제조방법에 있어서, 제14도의 제법으로 제조되는 막과는 또 더욱 다른 막을 제조할 경우의 프로세스가스의 도입시기와 RF 방전의 개시시기와의 관계를 나타내는 타이밍챠트 ;
제16도는 본 발명의 제조방법에 있어서 RF 방전의 개시시기의 RF 방전파워의 공급상태를 나타내는 타이밍챠트 ;
제17도는 본 발명의 제조방법에 있어서 제16도의 제법으로 제조되는 막과는 다른 막을 제조할 경우의 RF 방전의 개시시기의 RF 방전파워의 공급 상태를 나타내는 타이밍챠트 ;
제18도는 본 발명의 제조방법에 있어서 제17도의 제법으로 제조되는 막과는 더욱 다른 막을 제조할 경우의 RF 방전의 개시시기의 RF 방전파워의 공급 공급 상태를 나타내는 타이밍챠트 ;
제19도는 본 발명의 제조방법에 있어서 제18도의 제법으로 제조되는 막과는 또 더욱 다른 막을 제조할 경우의 RF 방전의 개시시기의 RF 방전파워의 공급상태를 나타내는 타이밍 챠트 ;
제20도는 본 발명의 제조 방법으로 제조되는 TFT의 제조를 도시하는 단면도 ;
제21a,b,c 및 d도는 각각 제20도에 도시한 TFT의 제조 과정을 도시한 단면도 ;
제22도는 본 발명의 제조 방법에 이용하는 플라즈마 CVD 장치의 개략 구성도 ;
제23도는 본 발명의 제조 방법으로 제조되고, 제20도에서 도시한 TFT와의 다른 TFT의 구조를 도시한 단면도 ;
제24도는 본 발명의 제조 방법에 의해 제조되고, 제23도에서 도시한 TFT와는 더욱 다른 TFT의 구조를 도시하는 단면도 ;
제25도는 본 발명의 제조 방법에 의해 제조되고, 제24도에서 도시한 TFT와는 또 더욱 다른 TFT의 구조를 도시한 단면도 ;
제26도는 본 발명의 제조방법에 의해 제조된 TFT의 I-V 특성도 ;
제27도는 제24도에 도시한 I-V 특성도 ;
본 발명은 질화실리콘(SiN)막, 산화 실리콘(SiO)막 등의 실리콘계 박막의 성막 방법 및 이들의 실리콘계 박막을 이용한 박막 트랜지스터(TFT)의 제조 방법에 관한 것이다.
실리콘계 박막은 TFT나 MOS형 트랜지스터 및 이 MOS형 트랜지스터를 이용한 집적회로의 절연막으로서 이용되고 있다.
이 실리콘계 박막을 이용한 TFT에는 스태거형, 역스태거형, 동일 평면형, 역동일 평면형이 있으며, 제1도 및 제2도에 역 스테거형의 구조를 나타냈다. 이 역스태거형의 TFT의 구조를 이하 서술한다.
제1도에 있어서, 글라스등으로 이루어지는 절연성의 기판(1)의 위에 탄탈, 크롬등의 금속으로 구성되는 게이트전극(2)이 형성되고, 이 게이트전극(2)의 위에는 게이트 절연막(3)이 형성되어 있다. 이 게이트절연막(3) 위에는 상기 게이트 전극(2)와 대치시켜서 i형 아머퍼스 실리콘(i-a-Si)으로 되는 i형 반도체막(4)이 형성되어 있다. 이 i형 반도체막(4)의 위에는 그 채널부를 형성하기 위한 소정의 간격을 두어 크롬등의 금속으로 구성되는 소스전극(5) 및 드레인 전극(6)이 불순물을 도프한 n형 아머퍼스 실리콘(n+-a-Si)으로 이루어지는 n형 반도체층(7)을 통하여 적층되고 있다. 그리고 이들의 적층막의 위에는 전체를 덮는 도시하지 않은 보호막이 구성되어 있다.
제2도는 제1도에 도시한 역스태거형의 TFT의 개량형을 도시하고 있다. 제2도의 TFT의 i형 반도체막(4)의 채널부를 형성되는 영역에 절연막으로 이루어지는 블로킹층(8)이 형성된 예이며, 기타의 구조는 제1도에 도시한 TFT와 마찬가지이며, 같은 부재에는 동일한 부호를 붙여서 나타냈다.
이들의 TFT에 있어서, 게이트 절연막(3) 및 블로킹층(8)에는 질화실리콘(SiN)막이 이용되고, 또 상기 보호막에는 산화실리콘(SiO)막이 이용된다.
이들의 SiN막, SiO막등의 실리콘계 박막은 플라즈마 CVD법에 의해 성막된다. 이 플라즈마 CVD법은 소정의 온도에 가열된 기판이 세트된 챔버내에 프로세스가스를 도입하고, 이 프로세스가스의 압력을 소정의 값으로 제어하면서 고주파 전류를 흐르게 하여 고주파 방전(RF방전)을 생기게 하고, 프로세스가스를 플라즈마 상태로 하고, 상기 기판상에 실리콘 화합물을 퇴적시켜서 실리콘계 박막을 형성하는 방법이다.
프로세스가스는 성막되는 막의 주된 원료로 되는 주반응가스와, 이 주반응 가스를 희석하고, 플라즈마 상태를 얻기 위한 캐리어 가스로부터 되어 있다. 상기 SiN막을 성막하는 데는 주성분 가스로서는 모노실란(SiH4) 가스 및 암모니아(NH3) 가스가, 캐리어 가스로서는 질소(N2)가 이용된다. 또 상기 SiO막을 성막하는 데는 주반응 가스로서 모노실란(SiH4) 가스 및 이산화질소가스(N2O)가 캐리어 가스로서는 질소(N2)가 이용된다.
종래, 상술한 실리콘계 박막의 성막은 프로세스가스의 도입 및 RF 방전의 타이밍을 나타낸 제3도에 도시한 바와 같이, 이하의 순서로 행해진다.
우선, 소정의 온도로 가열된 기판을 챔버내에 세트하고, 챔버내의 대기를 제거한후, 주반응 가스와 캐리어 가스가 혼합된 프로세스 가스를 도입하여 소정의 압력이 되도록 제어한다. 이 프로세스가스의 압력 및 기판온도가 안정되기까지의 약 15분이 경과한후, RF 전류를 공급하여 RF 전류를 공급하여 RF 방전을 개시시키고 플라즈마를 발생시켜서 실리콘계 박막의 퇴적을 개시시킨다. 소정의 막 두께를 퇴적시키는 것에 요하는 시간이 경과한후, RF 전류를 끊어 RF 방전을 정지시키고, 그 수초후에 프로세스가스의 공급을 끊는다.
여기서, 실리콘계 박막, 특히 질화실리콘 막막은 결합이 없어 치밀하고 또한 절연내압이 높은 질화실리콘막을 위해 기판 온도를 약 350℃로 유지하고, 또한 RF 방전파워를 120-130mW/㎠으로 제어하여 성막되어 있다.
이와 같이 하여 성막된 질화실리콘막은 실리콘(Si) 원자의 수와 질소(N) 원자의 수의 비율로 나타나게 되는 조성비(Si/N)가 화학적으로 가장 안정한 질화실리콘 Si3H4의 화학량론비(Si/N=0.75)에 가까운 값을 가지고, 막질이 치밀하여 결함이 적고, 절연 내압이 높다.
그렇지만, 기판온도를 350℃에 가열한 상태에서 성막을 행하기 위해 기판에 비뚤어짐, 균열등의 불량이 생기지 않도록 천천히 가열시키지 않으면 안되고, 또 성막된 기판을 냉각할때에는 기판과 질화실리콘막과의 열팽창 계수의 차이에 의한 응력에 따라 질화실리콘막에 균열이 생기지 않도록 기판가열시에 필요했던 시간보다 더욱 긴 시간을 걸리게 하여 천천히 냉각시키지 않으면 안된다. 따라서, 종래의 성막 방법에서는 기판의 가열 및 냉각에 매우 긴 시간을 요하고, 실리콘계박막의 제조 능률이 나쁘고 생산성이 낮다는 결점이 있었다.
그리고, 상승한 실리콘계박막의 제조 방법은 제2도에 도시한 TFT의 제조공정에 이용되고 있으며, 그 제조공정을 이하에 나타낸다.
우선 기판(1)상에 크롬(Cr), 탄탈(Ta), 몰리브덴(Mo)등의 금속막을 스터터링 장치등에 의해 성막하고, 이 금속막을 포토에칭법에 의해 패터닝하여 게이트전극(2) 및 그 게이트전극에 접속된 게이트 라인부를 형성한다.
다음은, 이 기판(1)상에 게이트 절연막(3)과, i형 반도체층(4)과, 블로킹절연막(8)을 플라즈마 CVD 장치에 의해 순차 성막한다.
다음은 상기 블로킹 절연막(8)을 포토에칭법에 의해 패터닝하여, i형 반도체층(4)의 채널 영역위에만 블로킹 절연막(8)을 남긴다.
다음은 n형 반도체층(7)을 플라즈마 CVD 장치에 의해 성막함과 동시에, 그위에 소스, 드레인전극(5,6)으로 되는 크롬, 탄탈, 몰리브덴등의 금속막을 스퍼터링 장치등에 의해 성막하고, 이 금속막과 n형 반도체층(7)을 포토에칭법에 의해 소스, 드레인전극(5,6)의 형상으로 패터닝한다.
이후는, 상기 i형 반도체층(4)을 트랜지스터 소자형상으로 패터닝하여 박막트랜지스터를 완성한다.
상기 TFT의 제조공정중에서 게이트 절연막(3)과 블로킹층(8)은 SiN막으로 형성되고, i형 반도체막(4)은 수소화 아머퍼스 실리콘(a-Si:H)막으로 형성되고, 또 n형 반도체막(7)은 n+-a-Si막으로 형성되어 있다. 그리고, SiN막은 막질이 치밀하여 절연 내압이 높아지도록, 기판온도를 350℃로 하고, RF 방전파워 밀도를 120-130mW/㎠로 제어하여 성막되고 있다. 또, 수소화 아미퍼스 실리콘(i-a-Si)막은 수소의 함유량이 감소되지 않도록 기판온도를 약 250℃로 하고, RF 방전파워 밀도를 40-50mW/㎠로 제어하여 성막된다. 그리고 n+-a-Si막은 i-a-Si막과 같은 조건에서 성막된다. 이와 같이, 성막중의 기판온도가 다른 복수의 막을 연속하여 적층할 경우, 제4도에 개략 구성을 도시한 플라즈마 CVD 장치가 이용된다. 제4도는 게이트 절연막(3)과 i형 반도체막(4)가 블로킹층(8)을 연속하여 성막하기 위한 플라즈마 CVD 장치를 나타내고 있다.
이 플라즈마 CVD 장치는 기판 장입실(11)과, 게이트 절연막(3)을 성막하기 위한 질화실리콘막 성막용 챔버(이하 게이트 절연막 성막 캠버라 한다)(12)와 기판 냉각실(13)과 i형 반도체막(4)을 성막하기 위한 아머퍼스 실리콘 성막용 챔버(이하 i형 반도체 성막 챔버라 한다)(14)와, 기판 가열실(15)과, 블로킹층(8)을 성막하기 위한 질화실리콘막 성막용 챔버(이하 블로킹층 성막 챔버라 한다)(16)와, 기판 취출실(17)을 연속시켜서 배치한 구성으로 되어 있다.
이 플라즈마 CVD 장치에 의한 게이트 절연막(3)과 i-a-Si층(4)과 블로킹층(8)의 성막은 다음과 같은 공정으로 행해지고 있다.
우선, 기판장입실(11)에 기판을 장입하고, 이 기판을 SiN막의 성막온도(약 350℃)까지 가열한후, 이 기판을 게이트 절연막성막 챔버(12)로 이송하여, 상기 성막조건으로 게이트 절연막(3)을 성막한다.
다음은 기판을 기판냉각실(13)로 이송하여 그 온도를 i-a-Si층의 성막온도(약 250℃)까지 내리고, 이후, 기판을 i형 반도체 성막 챔버(14)로 이송하여 상기 성막조건으로 i형 반도체막(4) Si층을 성막한다.
다음은, 기판을 기판가열실(15)로 이송하여 이 기판을 SiN막의 성막온도(약 350℃)까지 가열하고, 이후, 기판을 블로킹층성막 챔버(16)로 이송하여, 상기 성막조건으로 블로킹층(8)을 성막한다.
이후는 기판을 기판취출실(17)로 이송하여 이 기판을 그 온도가 외기온도(상온)가 퇴기까지 냉각하고, 이후에 기판을 외부로 취출한다.
이경우, 상기 장입실(11) 및 기판가열실(15)에 있어서 기판의 가열과, 기판냉각실(3) 및 기판취출실(17)에 있어서 기판의 냉각은 글라스등으로 구성되는 기판이나 그위에 성막된 SiN 및 i-a-Si층에 열변형에 의한 균열을 발생시키지 않도록 하기 위해 시간을 걸리게 하여 천천히 행해지고 있다.
또한, 제1도에 도시한 바와 같은 블로킹 절연막(8)이 아닌 역스태거형 박막 트랜지스터에 있어서 n형 반도체층(7)으로 되는 n형 아머퍼스 실리콘층(이하 n+-a-Si층이라 한다)을 성막한다. 이 n+-a-Si층의 성막조건은 i-a-Si층의 성막조건과 같다. 따라서, 제1도에 도시한 TFT의 절연막과 i형 반도체막층 및 n형 반도체층은 제4도의 플라즈마 CVD 장치에서 기판가열실(15)과 블로킹층성막 챔버(16)를 없애고, i형 반도체성막 챔버(14)와 기판취출실(17)의 사이에 n+-a-Si층의 성막 챔버를 배치한 플라즈마 CVD 장치에 의해 성막되고 있다.
또, 이 스태거형 박막 트랜지스터는 기판상에 소스, 드레인전극과 그위에 각각 적층되는 n+-a-Si층을 형성한후, i-a-Si층과 게이트 절연막을 순차 성막하고, 그위에 게이트 전극을 형성하는 방법으로 제조된다. 따라서, 이 스태거형의 TFT의 상기 i-a-Si층과 게이트 절연막은 기판장입실과, i형 반도체성막 챔버와, 기판 가열실과, 게이트 절연막 성막 챔버와, 기판취출실을 연속시켜서 배치한 플라즈마 CVD 장치에 의해 성막된다.
그렇지만, 상기 종래의 박막 트랜지스터의 제조방법은 게이트 절연막을 약 350℃의 성막온도로 성막하고, i형 반도체막은 약 250℃의 성막 온도로 성막하는 것이다. 그와같이, 예를 들면 역스태거형 박막 트랜지스터의 제조에 있어서는 게이트 절연막 성막 챔버(12)로 게이트 절연막을 성막한 기판을, 그 온도가 i형 반도체막의 성막온도가 되기까지 온도 조정하고나서 i형 반도체 성막 챔버(14)로 이송하지 않으면 안된다. 이와같이, 종래는 플라즈마 CVD 장치의 게이트 절연막 성막 챔버(12)와 다음의 i형 반도체 성막 챔버(14)의 사이에 기판냉각실(13)을 형성하고, 게이트 절연막을 성막한 기판을 i형 반도체막의 성막온도까지 냉각하고 있다. 이 기판의 냉각은 상술한 바와 같이 시간을 걸리게 하여 천천히 행해지지 않으면 안되기 때문에, 약 350℃의 성막온도는 게이트 절연막을 성막한 기판의 온도를 약 250℃로 내리기에는 상당한 시간을 필요하게 된다.
이것은 스태거형 박막 트랜지스터의 제조에 있어서도 마찬가지이며, 이 경우는 i형 반도체막 성막 챔버로 i-a-Si막을 성막한 기판을 기판가열실에 두어 게이트 절연막의 성막온도가 되기까지 가열하고 나서 게이트 절연막 성막 챔버로 이송하지 않으면 안된다. 이 기판의 가열도 시간을 걸리게 하여 천천히 행하지 않으면 안되기 때문에, 약 250℃의 성막온도로 i-a-Si층을 성막한 기판의 온도를 약 350℃까지 올리기에는 상당한 시간을 필요로 하게 된다.
이와 같이, 상기 종래의 TFT의 제조 방법에서는 박막 트랜지스터를 능률좋게 제조할수가 없었다.
본 발명은 상술한 사정을 감안하여 이루어진 것이며, 그 목적은 종래의 성막 방법에 비해 낮은 성막 온도로 막질이 치밀하고 절연 내압이 높은 실리콘계 박막의 형성 방법을 제공하는 데 있다.
또, 본 발명의 다른 목적은 TFT의 게이트 절연막으로 되는 질화실리콘막과, i형 반도체막으로 되는 i형 아머퍼스 실리콘층을 그 성막 공정 사이에 있어 기판온도의 조정을 행하지 않고 연속하여 성막 할수가 있으며, 게다가 i형 반도체층의 반도체특성 및 게이트 절연막의 절연 내압도 충분한, 특성좋은 박막 트랜지스터를 얻을수가 있는 박막 트랜지스터의 제조 방법을 제공하는 데 있다.
상술한 목적을 달성하기 위해 본 발명의 실리콘계 재료로 구성되는 박막의 형성방법은 : 실리콘계 재료로 구성되는 얇은 절연막이 형성되는 기판을 소정의 온도로 가열한 상태에서, 고주파 전력이 공급되는 고주파 전극이 형성된 챔버내에 세트하는 제1스텝과; 상기 쳄버내에 희석가스 및 반응가스를 공급하는 제2스텝과; 고주파 전극에 기판표면에 대하여 60-100mW/㎠의 범위의 고주파 전력을 공급하여 플라즈마를 발생시키는 제3스텝과; 제1스텝에서 세트된 기판을 230℃-270℃의 온도를 유지하고, 제2스텝의 가스공급 및 제3스텝의 고주파전력의 공급을 유지한 상태에서, 상기 기판상에 실리콘계 재료로 구성되는 절연체를 소정의 두께로 퇴적시키는 제4스텝과; 및 절연막이 퇴적된 기판을 냉각하고 쳄버에서 취출하는 제5스텝을 구비하고 있다. 또 본 발명의 박막 트랜지스터를 제조하는 방법은 : 절연 기판상에 게이트전극을 형성하는 제1스텝과; 이 게이트 전극을 덮도록 기판온도를 230℃-270℃로 제어하고 또한 고주파 방전파워 밀도를 60-100mW/㎠으로 제어한 플라즈마 CVD 방법에 의해 성막된 질화실리콘막으로 이루어지는 게이트 절연막을 형성하는 제2스텝과; 게이트 절연막의 위에 성막온도를 230℃-270℃로 제어한 플라즈마 CVD 방법에 의해 성막된 아머퍼스 실리콘층으로 되는 i형 반도체막을 형성하는 제3스텝과; i형 반도체막에 n형 반도체막을 통하여 접속되고, i형 반도체막의 채널을 형성하기 위해 소정의 간격을 두어 배치된 소스 및 드레인 전극을 형성하는 제4스텝을 구비하고 있다.
상기 구성의 본 발명에 의하여 스퍼터장치의 RF 방전의 파워밀도를 60-100mW/㎠으로 제어하여 실리콘계 박막의 성막을 행하므로, 실리콘 화합물이 기판면에 퇴적하는 과정의 특히 초기 상태에서, 스퍼터 입자가 기판면에 균일하게 부착되고, 퇴적되는 막이 균일하게 성장하여 결함이 극히 작은 박막이 얻어진다. 따라서, 성막온도를 230℃-270℃로 낮게 하여도 핀흘이나 위크포인트(Weak Point)가 없고, 절연내압이 높은 실리콘계 박막을 제조할수가 있다.
그리고, 종래의 제조 방법에 비해 본 발명의 제조 방법은 성막온도가 약 100℃ 정도 낮으므로 기판의 가열시간을 단축할수가 있으며, 또 기판의 냉각시간을 대폭으로 단축할수가 있다. 따라서, 실리콘 박막을 능률좋게 좋게 제조할수가 있다.
또, 본 발명의 실리콘계 박막의 제조 방법을 이용한 TFT의 제조방법에 의하면 연속하여 성막되는 질화실리콘막과 i형 아머퍼스 실리콘막과는 함께 230℃-270℃의 범위내의 거의같은 온도로 성막할수 있다. 따라서, TFT에 있어서 연속하여 성막되는 게이트 절연막(SiN)과 i형 반도체막(i-a-Si) 및 블로킹층(SiN) 또는 게이트 절연막(SiN)과 i형 반도체막(i-a-Si) 및 반도체(n-a-Si)를 각각 230℃-270℃의 거의 동일한 성막온도에서 형성할수 있으므로, 각각의 성막 공정마다 기판온도를 변경하지 않고, 연속하여 성막할수가 있다. 따라서, 각각의 성막공정마다 기판온도를 변경하기 위해 필요로 하는 시간을 대폭 단축할수 있으며, TFT를 능률좋게 제조할수가 있다.
이하로 본 발명의 실시예에 대해 도면을 참조하여 상세하게 설명한다.
[제1실시예]
본 발명의 제조 방법에 의한 실리콘계 박막의 성막은 제5도에 도시한 바와같은 스퍼터장치를 이용하여 행해진다. 이 스퍼터장치는 종형 양면 방전방식의 일예를 나타냈다.
제5도에 있어서, 기밀이 유지된 챔버(101)의 내부에는 기판홀더(102)가 홀더이동기구(103)로 이동 가능하게 지지되어 있다. 이 기판홀더(102)의 외측 양면에는 실리콘계 박막이 형성되는 기판(104)이 착설되고, 내측에는 기판(104)을 소정의 온도로 유지하기 위한 히터(105)가 배치되어 있다. 기판홀더(102)에 착설된 기판(104)에 대향시켜서 RF전극(106)이 각각 배치되고, 챔버(101)에 전극 지지부재(107)로 전기적으로 절연되도록 착설되어 있다. 이 RF전극(106)은 프로세스가스 PG를 통하게 하기 위한 다수의 구멍이 형성된 금속판이다. RF전극(106)의 배면에는 프로세서가스 PG의 도입구(108)가 형성되고, 이 도입구(108)에서 프로세스가스 PG가 공급된다. 챔버내의 가스는 배기구(109)에 접소된 도시하지 않은 진공펌프에 의해 이 배기구(109)에서 배치된다. 기판(104)과 RF전극(106)이 배치된 영역의 외측에는 퇴적시키는 실리콘계 물질이 챔버내벽에 부착되는 것을 방지하지 위한 방지 부착판(110)이 접속되어 있다. 그리고, RF전극(106)에는 고주파 전원(111)이 접속되고, 이 RF전극(106)이외의 챔버(101), 기판홀더(102)등의 다른 부재는 접지되어 있다.
이 스퍼터 장치를 이용하여 실리콘 박막을 형성하기에는 우선 기판홀더(102)에 기판(104)를 착설하고, 이 기판(104)을 미리 거의 230℃-270℃로 가열하고, 가열된 기판(104)이 착설된 기판홀더(102)를 홀더 이동기구(103)에 착설하여 챔버내에 반입하고, 소정의 위치에 세트한다. 챔버의 문짝을 닫고 진공펌프로 배기하여 일단 10-7Torr정도까지 감압한후, 주반응 가스와 캐리어 가스를 혼합한 프로세스가스를 도입구(108)에서 공급한다. 챔버내의 압력은 약 0.5Torr 정도에서 안정하도록 캐리어 가스의 공급량과 배기구(109)에서의 배기량이 제어된다. 기판(104)은 배기온도가 저하하지 않도록 히터(105)에 의해 늦춰지고, 기판온도가 거의 일정하게 유지되고 있다. 기판온도 및 챔버내의 압력이 안정한후, 고주파 전원(111)에서 RF전극(106)에 고주파 전원을 공급하고, 이 RF전극(106)과 기판홀더(102)의 사이에서 방전을 개시시키고, 이 RF전극(106)가 기판홀더의 사이에 플라즈마를 발생시킨다. 이 플라즈마 상태에서 프로세스가 분해되고, 그리고 또 화학반응을 일으켜서 기판(104)에 소정의 재료의 박막을 부착되고, 이 막이 성장하여 소망의 실리콘계 박막이 형성된다.
본 발명의 성막 방법에는 기판온도가 230℃-270℃의 범위에서, RF방전의 파워 밀도가 60-100mW/㎠의 범위에서 성막된다. 그리고, 프로세스가스는 성막하려하는 막에 따라 선택되고, 적당량이 공급된다. 성막하려고 하는 실리콘계 박막이 질화실리콘인 경우, 주반응 가스로서 모노실란가스 또는 디실란 가스 및 암모니아 가스가 이용되고, 캐리어 가스로서는 질소, 수소, 헬륨, 혹은 이들의 혼합가스가 이용된다. 주반응 기스로서 SiH4와 NH4가, 캐리어 가스로서 N2가 이용될때에는 SiH4와 NH4및 N2는 그들의 1:1:14-1:2.7:12.3의 비율로 혼합되어 이용되는 것이 바람직하다. 이와같이 하여 제조된 질화실리콘 박막은 실리콘원자 Si의 수와 질소원자 N의 수의비로 나타나게 되는 조성비(Si/N)의 값이 0.75-0.85이다.
상기 성막조건의 범위내의, 이하의 조건으로 질화실리콘막을 성막했다.
기판온도 ; 250℃
주반응 가스 ; SiH430cc/M
NH360cc/M
캐리어 가스 ; N2390cc/M
압력 ; 0.5Torr
RF 방전파수 ; 13.56MHz
방전파워밀도 84mW/㎠
여기서, 방전파워 밀도는 공급한 고주파 전력을 RF전극의 면적으로 나눈 값이며, cc/M은 1분 동안에 0℃, 1기압의 가스가 흐르는 양(cc)을 나타낸다.
이와같은 성막조건으로 성막한 질화실리콘막은 그 성막온도가 250℃로 낮지만 RF방전의 파워 밀도를 84mW/㎠로 낮게 했으므로 결함이 매우 작고, 절연내압이 충분히 높다. 그리고, 이 질화실리콘막의 조성비(SiN)의 값은 약 0.85이다.
제6도에 상기 성막조건으로 성막한 질화실리콘막의 절연내압시험을 행한 결과의 히스토그램을 나타낸다. 또, 비교한 바와같이, 상기 성막조건 기운데 RF방전의 파워 밀도만을 종래의 성막조건과 같은 127mW/㎠로 하여 성막한 질화실리콘막의 절연 내압시험을 행한 결과의 히스토그램을 제7도에 도시했다.
이 제6도 및 제7도에 도시한 절연내압시험결과의 히스토그램은 제8도 및 제9도에 도시한 피검체에 대해, 그 질화실리콘막의 절연 내압을 측정하여 구한 것이다. 이 피검체는 글라스기판(121)면에 스트라이프형상의 하부전극(122)을 다수개 서로 평행하게 형성하고, 그위에 질화 실리콘막(123)을 성막하여, 이 질화실리콘막(123)의 위에 상기 하부전극(122)과 직교하는 스트라이프형상의 상부전극(124)을 다수개 서로 평행하게 형성한 것으로, 질화 실리콘막(123)의 절연 내압은 각 하부 전극(122)에 순차 전압을 인가하고, 1개의 하부전극(122)에 전압을 인가할 때마다 각 상부전극(124)에 흐르는 전류의 유무를 순차 체크하는 방법에 의해, 하부전극(122)과 상부전극(124)이 교차하고 있는 전극 대향부의 모두에 대해 측정했다. 또한, 이 피검체로서의 전극대향부의 초수가 691200, 모든 전극 대향부의 총면적이 2.07㎠이고, 또한 질화실리콘막(123)을 평행평판형 플라즈마 CVD장치에 의해 100Å의 두께로 성막한 것을 사용했다.
그리고, 250℃의 성막온도에서, 방전 파워밀도를 127mW/㎠로 제어하여 질화실리콘막(123)을 성막한 피검체에 대해, 전극(122,124)사이에 인가하는 전계강도를 연속적으로 변화시키면서 질화실리콘막(123)의 절연내압을 측정했더니, 이 질화 실리콘막의 각 인가전계강도에서의 절연파괴 발생부(전극 대향부의 총수에 대한 절연 파괴가 발생한 전극대향부의 수의 비율)는 제7도대로 였다. 또한, 여기서는 1×10-6A이상의 전류가 흐른 전극대향부를 절연파괴를 발생시킨 불량부라 판정되었다.
이 제7도의 절연내압히스토그램과 같이, 성막 온도를 250℃로 했을 경우, 방전 파워밀도를 127mW/㎠로 제어하여 성막된 질화실리콘막은 3MV/㎠ 이하의 약한 인가전계 강도에서 발생하는 A 모드 불량(핀홀에 의한 초기불량)이 1MV/㎠에서 약 5%, 2MV/㎠에서 2.5%로 커다란 비율로 발생한다. 또 3MV/㎠보다 큰 인가전계강도에서 발생하는 B 모드불량(위크 스포트에 의한 불량)이 5MV/㎠에서 약 5.2%, 6MV/㎠에서 약 14.3%로 상당히 큰 비율에서 발생했다. 또한, 제7도에는 방전 파워밀도를 127mW/㎠으로 제어하여 성막한 질화실리콘막의 절연 내압히스토그램을 나타냈지만, 성막온도를 250℃로 했을 경우는 방전파워 밀도를 120-130mW/㎠의 범위로 바뀌어도, 성막된 질화실리콘막의 절연 내압시험의 결과는 제7도와 거의 같았다.
이와같이 성막된 질화실리콘막의 절연 파괴 내압이 나쁘게 되는 것은 127mW/㎠의 높은 방전파워밀도로 질화실리콘막을 성막하면, 특히 성막초기에 실리콘질화물이 산재 상태에서 불균일하게 기판면에 퇴적되고, 그 때문에 질화 실리콘막의 성장 상태가 불균일하게되어, 핀홀이나 위크스포트등의 결함이 많아질 것이라 추측된다. 그리고, 종래의 성막방법과 같이 성막온도가 약 350℃로 높아지면 성막되는 질화실리콘막은 핀홀이나 위크스포트등의 결함이 적은 치밀한 막으로 되기 때문에, 그 절연 파괴내압은 충분하지만, 성막온도가 250℃정도에서는 질화실리콘막의 막질을 치밀하게 할수는 없기 때문에, 상기 결함이 발생하여 절연파괴 내압이 저하해버린다.
한편, 250℃의 성막 온도에서 방전 파워밀도를 84mW/㎠으로 제어하여 질화 실리콘막(123)을 성막한 피검체에 대해, 상기와 같이 하여 질화실리콘막(123)의 절연 내압을 측정했더니, 이 질화실리콘막의 각 인가전계강도에서의 절연 파괴 발생율은 제6도대로였다. 또한, 여기에서도, 1×10-6이상의 전류가 흐른 전극대향부를 절연파괴를 발생시킨 불량부라 판정되었다.
이 제6도의 절연 내압 히스토그램과 같이, 성막온도를 250℃로 했을 경우라도, 방전파워 밀도를 84mW/㎠으로 낮게 제어하여 성막된 질화실리콘막은 3MV/㎠이하의 낮은 인가전계강도에서 발생하는 A 모드 불량은 거의 완전하게 없어지고 있으며, 또 3MV/㎠보다 큰 인가전게 강도에서 발생하는 B 모드 불량도 5MV/㎠에서 약 0.4%, 6MV/㎠에서 0.6%로 매우 작은 비율로 밖에 발생하지 않았다.
이것은 RF방전의 파워밀도가 84mW/㎠정도로 낮게 하면 실리콘질화물의 기판면으로의 퇴적상태가 평균화되고, 질화실리콘막이 균일하게 성장하기 위함이라고 추측된다. 그리고, 이와같이 질화실리콘막이 균일하게 성장하면, 핀홀이나 위크스포트 등의 결함은 거의 발생하지 않게 되며, 이 질화실리콘막이 절연내막이 충분히 높다.
이와같이, 상기 실시예의 성막 방법으로 성막한 질화실리콘막은 그 절연 파괴내막이 매우 작고, 따라서, 이 질화실리콘막을 박막 트랜지스터나 MOS형 집적회로소자의 게이트 절연막으로 하며, 이 박막 트랜지스터나 MOS형 집적회로소자의 절연 불량의 발생율을 대폭으로 작게하여, 그 제조보류 및 신뢰성을 향상시킬 수가 있고, 또 게이트 절연막(질화 실리콘막)의 절연 내압이 높기 때문에 그 막두께를 얇게 할수 있기 때문에, 게이트 전극에 인가하는 게이트 전압이 같아도 반도체층에 의해 강한 전계를 가하여 ON 전류를 크게 얻을수가 있다.
또한, 상기 실시예에서는 RF방전의 파워밀도를 84mW/㎠로 했으나, 이 방전파워밀도는 60-100mW/㎠의 범위이면 좋고, 이 범위의 방전파워 밀도로 성막된 질화 실리콘막은 그 성막온도를 약 250℃로 낮게하여도, 제6도의 절연파괴내압히스토그램과 거의 같은 절연파괴 내압을 나타낸다.
그리고, 이 성막 방법에 의하면, 종래의 성막에 비해 약 100℃나 낮은 성막온도(약 250℃)로 절연 파괴내압이 충분히 높은 질화실리콘막을 얻을수가 있기 때문에, 질화실리콘막의 성막에 즈음하여 기판의 가열시간이 짧게 끝나고, 또 질화 실리콘막을 성막한 후의 기판의 냉각도 단축할수가 있기 때문에, 질화 실리콘막의 성막을 능률좋게 행할수가 있다. 또한, 상기 성막 방법에서는 RF방전의 파워 밀도를 60-100mW/㎠으로 하고 있기 때문에, 질화 실리콘막의 퇴적속도는 RF방전의 파워밀도를 120-130mW/㎠로 하고 있는 종래의 성막 방법보다 저하하지만, 이 퇴적속도의 저하에 비하면 기판의 가열 및 냉각시간의 단축분의 쪽이 훨씬 크기 때문에 퇴적속도의 저하는 문제가 되지 않는다.
본 발명의 상기 성막 조건중, 성막온도, 압력, RF방전주파수 및 방전파워밀도를 동일하게 하고, 프로세스가스의 유량비를 변화시켜서 여러가지 조성비의 질화실리콘막을 각가 750Å의 막두께로 성막했다. 이 각 조성비의 질화실리콘막에 대하여, 전극(122,124)사이에 3MV/㎠의 고전계를 인가했을때에 발생하는 결함의 밀도를 조사한 결과를 제10도에 도시했다.
이 제10도와 같이, 질화실리콘막에 고전계를 인가했을때에 발생하는 결함의 밀도는 질화실리콘막의 조성비(Si/N)에 의해 다르지만, 가스 유량비를 SiH4: NH4: N2=1 : 1 : 14(가스유량 ; SiH430cc/M, NH330cc/M, N2420cc/M)로 제어하여 성막된 조성비 Si/N=0.85의 질화실리콘막도, 가스 유량비를 SiH4: NH4: N2= 1 : 2.7 : 12.3(가스유량 ; SiH430cc/M, NH380cc/M, N2370cc/M)으로 제어하여 성막된 조성비 Si/N>0.75의 질화실리콘막도, 그 결함밀도는 50개/㎠ 이하로 상당히 작고, 또 조성비 Si/N이 0.75보다 크고 0.85이하의 범위의 질화실리콘막은 예를들면 가스유량비를 SiH4: NH4: N2=1 : 2 : 13(가스유량; SiH430cc/M, NH360cc/M, N2390cc/M)으로 제어하여 성막된 조성비 Si/N =0.83의 질화실리콘막으로 30개/㎠이하라는 것처럼, 더욱 결함밀도가 작게 되어 있다.
상술한 바와같이, 절연내압이 높은 질화실리콘막을 얻기에는 그 질화실리콘막의 조성비가 질화실리콘이 화학식 SiH4에서 화학량론적으로 산출되는 Si원자와 N원자수의 비(3 : 4)보다 클것, 즉 Si원자수와 N원자수는 비(3 : 4)보다 클것, 즉 Si원자수와 N원자수의 비가 화학적으로 가장 안정한 상태의 비율인 0.75보다 큰 값인 것이 바람직하다.
바람직하게는 그 조성비가 0.75보다 크고, 0.85이하이다.
[제2실시예]
다음은, 본 발명의 제2실시예에 대해 설명한다.
제2실시예는 제1실시예의 성막 조건에 덧붙어, 더욱 RF방전 파워의 공급시기를 최적화 함으로써, 더욱 결함이 적은 실리콘계박막을 형성하려고 하는 것이다.
제1도는 질화실리콘막을 성막할 경우의 프로세스가스 도입과 RF방전의 타이밍이며, 이 질화 실리콘막의 성막은 다음과 같이 하여 행한다.
우선 침버내에 캐리어 가스인 N2가스만을 도입하고, 이후, 기판의 온도와 챔버내의 압력(가스압)을 소정의 성막온도 및 압력에 조정한다. 그리고, 기판온도 및 챔버내 압력이 안정한 후에 우선 RF방전을 개시하고, 그 방전상태가 안정한후, 주반응 가스인 SiH4가스와 NH3가스를 챔버내에 도입한다. 이와 같이 RF방전이 개시되고, 또한 챔버내에 질화실리콘막의 성막에 필요한 모든 가스(SiH4,NH3,N2)가 도입되면, 이 시점에서 플라즈마 CVD법에 의한 질화실리콘막의 성막이 개시된다.
또한, 기판온도 및 챔버내 압력의 조정 및 그 안정에 요하는 시간은 성막 장치 및 기판의 크기에 의해 다르지만 15분정도 필요하며, RF방전이 안정상태가 되는데 필요로 하는 시간은 수십초를 예상하여 두면 충분하다. 따라서, RF방전은 N2의 도입후 15분을 경과한 시점에서 개시할수 있으며, SiH4가스와 NH3가스의 도입은 RF방전 개시후 1분 이내에 개시한다. 또, 상기 SiH4가스와 NH3가스의 도입은 동시에 개시해도 좋지만, 이들 주반응 가스의 도입에 의한 챔버내 압력의 변동을 작게 하기에는 SiH4가스와 NH3가스를 도시한 바와같이 시간을 엇갈려서 도입하는 것이 바람직하다. 이와같이 하면, 가스 도입에 수반하는 압력변동의 보정도 용이하게 행할수가 있다. 단, SiH4가스와 NH3가스와의 도입시간차는 챔버내의 압력을 일정하게 제어하는데 필요로 하는 시간에 따라 정해지지만, 이 실시예에 있어서는 1분 이내로 충분하다. 또, 이와같이 SiH4가스와 NH3가스를 시간을 엇갈려서 도입하는 경우는 NH3가스를 먼저 도입하고, SiH4가스를 최후로 도입하는 것이 바람직하다.
또, 챔버내로의 가스도입과 RF방전을 성막하는 SiN막의 막두께에 따라 정해지는 성막시간중 계속하여 행하고, 성막시간을 경과했을때에 우선 RF방전을 정지하고, 수초후에 모든 가스의 도입을 정지한다.
이 실시예에서는 우선 캐리어 가스인 N2가스만을 챔버내에 도입하여 기판온도와 챔버내 압력을 조정하여, 이후, RF방전을 개시하고 나서 주반응 가스인 SiH4가스와 NH3가스 챔버내에 도입하고 있다. 그 때문에, 시간경과에 수반하는 퇴적막의 막두께 변화는 제12도에 도시한 바와같이 RF방전의 개시시점(RF)에서 직선적으로 증가한다.
그리고, RF방전의 개시전에 챔버내에 도입되고 있는 N2가스에는 열분해하여 기판상에 부착하는 물질은 포함되어 있지 않기 때문, 종래의 성막방법과 같이 RF방전의 개시전에 열분해물질이 기판상에 부착하는 일이 없다. 따라서, 성막된 질화실리콘막의 막질은 막두께전체에 걸쳐서 균일하게 된다. 또, N2가스만을 챔버내에 도입하여 두어 RF방전을 개시하고 있기 때문에, 기판상의 질화실리콘막의 성막면(기판면 또는 기판면에 형성되고 있는 전극등의 표면)이 N2가스의 플라즈마로 크리닝되는 효과도 있다. 따라서, SiN막을 청정한 면의 위에 성막되기때문, SiN막의 막질은 그 퇴적면과의 계면에 두어도 균일하다.
또, RF방전을 개시하여 방전이 안정한 후에 SiH4가스와 NH3가스를 챔버내에 도입하고 있기 때문에, 플라즈마 CVD법에 의해 성막되는 질화실리콘막은 성막초기에서 그 전역에 결쳐서 균일하게 성장하고, 핀홀이나 워크 스포트등의 결함을 발생시키지 않고, 성막된 SiN막의 절연내압이 충분히 높다.
이것에 비해 종래의 성막방법에서는, 우선 침버내에 모든 가스를 동시에 도입하고, 기판온도 및 챔버내 압력이 안정한 후에 RF방전을 개시하고 있기 때문에, 챔버내에 가스를 도입하고나서 RF방전을 개시하기까지의 시간, 즉 기판온도 및 챔버내 압력의 조정시간중에, 활성가스인 원료가스가 열분해등을 일으켜서 기판상에 부착한다. 그리고, 이와같이 RF방전의 개시전에 원료가스의 열분해 물질이 기판상에부착하면, 이후에 RF방전을 개시하여 성막되는 플라즈마 CVD퇴적막이 상기 열분해 물질이 부착층위에 퇴적한다.
이 부착층은 기판상에 불균일하게 부착하기 때문에, 이후에 퇴적하는 플라즈마 CVD퇴적막의 성장상태가 불균일하게 되어, 성막된 실리콘계박막에 핀홀이나 위크스포트등의 결함이 발생하고, 이 실리콘계 박막의 특징이 불안정하다.
다음은, 본 발명을 SiO막의 성막에 적용한 제1의 응용예에 대해 설명한다. 제13도는 SiO막을 성막할 경우의 가스도입과 RF방전의 타이밍도이며, 이 SiO막의 성막은 다음과 같이 하여 행한다.
우선 챔버내에 희석가스인 N2가스만을 도입하고, 이어서 기판온도와 챔버내 압력을 조정한다. 그리고, 기판온도 및 챔버내 압력이 안정된 후는 우선 RF방전을 개시하고, 그 방전상태가 안정한후, 주반응가스인 SiH4가스와 N2O를 챔버내에 도입하여 플라즈마 CVD법에 의한 SiO막의 성막을 개시한다. 또한 이 실시예에 있어서도, SiH4가스와 N2O가스의 도입은 동시에 개시하여도 좋으나, SiH4가스와 N2O가스를 도시한 바와같이 시간을 엇갈려서 도입하면 가스도입에 의한 압력변동을 작게함과 동시에, 그 보정을 용이하게 행할 수가 있다. 이 경우는 N2O가스를 먼저 도입하고 SiH4가스를 최후로 도입하는 것이 바람직하다. 또, 성막시간을 경과한 후의 RF방전의 정지와 가스도입의 정지는 상기 제2실시예와 마찬가지로 하여 행한다.
이 제1응용예에서도 우선 희석가스인 N2가스만을 챔버내에 도입하여 기판온도와 챔버내 압력을 조정하고, 이후, RF방전을 개시하고나서 원료가스인 SiH4가스와 N2O가스를 챔버내에 도입하고 있기 때문에, 시간결과에 수반하는 퇴적막의 막두께 변화는 제12도에 도시한 바와같이, 따라서 상기 제2실시예와 마찬가지로, 막질이 막두께 전체에 걸쳐서 균일하고, 또한 절연 파괴내압도 충분한 SiO막을 성막을 할수가 있다.
다음은, 본 발명을 a-Si:H막의 성막에 적용한 제2응용예에 대해 설명한다. 제14도는 a-Si:H막을 성막할 경우의 가스도입과 RF방전의 타이밍도이며, 이 a-Si:H막의 성막은 다음과 같이 하여 행한다.
우선 챔버내에 캐리어 가스인 H2가스만을 도입하고, 이어서 기판온도와 챔버내 압력을 조정한다. 그리고, 기판온도 및 챔버내 압력이 안정된 후는 우선 RF 방전을 개시하고, 그 방전상태가 안정된 후, 주반응가스인 SiH4가스를 챔버내에 도입하여 플라즈마 CVD법에 의한 a-Si:H막의 성막을 개시한다. 또한, 성막시간을 경과한 후의 RF 방전의 정지와 가스도입의 정지는 상기 제2실시예와 마찬가지이다.
이 실시예에서도 우선 캐리어 가스인 H2가스만을 챔버내에 도입하여 기판온도와 챔버내 압력을 조정하고, 이후, RF 방전을 개시하고 나서 주반응가스인 SiH4가스를 챔버내에 도입하고 있기 때문에, 시간 경과에 수반하는 퇴적막의 막두께 변화는 제12도에 도시하게 된다. 그리고, RF 방전의 개시전에 챔버내에 도입되고 있는 H2가스에는 열분해하여 기판상에 부착하는 물질은 포함되어 있지 않기 때문에 종래의 성막 방법과 같이 RF 방전의 개시전에 열분해물질이 기판상에 부착하는 일은 없고, 또 RF 방전을 개시하고 나서 SiH4가스를 챔버내로 도입하고 있기 때문에 플라즈마 CVD법에 의해 성막되는 a-Si:H막은 성막초기에서 그 전역에 걸쳐서 핀홀이나 위크스포트 등의 결함을 생기게 하지 않고 균일하게 성장한다. 따라서, 이 성막방법으로 성막된 a-Si:H막은 그 막질이 막두께 전체에 걸쳐서 균일하고, 또한 안정한 반도체특성을 갖고 있다. 또한, 이 제2응용예에 있어서도, 예를들면 H2가스의 플라즈마에 의한 성막면의 크리닝효과 등, 상기 제2실시예와 같은 효과를 얻을 수 있다.
다음은, 본 발명을 n+-a-Si막의 성막에 적용한 제3응용예에 대해 설명한다. 제15도는 n+-a-Si막을 성막할 경우의 가스 도입과 RF 방전의 타이밍도이며, 이 n+-a-Si막의 성막은 다음과 같이 하여 행한다.
우선 챔버내에 캐리어 가스인 H2가스만을 도입하고, 이어서 기판온도와 챔버내압력을 조정한다. 그리고, 기판온도 및 챔버내압력이 안정된 후는 우선 RF 방전을 개시하고, 그 방전 상태가 안정된 후, 주반응 가스인 SiH4가스와 PH3가스를 챔버내에 도입하여, 플라즈마 CVD법에 의한 n+-a-Si막의 성막을 개시한다. 또한, 이 제3응용예에 있어서도, SiH4가스와 PH3가스의 도입은 동시에 개시하여도 좋지만, SiH4가스와 PH3가스를 도시한 바와 같이 시간을 엇갈려서 도입하면 가스 도입에 의한 압력변동을 작게 함과 동시에 그 보정을 용이하게 행할 수가 있다. 이 경우는 PH3가스를 먼저 도입하고, SiH4가스를 마지막으로 도입하는 것이 바람직하다. 또, 성막 시간을 경과한 후에 RF 방전의 정지와 가스 도입의 정지는 상기 제2실시예와 마찬가지로 하여 행한다. 이 제3응용예에서도, 우선 캐리어 가스인 H2가스만을 챔버내에 도입하여 기판온도와 챔버내 압력을 조정하고, 이후, RF 방전을 개시하고 나서 주반응 가스인 SiH4가스와 PH3가스를 챔버내에 도입하고 있기 때문에, 시간 경과에 수반하는 퇴적막의 막두께 변화는 제12도에 도시한 바와 같이 되며, 따라서, 막질이 막두께 전체에 걸쳐서 균일하고, 또한 안정한 도전특성을 가지는 n+-a-Si막을 성막할 수가 있다.
[제3실시예]
제3실시예는 제1실시예에 덧붙어, RF 방전을 개시시킬때의 상태를 제어함으로써 결함없는 실리콘계박막을 제조하려고 하는 것이다.
제16도는 질화실리콘막을 성막할 경우의 가스도입과 RF방전의 타이밍도이며, 이 질화실리콘막의 성막을 다음과 같이 하여 행한다.
우선 챔버내에 프로세스가스로서 SiH4가스, NH4가스, N2가스를 도입하고, 이후, 기판의 온도와 챔버내의 압력(가스압)을 소정의 성막온도 및 압력으로 조정하여, 기판온도 및 챔버내 압력이 안정된 후, RF 방전을 개시한다. 이 RF 방전을 개시할시, 그 방전파워밀도를 설정치(60-100mW/㎠)에 도달시키는 속도를 매초 3-10mW/㎠의 범위로 제어한다. 이와 같은 속도로 방전파워밀도를 설정치까지 높이는 데에 필요로 하는 시간 t1은 10-20초이며, 시간은 t1과, 방전파워밀도의 설정치와, 방전파워밀도를 높이는 속도의 관계는 다음의 [표 1]과 같이 된다.
[표 1]
또한, 방전파워밀도를 설정치까지 높인 후는 성막할 질화실리콘 막의 막두께에 따라 결정되는 성막시간중, 방전파워밀도를 상기 설정치로 유지하고, 성막시간을 경과했을때에, 우선 RF 방전을 정지하고, 수초후에 프로세스가스의 도입을 정지한다.
이 제3실시예에서는 RF 방전을 개시할시에 그 방전파워밀도를 매초 3-10mW/㎠의 범위의 속도로 천천히 설정치에 도달시키고 있기 때문에, 방전파워밀도를 안정한 방전상태에서 높여갈 수가 있다. 이와 같이, 기판상에 퇴적되는 SiN은 성막초기부터 균일하게 퇴적한다. 게다가, 이와 같이 방전파워밀도를 천천히 높여가면, 이 사이는 퇴적막이 천천히 성장하기 때문에 초기의 퇴적막이 치밀한 막질로 된다. 드리고, 성막초기의 퇴적막이 균일하고 게다가 치밀한 막질이 되면, 그위에 퇴적되어가는 최적막의 성장 상태도 균일하게 되므로, 성막되는 질화실리콘막은 핀홀이나 위크스포트등의 결함없고, 안정한 특성의 막으로 된다. 따라서, 이 SiN막은 충분히 높은 절연파괴내압을 갖고 있다.
또한, 이 제3실시예에 있어서 방전파워밀도를 높이는 속도를 매초 3-10mW/㎠의 범위로 하고 있는 것은 방전파어밀도를 매초 10mW/㎠보다 빠른 속도에서 높이면, 성막초기의 퇴적막의 균일도 및 치밀도가 나쁘게 되어 버리기 때문이다. 또, 성막초기의 퇴적막의 균일도 및 치밀도는 방전파워밀도를 높이는 속도를 늦게 할 수록 좋아지지만, 이 속도를 매초 2mW/㎠보다 늦게 한 것으로는 방전파워밀도가 설정치가 되기까지 시간이 너무 걸려서 성막능률이 나쁘게 된다. 따라서, 방전파워밀도를 높이는 속도는 매초 2-10mW/㎠의 범위가 좋고, 이 범위이면 성막능률을 그다지 저하시키지 않고, 핀홀이나 워크스포트등의 결함 없는 특성의 안정한 SiN막을 얻을 수가 있다.
이것에 비해 종래의 성막 방법에서는 RF 방전을 개시할때, 그 방전파워밀도를 1-2초의 매우 짧은 시간으로 빠르게 설정치에 도달시키고 있다. 이와 같이 방전파워밀도를 단시간으로 급속하게 높이면, 이때의 방전상태가 불안정하게 되며, 성막초기에 기판상으로 퇴적하는 실리콘계 물질이 불균일하게 퇴적된다.
그리고, 이와 같이 성막초기에 실리콘계 물질이 산재상태에서 기판상에 퇴적하면, 그위에 퇴적해가는 퇴적막의 성장상태가 불균일하게 된다. 그때문에, 종래의 성막방법에서는 성막된 실리콘계 박막에 핀홀이나 위크스포트등의 결함이 발생하여 이 실리콘계 박막의 특성이 불안정하다.
다음은, 제3실시예를 SiO막의 성막에 작용한 제1응용예에 대해 설명한다. 제17도는 SiO막의 성막할 경우의 가스도입과 RF 방전의 타이밍도이며, 이 SiO막의 성막은 다음과 같이 하여 행한다.
우선 챔버내에 프로세스가스로서 SiH4가스, N2O가스, N2가스를 도입하고, 이어서 기판온도와 챔버내 압력을 조정한 후, RF 방전을 개시한다. 이 RF 방전을 개시할시, 그 방전파워밀도를 설정치게 도달시키는 속도를 매초 3-100mW/㎠에 범위로 제어한다. 또한, 이 SiO막의 성막에 있어서 방전파워밀도의 설정치는 상기 제3실시예에 의한 SiN막의 성막과 같이 60-100mW/㎠이며, 따라서, 방전파워밀도를 설정치까지 높이는데에 요하는 시간 t2와, 방전파워밀도의 설정치와, 방전파워밀도를 높이는 속도의 관계는 상기 [표 1]과 같다. 또, 성막시간을 경과한 후의 RF 방전의 정지와 가스도입의 정지는 상기 제3실시예와 마찬가지로 하여 행한다.
이 제1응용예어서도, RF 방전을 개시할시에 그 방전파워밀도를 매초 3-10mW/㎠의 범위의 속도에서 천천히 설정치에 도달시키고 있기 때문에, 핀홀이나 위크스포트등의 결함없는 특성의 안정한 SiO막을 얻을 수가 있다.
또한, 이 제1응용예에서는 방전파워밀도를 높이는 속도를 매초 3-10mW/㎠의 범위로 하고 있으나, 이 속도는 상기 제3실시예와 마찬가지로, 매초 2-10mW/㎠의 범위이면 좋다.
다음은 제3실시예를 a-Si:H막의 성막에 적용한 제2응용예에 대해 설명한다. 제18도는 a-Si:H막을 성막할 경우의 가스도입과 RF 방전의 타이밍도이며, 이 a-Si:H막의 성막은 다음과 같이 하여 행한다.
우선 챔버내에 프로세스가스로서 SiH4가스, H2가스를 도입하고, 이어서 기판온도와 챔버내 압력을 조정한 후, RF 방전을 개시한다. 이 RF 방전을 개시할시, 그 방전파워밀도를 설정치(a-Si:H막의 성막에 있어서 40-60mW/㎠)에 도달시키는 속도를 매초 2-5mW/㎠의 범위로 제어한다. 이와 같은 속도에서 방전파워밀도를 설정치까지 높이는 데에 필요로 하는 시간 t3는 10-20초이며, 시간은 t3과, 방전파워밀도의 설정치와, 방전파워밀도를 높이는 속도의 관계는 다음의 [표 2]와 같이 된다.
[표 2]
또한, 방전파워밀도를 설정치까지 높인 후는 성막하는 a-Si:H막의 막두께에 따라 결정되는 성막시간중, 방전파워밀도를 상기 설정치로 유지하고, 성막시간을 경과했을때에 우선 RF 방전을 정지하고 수초후에 프로세스가스의 도입을 정지한다.
이 제2응용예에서는 RF 방전을 개시할시에 그 방전파워밀도를 매초 2-5mW/㎠의 범위의 속도로 천천히 설정치에 도달시키고 있기 때문에; 방전파워밀도를 안정된 방전상태에서 높여갈 수가 있다. 이와 같이, 기판상에 퇴적하는 a-Si:H는 성막초기부터 균일하게 퇴적한다. 게다가, 이와 같이 방전파워밀도를 천천히 높여가면, 이 사이는 퇴적막이 천천히 성장하기 때문에 성막초기의 퇴적막이 치밀한 막질로 된다. 그리고, 성막초기의 퇴적막이 균일하고 게다가 치밀한 막질이 되면, 그위에 퇴적되어가는 퇴적막의 성장상태도 균일하게 되기 때문에, 성막되는 a-Si:H막은 핀홀이나 위크스포트등의 결함없고, 안정한 특성의 막으로 된다. 따라서, 이 a-Si:H막은 양호한 반도체 특성을 갖고 있다.
또한, 이 제2응용예에 있어서도 성막초기의 퇴적막의 균일도 및 치밀도는 방전파워밀도를 높이는 속도를 늦게 할 수록 좋아지지만, 이 속도를 너무 늦게 하면, 방전파워밀도가 설정치가 되기까지 시간이 너무 걸려서 성막능률이 나쁘게 되기 때문에, 방전파워밀도를 높이는 속도는 매초 2-10mW/㎠의 범위가 좋고, 이 범위이면 성막능률을 그다지 저하시키지 않고, 핀홀이나 위크스포트등의 결함없는 특성의 안정한 a-Si:H막을 얻을 수가 있다.
다음은, 제3실시예를 n+-a-Si막의 성막에 적용한 제3응용예를 설명한다. 제19도는 n+-a-Si막을 성막할 경우의 가스도입과 RF 방전의 타이밍도이며, 이 n+-a-Si막의 성막은 다음과 같이 하여 행한다.
우선, 챔버내에 프로세스가스로서 SiH4가스, PH3가스, H2가스를 도입하고, 이어서 기판온도와 챔버내압력을 조정한 후, RF 방전을 개시한다. 이 RF 방전을 개시할시, 그 방전파워밀도를 설정치에 도달시키는 속도를 매초 2-5mW/㎠의 범위로 제어한다. 또한, 이 n+-a-Si막의 성막에 있어서 방전파워밀도의 설정치는 상기 제2응용예에 의한 a-Si:H막의 성막과 같이 40-60mW/㎠이며, 따라서, 방전파워밀도를 설정치까지 높이는 데에 필요로 하는 시간 t4와, 방전파워밀도의 설정치와, 방전파워밀도를 높이는 속도의 관계는 상기 [표 2]와 같다. 또, 성막시간을 경과한 후의 RF 방전의 정지와 가스도입의 정지는 상기 제3실시예와 마찬가지로 하여 행한다.
이 제3응용예에서는 RF 방전을 개시할 시에 그 방전파워밀도를 매초 2-5mW/㎠의 범위의 속도에서 천천히 설정치에 도달시키고 있기 때문에, 성막되는 n+-a-Si막은 핀홀이나 위크스포트등의 결합없는 특성의 안정한 막으로 된다. 따라서, 이 n+-a-Si막은 양호한 도전특성을 갖고 있다.
또한, 이 제3응용에에서는 방전파워밀도를 높이는 속도를 매초 3-10mW/㎠의 범위로 하고 있지만, 이 속도는 상기 제2응용예와 마찬가지로 매초 2-10mW/㎠의 범위가 좋다.
이상 서술한 바와 같이 본 발명의 실리콘계 박막의 제조방법에 의하면 제1실시예와 같이, RF 방전의 파워밀도를 60-100mW/㎠의 범위로 작게 함에 따라 230℃-270℃의 성막온도에서 절연내압의 높은 질화실리콘막을 형성할 수가 있다. 또, 제2실시예와 같이 프로세스가스의 조성을 선택하여 질화실리콘막의 조성비를 화학량론비보다 크게 하는 것에 의해서도 절연내압의 높은 질화실리콘막을 형성할 수가 있다. 또한, 제2,제3실시예와 같이 프로세스가스의 도입과 RF 방전의 개시 시기를 제어하고, 혹은 RF 방전의 파워의 상승 속도를 제어하는 것에 의해서도 절연내압의 높은 질화실리콘막을 형성할 수가 있다. 그리고, 본 발명은 상술한 제1실시예 내지 제3실시예의 수법 2가지 또는 그것 이상을 조합함으로써 낮은 성막온도에서 결함이 작고, 절연 내압의 높은 질화실리콘막을 형성할 수가 있다. 예를들면, RF 방전의 파워밀도를 60-100mW/㎠의 범위로 작게 하고, 또한, 프로세스가스로서 주반응 가스로 SiH4와 NH4를 이용하고 캐리어 가스로 N2를 이용하고, 이들의 가스 유량비를 1:1:14-1:2.7:12.3의 비율로 하고, 또한 그 도입시기를 먼저 캐리어 가스에 공급하고, RF 방전이 개시한 후 주반응 가스를 공급하도록 하여 성막해도 좋다.
[제4실시예]
상술한 제1실시예 내지 제3실시예의 실리콘계 박막의 제조방법은 TFT에 이용되는 박막의 제조방법에 적용할 수가 있다. 제20도는 본 발명의 제조방법에 의해 제조되는 TFT의 구조를 나타내고 있다. 제20도에 있어서 글라스 등으로 이루어지는 절연성의 기판(201)위에 탄탈, 크롬등의 금속으로 되는 게이트 전극(202)이 형성되고, 이 게이트 전극(202)의 위에는 게이트 절연막(203)이 형성되고 있다.
이 게이트 절연막(203)의 위에는 상기 게이트전극(202)과 대치시켜서 i형 아머퍼스실리콘(i-a-Si)으로 되는 i형 반도체막(204)이 형성되고 있다. 이 i형 반도체막(204)의 중앙상부에는 그 채널부에 대응하는 위치에 블로킹층(208)이 형성되어 있다. i형 반도체막(204)의 단부의 위에는 크롬등의 금속으로 이루어지는 소스전극(205), 및 드레인전극(206)이 불순물을 도프한 n형 아머퍼스실리콘(n+-a-Si)으로 되는 n형 반도체층(207)을 통하여, 상기 i형 반도체막(204)과 저항 콘택트를 취하도록 적층되어 있다.
다음은 그 제조방법에 대해 설명한다.
제20도에 도시한 TFT의 제조는 이하의 공정으로 행해진다.
우선, 절연성의 기판(201)위에 크롬, 탄탈, 탄탈-몰리브덴합금등으로 구성되는 금속막을 스퍼터법으로 성막하고, 소전의 형상으로 패터닝하여 게이트전극(202)을 형성한다(제21a도).
다음은 게이트전극(202)이 형성된 기판(201)위의 전면에 게이트 절연막(203)으로 구성되는 질화실리콘막과, i형 반도체막(204)으로 구성되는 i-a-Si막과, 블로킹층(208)으로 되는 질화실리콘막을 연속하여 성막한다(제21b도).
이들의 게이트절연막(203)과 i형 반도체막(204)과 블로킹층(208)은 제22도의 플라즈마 CVD장치를 이용하여 이하와 같이 연속하여 성막된다.
제22도는 상기 게이트 절연막(203)과 i-a-Si층(204)과 블로킹층(208)의 성막에 사용하는 플라즈마 CVD장치의 구성을 나타내고 있다. 이 플라즈마 CVD장치는 기판장입실(221)과, 게이트 절연막을 성막하기 위한 질화실리콘막 성막용 챔버(이하 게이트 절연 성막챔버라 한다)(222)와, 이 제1이송용 챔버(223)와, i-a-Si층을 성막하기 위한 아머퍼스 실리콘성막용 챔버(이하 i-a-Si성막챔버라 한다(224)와, 제2이송용 챔버(225)와 블로킹층을 성막하기 위한 질화 실리콘막 성막용 챔버(이하 블로킹층성막 챔버라 한다)(226)와, 기판취출실(227)을 연속시켜서 배치한 구성으로 되어 있다.
상기 게이트 절연막 성막챔버(222)와, i형 반도체 성막챔버(224), 및 블로킹층성막챔버(226)는 각각 제5도에 도시한 플라즈마 CVD장치와 같은 구조를 갖고 있다. 그리고, 상기 각각의 챔버에는 밸브 V를 통하여 진공펌프(228)가 접속되고, 기판장입챔버(221)와 기판취출챔버(227)에는 불활성가스의 공급장치(229)가 밸브 V를 통하여 접속되어 있다. 또, 게이트 절연막 성막챔버(222)와 i-a-Si성막챔버(224) 및 블로킹층성막챔버(226)에는 각각 프로세스가스의 공급장치(230)와 고주파 전원(231)이 접속되어 있다.
제22도의 플라즈마 CVD장치에 있어서, 우선, 기판장입챔버(221)에 불활성가스를 도입한 후, 문짝(221a)를 열어 기판(201)이 착설된 기판홀더(221)를 챔버내의 홀더이동기구(212)에 착설한 후, 문짝(221a)를 닫는다. 기판장입챔버(221)에서는 기판(201)을 질화실리콘막의 성막온도인 230℃-270℃의 범위로 미리 정한 온도, 예를들면 제1실시예에서 서술한 온도의 250℃에 히터(221b)로 가열한다. 소정의 온도로 가열한 후, 기판장입챔버(221)내를 감압하고, 게이트절연막 성막챔버(222)의 문짝(222a)를 열어 기판홀더(221)를 게이트절연막 성막챔버(222)내에 이동시키고, 기판(201)이 RF 전극(213)과 대면하도록 이 기판(201)을 세트한다. 그후, 게이트절연막 성막챔버(222)내에 프로세스가스를 도입하고, 기판온도를 250℃에 유지한 상태로 고주파전원에서 RF 전극(213)에 고주파전력을 공급하여 RF 방전을 개시시키고, SiN막의 퇴적이 행해진다. 이 경우, RF 방전의 파워밀도는 60-100mW/㎠으로 제어한다.
SiN막의 소정의 두께가 되어 게이트 절연막의 성막이 완료한 기판(201)은 문짝(222b)을 개방하여 제1이송용 챔버(223)에 보내지고, 문짝(222b)을 닫은 후 챔버(223)내의 가스를 배기한다. 제1이송용 챔버(223)내의 가스가 배기된 후, i-a-Si성막 챔버의 문짝(224a)을 개방하여 기판홀더(211)에 착설된 기판(201)을 이 i-a-Si성막 챔버(224)내에 이동시키고 기판(201)이 RF 전극(214)과 대면하도록 이 기판(201)을 세트하다. 그후, i-a-Si성막 챔버(224)내에 프로세스가스를 도입하고 기판온도를 250℃로 유지한 상태에서 고주파 전원에서 RF 전극(214)에 고주파 전력을 공급하여 RF 방전을 개시시키고, i-a-Si막의 퇴적이 행해진다. 이 경우, RF 방전의 파워밀도는 40-50mW/㎠으로 제어한다.
i-a-Si막이 소정의 두께가 되며, i형 반도체막의 성막이 완료된 기판(201)은 문짝(224b)을 개방하여 제2이송용 챔버(225)에 보내지고, 문짝(224b)을 닫은 후 챔버(225)내의 가스를 배기한다. 제2이송용 챔버(225)내의 가스가 배기된 후, 블로킹층 성막챔버(226)의 문짝(226a)을 개방하여 기판홀더(211)에 착설된 기판(201)을 이 블로킹층 성막챔버(226)내에 이동시키고, 기판(201)이 RF전극(215)과 대면하도록 이 기판(201)을 세트하다. 그후, 블로킹층 성막챔버(226)내에 프로세스가스를 도입하고, 기판온도를 250℃로 유지한 상태에서 고주파 전원에서 RF 전극(215)에 고주파전력을 공급하여 RF 방전을 개시시키고, SiN막의 퇴적이 행해진다. 이 경우, RF 방전의 파워밀도는 상기 게이트 절연막의 성막조건과 같이 60-100mW/㎠으로 제어한다.
SiN막이 소정의 두께가 되며, 블로킹층의 성막이 완료된 기판(201)은 문짝(222b)을 개방하여 기판취출챔버(227)에 보내지고, 문짝(222b)을 닫은 후 챔버(227)내에 불활성가스를 도입하여 대기압으로 되돌림과 함께 기판(201)을 상온까지 냉각한다. 냉각이 완료된 기판(201)은 기판홀더(211)와 함께 문짝(227a)을 개방하여 챔버(227)밖으로 취출된다.
이 성막공정중, 상기 장입챔버(221)에 있어서 질화실리콘막의 성막온도로의 기판가열 및 기판취출챔버(227)에 있어서 기판(201)의 냉각은 글라스등으로 구성되는 기판(201)이나 그 위에 성막된 SiN막 및 i-a-Si막에 열변형에 의한 균열을 발생시키지 않도록 하기 위해, 시간을 걸리게하여 천천히 행한다.
또, 상기 성막공정중, 게이트 절연성막챔버와 블로킹층 성막챔버에 공급하는 프로세스가스는 상기 제1실시예에와 마찬가지로, 주반응가스로서 모노실란가스 또는 디실란가스 및 암모니아가스가 이용되고, 캐리어 가스로서는 질소, 수소, 헬륨, 혹은 이들의 혼합가스가 이용된다. 주반응가스로 SiH4와 NH4가 캐리어가스로서 N2가 이욜될때에는 SiH4와 NH4및 N2는 그들의 비가 1:1:14-1:2.7:12.3의 비율로 혼합되어 이용된다. 상기 실시에에서는 제1실시예에서 성막한 조건과 동일한 조건에서 성막된다.
또, i-a-Si막 성막챔버(224)에 공급하는 프로세스가스는 주반응가스로서 모노실란가스를 이용하고, 캐리어가스로서 수소가스가 이용된다.
그리고, 질화실리콘막(203)과 i-a-Si막(204)과 질화실리콘막(208a)을 연속하여 적층죈 기판의 상층의 질화실리콘막(208a)은 채널부에 대응한 형상으로 패터닝되고, 블로킹층(208)이 형성된다(제21c도).
다음은 i-a-Si막과 저항 콘택트를 취하기 위한 n+-a-Si(207a)과 금속막(209)을 연속 형성한다(제21d도).
마지막으로 소스, 드레인전극(205,206)의 형상으로 상기 n+-a-Si(207a)과 금속막(209)을 패터닝하여 제20도에 도시한 TFT가 형성된다.
SiN막 및 블로킹 절연막으로 구성되는 SiN막의 성막온도와, i형 반도체층으로 구성되는 i-a-Si층을 각각 약 250℃의 거의 같은 성막온도로 성막함으로써, 상기 게이트 절연막 및 블로킹층과 i형 반도체막을 그 성막공정사이에 두어 기판온도의 조정을 행하지 않고 연속하여 성막할 수 있도록 한 것이다. 이 제조방법에 의하면, 상기 게이트 절연막 믹 블로킹층과 i형 반도체막의 성막에 필요로 하는 시간을 대폭으로 단축하여 능률좋게 박막 트랜지스터를 제조할 수가 있다.
게다가 이 제조방법에 있어서는 상기 게이트 SiN막 및 블로킹 SiN막과 i-a-Si층의 성막온도를 각각 250℃로 하고 있으며, 이 성막온도로 i-a-Si층을 성막하면, 이 i-a-Si층의 반도체 특성을 저하시키는 일은 없다.
또, 상기 게이트 SiN막 및 블로킹 SiN막을 RF 방전의 파워밀도를 60-100mW/㎠로 제어하여 성막한 것으로 이 게이트 SiN막 및 블로킹 SiN막은 그 성막온도가 약 250℃로 낮아도 충분히 높은 절연내압을 갖고 있다.
따라서, 이 제조방법에 의하면 i형 반도체층의 반도체특성 및 게이트 절연막의 절연파괴 내압이 충분한 특성좋은 박막 트랜지스터를 얻을 수가 있다.
또한, 상기 실시예에서는 블로킹 절연막을 가지는 역스태거형 박막 트랜지스터의 제조에 대해 설명했으나, 본 발명은 이 블로킹 절연막이 없는 역스태거형 박막 트랜지스터의 제조에도 적용할 수 있는 것으로, 그 경우는 게이트 절연막과 i형 반도체막 및 n형 반도체층을 연속하여 성막한다. 그 적층막은 제22도의 플라즈마 CVD 장치에서 블로킹층 성막챔버(226)에 대신하여 n+-a-Si층의 성막챔버를 배치한 플라즈마 CVD 장치에 의해 성막하면 좋다.
또, 본 발명은 역스태거형 박막 트랜지스터와는 상하가 반대로 된 구성의 스태거형 박막 트랜지스터의 제조에도 적용할 수 있다. 그 역스태거형 TFT를 제23도에, 제20도의 TFT와 동일한 부분에 동일한 부호를 붙여서 나타내고, 그 경우는 i-a-Si층(204)과 게이트 절연막(203)이 연속하여 성막된다. 따라서, 그 경우, 기판장입실과, i형 반도체층 성막 챔버와, 게이트 절연막 성막 챔버와, 기판취출실을 연속시켜서 배치한 플라즈마 CVD 장치에 의하여 성막하면 좋다.
[제5실시예]
제5실시예는 게이트 절연막을 절연내압이 높은 SiN막과, i형 반도체막과의 계면특성에 뛰어난 SiN막과의 2층의 SiN막으로 형성한 TFT를 제공하는 것이며 이하에 그 실시예에 대해 설명한다.
이 제5실시예의 박막 트랜지스터는 제24도에 도시한 바와 같이 글라스로 구성되는 절연성기판(301)의 위에 게이트전극(302)을 형성하고, 그 위에 게이트 절연막(303)을 형성함과 동시에 이 게이트 절연막(303)의 위에 상기 게이트전극(302)에 대향시켜서 아머퍼스ㆍ실리콘 또는 폴리ㆍ실리콘으로 구성되는 반도체층(304)을 적층하고, 이 반도체층(304)의 양측부의 위에 불순물을 도프한 n형 아머퍼스ㆍ실리콘 또는 폴리ㆍ실리콘으로 구성되는 저항콘택트층(307)을 통하여 소스전극(305) 및 드레인전극(306)이 형성되고 있다.
또, 이 실시예는 제25도에 도시한 바와 같은 TFT에도 적용 가능하다. 이 TFT는 i형 반도체의 채널부에 대응하는 부분에 블로킹층(308)을 형성한 예이며, 제22도에 도시한 부재와 같은 부재에는 동일한 부호를 붙여서 나타내고, 설명을 생략한다.
게이트 절연막(303)은 화학량론비(Si/N=0.75)보다 실리콘원자 Si의 수가 많은 Si 리치의 질화실리콘막(303a)과, 이 게이트 절연막(303)의 반도체층(304)과의 계면근방의 화학량론비보다 질소원자수가 많은 N 리치의 질화실리콘막(303b)으로 구성되어 있다.
상기 게이트 절연막(303)의 막두께는 1000Å 정도, 반도체층(304)과의 계면의 N 리치의 질화실리콘막(303b)의 막두께는 100Å 정도이다.
상기 게이트 절연막(303)의 실리콘 원자수가 많은 질화실리콘막(303a)은,
기판온도 ; 250℃
프로세스가스 ; SiH4300cc/M
NH360cc/M
N2390cc/M
압력 ; 0.5Torr
RF 방전주파수 ; 13.56MHz
방전파워밀도 ; 84mW/㎠
의 성막 조건으로 플라즈마 CVD 장치에 의해 성막된 것으로, 이와 같이 RF 방전의 파워밀도를 84mW/㎠으로 제어하여 성막한 질화실리콘막의 조성비는 Si/N=0.83이다.
또, 상기 반도체층(304)과의 계면의 N 리치의 질화실리콘막(303b)은 RF 방전의 파워밀도를 127mW/㎠으로 제어하고, 다른 성막조건은 상기 실리콘 절연막의 성막과 같은 조건으로 플라즈마 CVD 장치에 의해 성막된다.
이와 같이 RF 방전의 파워밀도를 127mW/㎠으로 제어하여 성막한 질화실리콘막의 조성비는 Si/N=0.69이다.
그리고, 그 게이트 절연막(303)의 화학량론비보다 실리콘 원자수가 많은 질화실리콘막으로 형성하고 있기 때문에, 상술한 제1실시예와 같이 게이트 절연막(303)의 절연내압이 충분히 높다.
따라서, 화학량론비보다 실리콘 원자수가 많은 질화실리콘막(3a)을 주된 게이트 절연막(303)으로서 이용하고 있으므로, 상기 실시예의 박막 트랜지스터는 게이트전극(302)과 소스, 드레인전극(305, 306)과의 사이의 절연불량의 발생을 확실하게 막을수가 있다. 게다가 게이트 절연막(303)의 막두께를 1000Å 정도로 얇게 할 수 있기 때문에, 게이트전극(202)에 인가하는 게이트 전압이 같아도 반도체층(304)에 의해 강한 전계를 가하여 NO 전류를 크게 얻을 수가 있다.
또, 상기 게이트 절연막(303)을 화학량론비보다 실리콘 원자수가 많은 질화실리콘막만으로 하면, 박막 트랜지스터는 VG-ID특성에 히스테리시스성이 나타난다. 상기 본 실시에의 박막 트랜지스터는 게이트 절연막(303)의 반도체층(304)과의 계면에, 화학량론비보다 질소원자수가 많은 질화실리콘막(303b)이 형성되어 있으며, 상기 VG-ID특성의 히스테리스트성은 게이트 절연막(303)의 반도체층(304)과의 계면의 막조성에 의해 결정되기 때문에, 상기 박막 트랜지스터 VG-ID특성도 히스테리시스성이 없는 양호한 특성이다.
즉, 제26,27도는 게이트 절연막(303)을 화학량론비보다 실리콘 원자수가 많은 질화실리콘막만으로 했을 경우와, 게이트 절연막(303)의 반도체층(304)와의 계면에 화학량론비보다 질소원자수가 많은 질화실리콘막(303b)을 형성한 경우와의 박막 트랜지스터의 VG-ID특성을 실선으로 나타낸 것이다. 게이트 절연막(303)의 실리콘 원자수가 많은 실리콘 절연막만으로 했을 경우는 제26도와 같이 VG-ID특성에 히스테리시스성이 나타나지만, 게이트 절연막(303)의 반도체층(304)과의 계면에 질소원자수가 많은 질화실리콘막(303b)을 형성하면, VG-ID특성은 제27도와 같이 히스테리시스성이 없는 특성으로 된다.
또한, 상기 질소원자수가 많은 질화실리콘막(303b)의 막두께는 100A 정도로 충분하며, 이 질화실리콘막(303b)을 게이트 절연막(막두께 약 1000A)(303)의 표면에 형성해도, 이 절연층의 총두께는 1000Å 정도이다. 따라서, 상기 제5실시예의 박막 트랜지스터의 ON 전류는 제26도, 제27도에 쇄선으로 나타낸 VG-ID특성을 가지는 종래의 박막 트랜지스터(게이트 절연막의 막두께는 3000-4000Å)보다 충분히 크다.
또, 상기 실시예에서는 상기 Si 리치의 질화막(303a), RF 방전의 파워밀도를 84mW/㎠로 제어한 플라즈마 CVD 장치로 성막되고, 박도체층(304)의 계면근방의 N 리치의 질화막(303b)은 RF 방전의 파워밀도를 127mW/㎠로 제어한 플라즈마 CVD 장치로 성막되기 때문에, 이들의 질화막(303a,303b)은 플라즈마 CVD 장치에 의해 연속하여 성막할수가 있다.
또한, 상기 제5실시예에서는 게이트 절연막(13)으로 되는 실리콘 원자수가 많은 질화실리콘막을 RF 방전의 파워밀도를 84mW/㎠로 하여 성막한 것으로 했으나, 이 질화실리콘막은 방전 파워밀도를 60-100mW/㎠의 범위로 성막한 것이면 좋고, 이 범위의 방전 파워밀도로 성막된 질화실리콘막은 모두 높은 절연내압을 나타낸다.
게다가, 반도체층(304)과의 계면의 질화막(303b)으로 되는 질소원자수가 많은 질화실리콘막도 RF 방전의 파워밀도를 110mW/㎠ 이상으로 제어하여 성막된 것이면 좋다. 단, 이 질화실리콘막을 성막하는 방전의 파워밀도는 최대라도 250mW/㎠ 정도까지가 바람직하다.
또, 상기 실시예의 박막 트랜지스터는 역스태거형의 것이지만, 본 발명은 역스태거형에 한하지 않고, 스태거형, 동일평면형, 역동일평면형의 박막 트랜지스터에도 적용할 수 있는 것은 물론이다.

Claims (20)

  1. 실리콘계 재료로 구성되는 박막의 성막 방법은; 실리콘계 재료로 구성되는 얇은 절연막이 형성되는 기판을 소정의 온도로 가열한 상태에서 고주파 전력이 공급되는 고주파 전극이 형성된 챔버내에 세트하는 제1스텝과; 상기 챔버내에 프로세스가스를 공급하는 제2스텝과; 고주파 전극에 RF 방전파워밀도가 60-100mW/㎠의 범위의 고주파 전력을 공급하여 플라즈마를 발생시키는 제3스텝과; 제1스텝으로 세트된 기판을 230℃-270℃의 온도로 유지하고, 제2스텝의 가스공급 및 제3스텝의 고주파 전력의 공급을 유지한 상태에서, 상기 기판상에 실리콘계 재료로 구성되는 절연체를 소정의 두께로 퇴적시키는 제4스텝과; 및 절연막이 퇴적된 기판을 냉각하고, 챔버에서 취출하는 제5스텝을 구비하고 있는 것을 특징으로 하는 실리콘계 박막의 성막방법.
  2. 제1항에 있어서, 실리콘계 재료로 구성되는 박막의 성막방법은 : 상기 제1스텝은 기판을 약 230℃-270℃로 가열하는 서브스텝을 포함하고 있는 것을 특징으로 하는 실리콘계 박막의 성막방법.
  3. 제1항에 있어서, 성막방법은 : 상기 제1스텝은 기판을 챔버내에 세트하기 전에 미리 가열하는 제1서브스텝과, 챔버내에 세트된 기판을 약 230℃-270℃로 유지하는 제2서브스텝을 포함하고 있는 것을 특징으로 하는 실리콘계 박막의 성막방법.
  4. 제1항에 있어서, 박막의 성막방법은 : 상기 제2스텝은 캐리어가스로서의 N2가스와 주반응가스로서의 SiH4가스와 NH4가스를 혼합하는 서브스텝과, 이들의 혼합가스를 상기 챔버내에 공급하는 서브스텝을 포함하고 있는 것을 특징으로 하는 실리콘계 박막의 성막방법.
  5. 제1항에 있어서, 박막의 성막방법은 : 상기 제2스텝은 캐리어가스로서의 N2가 가스를 공급하는 서브스텝과, 주반응가스로서 SiH4가스와 NH4가스와의 혼합가스를 공급하는 서브스텝을 구비하고, SiH4가스와 NH4가스 N2가스 각각은 그들의 비율이 1 : 1 : 14 내지 1 : 2.7 : 12.3의 범위로 제어되고 있는 것을 특징으로 하는 실리콘계 박막의 성막방법.
  6. 제1항에 있어서, 박막의 성막방법은 : 상기 제2스텝은 챔버내에 캐리어가스를 공급하는 제1서브스텝과, 캐리어가스가 공급된 챔버내를 소정의 압력 및 온도로 조정하는 제2서브스텝과, 기판과 고주파 전극과의 사이에 고주파 전력을 공급하는 제3서브스텝과, 고주파 전력이 공급되어 방전이 개시된 후에, 주반응가스를 챔버내에 공급하는 제4서브스텝을 구비하고 있는 것을 특징으로 하는 실리콘계 박막의 성막방법.
  7. 제6항에 있어서, 박막의 성막방법은 : 제1서브스텝에서 챔버내에 공급되는 캐리어가스는 질소가스이며, 제4서브스텝에서 챔버내에 공급되는 주반응가스는 실란가스 및 암모니아가스이며, 이것에 의해, 기판상에 질화실리콘으로 구성되는 절연막이 형성되는 것을 특징으로 하는 실리콘계 박막의 성막방법.
  8. 제7항에 있어서, 박막의 성막방법은 : 제4서브스텝은 주반응가스내의 암모니아가스의 공급을 개시하는 서브스텝과, 암모니아가스의 공급이 개시된 후에 실란가스의 공급을 개시하는 서브스텝으로부터 되어 있는 것을 특징으로 하는 실리콘계 박막의 성막방법.
  9. 제6항에 있어서, 박막의 성막방법은 : 제1서브스텝에서 챔버내에 공급되는 캐리어가스는 질소가스이며, 제4서브스텝에서 챔버내에 공급되는 주반응가스는 실란가스 및 N2O 가스이며, 이것에 의해, 기판상에 산화 실리콘으로 구성되는 절연막이 형성되는 것을 특징으로 하는 실리콘계 박막의 성막방법.
  10. 제9항에 있어서, 박막의 성막방법은 : 제4서브스텝은 주반응가스내의, N2O 가스의 공급을 개시하는 서브스텝과, N2O 가스의 공급이 개시된 후에 실란가스의 공급을 개시하는 서브 스텝으로부터 되어 있는 것을 특징으로 하는 실리콘게 박막의 성막방법.
  11. 제1항에 있어서, 박막의 성막방법은 : 상기 제3스텝은 방전파워밀도가 2-10mW/㎠의 속도로 상승하는 고주파 전력을 공급하는 제1서브스텝과, 소정의 값에 도달한 고주파 전력을 거의 일정하게 유지하는 제2서브스텝을 구비하는 것을 특징으로 하는 실리콘게 박막의 성막방법.
  12. 박막 트랜지스터를 제조하는 방법은 : 절연기판상에, 게이트전극을 형성하는 제1스텝과; 이 게이트 전극을 덮도록 기판온도를 230℃-270℃로 제어하고, 또한 고주파 방전파워밀도를 60-100mW/㎠으로 제어한 플라즈마 CVD 방법에 의해 성막된 질화실리콘막으로 구성되는 게이트 절연막을 형성하는 제2스텝과; 게이트 절연막의 위에, 성막온도를 230℃-270℃로 제어한 플라즈마 CVD 방법에 의해 성막된 아머퍼스 실리콘층으로 구성되는 i형 반도체막을 형성하는 제3스텝과; i형 반도체막에 n형 반도체막을 통하여 접속되고, i형 반도체막의 채널을 형성하기 위해 소정의 간격을 두어 배치된 소스 및 드레인전극을 형성하는 제4스텝을 구비하고 있는 것을 특징으로 하는 이 박막을 이용한 박막 트랜지스터의 제조방법.
  13. 제12항에 있어서, 박막 트랜지스터를 제조하는 방법은 : 상기 제2스텝은, 상기 제3스텝에서 성막되는 아머퍼스 실리콘층의 성막온도와 거의 같은 성막온도로 제어된 플라즈마 CVD 방법에 의해 성막되는 것을 특징으로 하는 이 박막을 이용한 박막 트랜지스터의 제조방법.
  14. 제13항에 있어서, 박막 트랜지스터를 제조하는 방법은 : 상기 제3스텝에서 성막되는 아머퍼스 실리콘층의 성막온도는 약 250℃인 것을 특징으로 하는 이 박막을 이용한 박막 트랜지스터의 제조방법.
  15. 제12항에 있어서, 박막 트랜지스터를 제조하는 방법은 : 상기 제2스텝의 질회실리콘막으로 구성되는 게이트 절연막과 제3스텝의 아머퍼스 실리콘층으로 되는 i형 반도체막과 연속시켜서 배치한 플라즈마 CVD 장치를 이용하여 연속하여 적층되고 있는 것을 특징으로 하는 이 박막을 이용한 박막 트랜지스터의 제조방법.
  16. 제12항에 있어서, 박막 트랜지스터를 제조하는 방법은 : 상기 제2스텝에서 형성된 질화실리콘막과 제3스텝에서 형성된 아머퍼스 실리콘층과의 사이에 질소원자수가 화학량론비보다도 많은 질화실리콘막을 형성하는 제5스텝을 구비하고 있는 것을 특징으로 하는 이 박막을 이용한 박막 트랜지스터의 제조방법.
  17. 제16항에 있어서, 박막 트랜지스터를 제조하는 방법은 : 제5스텝은, 상기 고주파 방전 파워밀도 110mW/㎠으로 제어한 플라즈마 CVD 방법에 의해 질화실리콘막을 형성하는 서브스텝을 포함하고 있는 것을 특징으로 하는 이 박막을 이용한 박막 트랜지스터의 제조방법.
  18. 박막 트랜지스터를 제조하는 방법은 : 절연기판상에, 소정의 간격을 두어 소스전극 및 드레인전극을 형성하는 제1스텝과 ; 성막온도를 230℃-270℃로 제어한 플라즈마 CVD 방법에 의해 성막된 아머퍼스 실리콘막으로 이루어지며, n형 반도체막을 통하여 상기 소스전극 및 드레인전극이 접속되는 i형 반도체막을 형성하는 제2스텝과 ; 이 i형 반도체막을 덮도록, 기판온도를 230℃-270℃로 제어하고 또한 고주파 방전 파워밀도 60-100mW/㎠으로 제어한 플라즈마 CVD 방법에 의해 성막된 질화실리콘막을 구성되는 게이트 절연막을 형성하는 제3스텝과; 게이트 절연막 위에, i형 반도체막과 대치하는 게이트전극을 형성하는 제4스텝을 구비하고 있는 것을 특징으로 하는 이 박막을 이용한 박막 트랜지스터의 제조방법.
  19. 제18항에 있어서, 박막 트랜지스터를 제조하는 방법은 : 상기 제3스텝은 상기 제2스텝에서 성막되는 아머퍼스 실리콘층의 성막온도와 거의 같은 성막온도로 제어된 플라즈마 CVD 방법에 의해 성막되는 것을 특징으로 하는 이 박막을 이용한 박막 트랜지스터의 제조방법.
  20. 제18항에 있어서, 박막 트랜지스터를 제조하는 방법은 : 상기 제2스텝의 아머퍼스 실리콘층으로 구성되는 i형 반도체막과, 제3스텝의 질화실리콘막으로 구성되는 게이트 절연막과 연속시켜서 배치한 플라즈마 CVD 장치를 이용하여 연속하여 적층되고 있는 것을 특징으로 하는 이 박막을 이용한 박막 트랜지스터의 제조방법.
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