JP2699817B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に高速動作に適したバイポーラトランジスタによ
り構成された半導体メモリ装置に関する。
し、特に高速動作に適したバイポーラトランジスタによ
り構成された半導体メモリ装置に関する。
【０００２】
【従来の技術】現在の技術における最高速のバイポーラ
メモリセルとしては、図４に示す様なＳＢＤ（ショット
キーバリアダイオード）負荷型セルがある。このメモリ
セルについては、日本電気株式会社発行の「ＮＥＣ Ｒ
＆Ｄ，Ｖｏｌ．３３，ＮＯ．２， Ａｐｒｉｌ １９９
２」の１６１ページ以降に開示されている。
メモリセルとしては、図４に示す様なＳＢＤ（ショット
キーバリアダイオード）負荷型セルがある。このメモリ
セルについては、日本電気株式会社発行の「ＮＥＣ Ｒ
＆Ｄ，Ｖｏｌ．３３，ＮＯ．２， Ａｐｒｉｌ １９９
２」の１６１ページ以降に開示されている。
【０００３】また、小形のメモリセル、すなわち高集積
度をめざす高速バイポーラメモリセルとしては、図６に
示す様なＰＮＰトランジスタ型セルが使われている。
度をめざす高速バイポーラメモリセルとしては、図６に
示す様なＰＮＰトランジスタ型セルが使われている。
【０００４】ここで、図４に示したＳＢＤ型メモリセル
構成におけるバイポーラメモリの基本動作を説明する。
同図のメモリセルは電流切替型のものであり、２本のデ
ータラインＬＤ１，ＬＤ２にエミッタが接続される読出
し用トランジスタＱ１，Ｑ２、情報保持用トランジスタ
Ｑ１´，Ｑ２´、負荷抵抗ＲＬ１，ＲＬ２、情報保持電
流ＩＨ、ワード線Ｘ１とＱ１，Ｑ２との間に接続された
スピードアップ用のショットキーバリアダイオードＤ
１，Ｄ２からなる。
構成におけるバイポーラメモリの基本動作を説明する。
同図のメモリセルは電流切替型のものであり、２本のデ
ータラインＬＤ１，ＬＤ２にエミッタが接続される読出
し用トランジスタＱ１，Ｑ２、情報保持用トランジスタ
Ｑ１´，Ｑ２´、負荷抵抗ＲＬ１，ＲＬ２、情報保持電
流ＩＨ、ワード線Ｘ１とＱ１，Ｑ２との間に接続された
スピードアップ用のショットキーバリアダイオードＤ
１，Ｄ２からなる。
【０００５】これ等のメモリセルが接続される周辺回路
の概要を示したのが図５である。図４のメモリセルの抵
抗ＲＬ１，ＲＬ２とダイオードＤ１，Ｄ２の共通接続点
は、ワード線Ｘ１を介して、ワード線駆動用トランジス
タＱＸ１に接続され、トランジスタＱ１´，Ｑ２´の共
通接続点は、保持電流ＩＨの電流源回路に接続されてい
る。
の概要を示したのが図５である。図４のメモリセルの抵
抗ＲＬ１，ＲＬ２とダイオードＤ１，Ｄ２の共通接続点
は、ワード線Ｘ１を介して、ワード線駆動用トランジス
タＱＸ１に接続され、トランジスタＱ１´，Ｑ２´の共
通接続点は、保持電流ＩＨの電流源回路に接続されてい
る。
【０００６】データラインＬＤ１，ＬＤ２には、読出し
電流ＩＲを流すための定電流源回路と、読出し制御電圧
ＶRCを受ける駆動回路（トランジスタＱS1，負荷抵抗Ｒ
C1)、（トランジスタＱS2，負荷抵抗ＲC2）とが接続さ
れている。
電流ＩＲを流すための定電流源回路と、読出し制御電圧
ＶRCを受ける駆動回路（トランジスタＱS1，負荷抵抗Ｒ
C1)、（トランジスタＱS2，負荷抵抗ＲC2）とが接続さ
れている。
【０００７】この回路において、情報は情報保持用トラ
ンジスタＱ１´又はＱ２´のいずれか一方がオン状態と
なっていることにより保持されている。ワード線が非選
択である期間（情報保持期間）において、ワード線Ｘ１
の電位がトランジスタＱX1によって低レベルに設定され
ており、トランジスタＱ１，Ｑ２のベース電位は駆動回
路のトランジスタＱS1，ＱS2のベース電位ＶRCよりも低
くなっている。その結果、トランジスタＱ１，Ｑ２はオ
フ状態にある。
ンジスタＱ１´又はＱ２´のいずれか一方がオン状態と
なっていることにより保持されている。ワード線が非選
択である期間（情報保持期間）において、ワード線Ｘ１
の電位がトランジスタＱX1によって低レベルに設定され
ており、トランジスタＱ１，Ｑ２のベース電位は駆動回
路のトランジスタＱS1，ＱS2のベース電位ＶRCよりも低
くなっている。その結果、トランジスタＱ１，Ｑ２はオ
フ状態にある。
【０００８】情報の読出し時においては、メモリセルの
オン状態にあるトランジスタＱ１´又はＱ２´のベース
電位が駆動回路のＶRCよりも高くなり、しかも、オフ状
態にあるトランジスタＱ１´又はＱ２´のベース電位は
上記ＶRCよりも低くなる様に、ワード線Ｘ１の電位が高
レベルとなる。即ち、ワード線が選択状態である。
オン状態にあるトランジスタＱ１´又はＱ２´のベース
電位が駆動回路のＶRCよりも高くなり、しかも、オフ状
態にあるトランジスタＱ１´又はＱ２´のベース電位は
上記ＶRCよりも低くなる様に、ワード線Ｘ１の電位が高
レベルとなる。即ち、ワード線が選択状態である。
【０００９】その結果、メモリセルのトランジスタＱ１
又はＱ２のいずれか一方がオン状態となる。読出し電流
ＩＲは、メモリセルの記憶内容に従って、トランジスタ
Ｑ１かトランジスタＱS1に流れ、同様に、トランジスタ
Ｑ２かトランジスタＱS2に流れる。この結果、コレクタ
抵抗ＲC1又はＲC2には、メモリセルの記憶内容に従った
電圧が発生し、読出しデータとして次段回路へ出力され
る。
又はＱ２のいずれか一方がオン状態となる。読出し電流
ＩＲは、メモリセルの記憶内容に従って、トランジスタ
Ｑ１かトランジスタＱS1に流れ、同様に、トランジスタ
Ｑ２かトランジスタＱS2に流れる。この結果、コレクタ
抵抗ＲC1又はＲC2には、メモリセルの記憶内容に従った
電圧が発生し、読出しデータとして次段回路へ出力され
る。
【００１０】情報の書込み時においては、ワード線を選
択状態にした上で、トランジスタＱS1とＱS2との相互の
ベース電位に電位差が設定される。この電位差によりＩ
Ｒ（この時は書込み電流となる）がトランジスタＱ１又
はＱS1に流れ、同様に、Ｑ２又はＱS2に流れ、その一方
を強制的にオン状態とする。
択状態にした上で、トランジスタＱS1とＱS2との相互の
ベース電位に電位差が設定される。この電位差によりＩ
Ｒ（この時は書込み電流となる）がトランジスタＱ１又
はＱS1に流れ、同様に、Ｑ２又はＱS2に流れ、その一方
を強制的にオン状態とする。
【００１１】図４のＳＢＤ型メモリセルでは、ダイオー
ドＤ１，Ｄ２がトランジスタＱ１，Ｑ２のコレクタ電位
をクランプするので、読出し電流ＩＲを大きくすること
ができ、高速の読出し、書込みを行うことができる。
ドＤ１，Ｄ２がトランジスタＱ１，Ｑ２のコレクタ電位
をクランプするので、読出し電流ＩＲを大きくすること
ができ、高速の読出し、書込みを行うことができる。
【００１２】図６に示したＰＮＰトランジスタ型メモリ
セルの動作原理も、上記ＳＢＤ型メモリセルとほぼ同様
に説明できるが、但し、ＩＨやＩＲによってＰＮＰトラ
ンジスタが飽和領域にて動作し、その結果、読出し電流
ＩＲの増加となり、よって読出し時間は高速化される
が、書込み時間の弊害とさえなる。しかしながら、ＰＮ
Ｐトランジスタ型メモリセルは、ＳＢＤ型メモリセルに
比較して、セルサイズをより小さく設計できるために、
高集積度を狙った高速メモリとして広く使われているの
が現状である。
セルの動作原理も、上記ＳＢＤ型メモリセルとほぼ同様
に説明できるが、但し、ＩＨやＩＲによってＰＮＰトラ
ンジスタが飽和領域にて動作し、その結果、読出し電流
ＩＲの増加となり、よって読出し時間は高速化される
が、書込み時間の弊害とさえなる。しかしながら、ＰＮ
Ｐトランジスタ型メモリセルは、ＳＢＤ型メモリセルに
比較して、セルサイズをより小さく設計できるために、
高集積度を狙った高速メモリとして広く使われているの
が現状である。
【００１３】
【発明が解決しようとする課題】以上、ＳＢＤ型メモリ
セル（図４）、及びＰＮＰ型メモリセル（図６）につい
て基本的動作原理について述べてきた。これらのメモリ
セルは、高速なバイポーラメモリとして広く使用されて
いるが、近年のメモリＬＳＩの高集積化、高速化には目
ざましいものがあり、様々な問題も顕在化している。
セル（図４）、及びＰＮＰ型メモリセル（図６）につい
て基本的動作原理について述べてきた。これらのメモリ
セルは、高速なバイポーラメモリとして広く使用されて
いるが、近年のメモリＬＳＩの高集積化、高速化には目
ざましいものがあり、様々な問題も顕在化している。
【００１４】記憶装置の大容量化にともない、チップ当
たりの集積度は、近年特に向上している。１チップ当り
の集積度を上げる場合、一般的な汎用型メモリでは、１
チップ当りの消費電力を従来と同じにして集積度を上げ
るのが通常である。これは１チップを収納するＩＣパッ
ケージの放熱性の制約からである。
たりの集積度は、近年特に向上している。１チップ当り
の集積度を上げる場合、一般的な汎用型メモリでは、１
チップ当りの消費電力を従来と同じにして集積度を上げ
るのが通常である。これは１チップを収納するＩＣパッ
ケージの放熱性の制約からである。
【００１５】これに対し、コンピュータ向けなどの特定
用途用メモリＬＳＩ、例えばキャッシュメモリでは、装
置側の冷却能力が飛躍的に向上していることもあって、
高速性と高集積化を優先しており、チップ当たりの消費
電力は数１０Ｗにも達している。
用途用メモリＬＳＩ、例えばキャッシュメモリでは、装
置側の冷却能力が飛躍的に向上していることもあって、
高速性と高集積化を優先しており、チップ当たりの消費
電力は数１０Ｗにも達している。
【００１６】この様な高速性能を最優先した高電力メモ
リでの重要課題は、ワード線の電位降下問題とワード線
駆動回路の大型化問題である。図４のＳＢＤ型セルや、
図６のＰＮＰ型セルについて、ワード線電位降下の問題
と、ワード線駆動回路の大型化の問題とを図示したのが
図７である。尚、図８，９はワード線駆動回路の例を示
し、図８はエミッタフォロワ型、図９はダーリントン型
である。
リでの重要課題は、ワード線の電位降下問題とワード線
駆動回路の大型化問題である。図４のＳＢＤ型セルや、
図６のＰＮＰ型セルについて、ワード線電位降下の問題
と、ワード線駆動回路の大型化の問題とを図示したのが
図７である。尚、図８，９はワード線駆動回路の例を示
し、図８はエミッタフォロワ型、図９はダーリントン型
である。
【００１７】図７において、ＱX1はワード線駆動回路出
力部、即ちワードドライバートランジスタである。ビッ
ト幅ｎに対応した読出し（又は書込み）電流源がＩR1か
らＩRnまである。レイアウト面としては、ＱX4からＩR1
分岐点までの長さがｌ1 であり、以下ｌ2 からｌn まで
に定義されているとしている。
力部、即ちワードドライバートランジスタである。ビッ
ト幅ｎに対応した読出し（又は書込み）電流源がＩR1か
らＩRnまである。レイアウト面としては、ＱX4からＩR1
分岐点までの長さがｌ1 であり、以下ｌ2 からｌn まで
に定義されているとしている。
【００１８】前述したキャッシュメモリでは、読出し電
流は１ｍＡ，ビット幅は１０ビット程度が一般的であ
る。従って、ＩWD＝１０ｍＡであり、ＱX1のβ（エミッ
タ接地電流利得）が５０であるとすると、ＱX1のベース
電流は０．２ｍＡであり、ワード線論理振幅を決めてい
るＲC4が１０００Ωであるとすると、２００ｍＶの電位
降下がある。エミッタ電流＝１０ｍＡのＱX1は、メモリ
回路全体から見てもその電流量から見ても、最大サイズ
のトランジスタが用いられている。
流は１ｍＡ，ビット幅は１０ビット程度が一般的であ
る。従って、ＩWD＝１０ｍＡであり、ＱX1のβ（エミッ
タ接地電流利得）が５０であるとすると、ＱX1のベース
電流は０．２ｍＡであり、ワード線論理振幅を決めてい
るＲC4が１０００Ωであるとすると、２００ｍＶの電位
降下がある。エミッタ電流＝１０ｍＡのＱX1は、メモリ
回路全体から見てもその電流量から見ても、最大サイズ
のトランジスタが用いられている。
【００１９】ワードドライバートランジスタＱX1はワー
ド線ごとに必要とされるトランジスタであって、このサ
イズを小さくすることができれば、ＱX1を負荷としてい
るＱd1，Ｑd2などの駆動回路そのものを小さくすること
ができることになり、メモリ回路周辺回路を大きく縮小
化することができる。
ド線ごとに必要とされるトランジスタであって、このサ
イズを小さくすることができれば、ＱX1を負荷としてい
るＱd1，Ｑd2などの駆動回路そのものを小さくすること
ができることになり、メモリ回路周辺回路を大きく縮小
化することができる。
【００２０】更に、ｌ１からｌｎで示したワード線自身
に流れる読出し電流（合計ＩWD）によって、ワード線信
号が大きく降下するという問題がある。
に流れる読出し電流（合計ＩWD）によって、ワード線信
号が大きく降下するという問題がある。
【００２１】末端ビッド部での電位降下Ｖdropは、 Ｖdrop＝Ｒｌ1 ・（ＩR1＋ＩR2＋……＋ＩRn）＋（Ｒl1
＋Ｒl2）・（ＩR2＋……＋ＩRn）＋……＋（Ｒl1＋Ｒl2
＋……＋Ｒln）・ＩRn となり、ここで、ｎ＝１０，ＩR1＝ＩR2＝……＝ＩRn，
Ｒl1＝Ｒl2＝……＝Ｒlnとすると、 Ｖdrop＝（１０Ｒl ＩＲ＋１８Ｒl ＩＲ＋２４Ｒl ＩＲ
＋２８Ｒ lＩＲ＋３０Ｒl ＩＲ）×２＝２２０Ｒl ＩＲ となる。
＋Ｒl2）・（ＩR2＋……＋ＩRn）＋……＋（Ｒl1＋Ｒl2
＋……＋Ｒln）・ＩRn となり、ここで、ｎ＝１０，ＩR1＝ＩR2＝……＝ＩRn，
Ｒl1＝Ｒl2＝……＝Ｒlnとすると、 Ｖdrop＝（１０Ｒl ＩＲ＋１８Ｒl ＩＲ＋２４Ｒl ＩＲ
＋２８Ｒ lＩＲ＋３０Ｒl ＩＲ）×２＝２２０Ｒl ＩＲ となる。
【００２２】Ｖdropが大きいことは動作マージンの減少
を表わし、更にビット間の特性（ＡＣ特性も含む）バラ
ツキ拡大を意味している。従って、設計技術者は高電力
メモリでのワード線電位降下対策に苦心しており、その
一例としてワード線配線の多層化により配線抵抗を下げ
る等の対策を施しているがこれ等の対策は十分ではな
い。
を表わし、更にビット間の特性（ＡＣ特性も含む）バラ
ツキ拡大を意味している。従って、設計技術者は高電力
メモリでのワード線電位降下対策に苦心しており、その
一例としてワード線配線の多層化により配線抵抗を下げ
る等の対策を施しているがこれ等の対策は十分ではな
い。
【００２３】本発明の目的は、ワード線の電位降下を大
幅に削減可能な半導体メモリ装置を提供することであ
る。
幅に削減可能な半導体メモリ装置を提供することであ
る。
【００２４】
【課題を解決するための手段】本発明によれば、各々が
マルチエミッタ構造とされ、１つのエミッタの各々が一
対のディジット線に接続され、一方のトランジスタのコ
レクタが他方のトランジスタのベースに接続された一対
のマルチエミッタトランジスタと、これ等一対のマルチ
エミッタトランジスタのコレクタに夫々一端が接続され
互いの他端が共通接続された一対のコレクタ負荷とから
なるメモリセルと、 前記メモリセルの選択をなすワード
線と、 前記ワード線にベースが接続され、前記一対のコ
レクタ負荷の前記他端の共通接続点にエミッタが接続さ
れ、電源にコレクタが接続された電流供給用トランジス
タと、を有することを特徴とする半導体メモリ装置が得
られる。更に本発明によれば、各々がマルチエミッタ構
造とされ、１つのエミッタの各々が一対のディジット線
に接続され、一方のトランジスタのコレクタが他方のト
ランジスタのベースに接続された一対のマルチエミッタ
トランジスタと、これ等一対のマルチエミッタトランジ
スタのコレクタ及びベースに夫々ベース及びコレクタが
接続され、エミッタ同士が共通接続された一対の負荷ト
ランジスタとからなるメモリセルと、 前記メモリセルの
選択をなすワード線と、 前記ワード線にベースが接続さ
れ、前記一対の負荷トランジスタの前記エミッタの共通
接続点にエミッタが接続され、電源にコレクタが接続さ
れた電流供給用トランジスタと、 を有することを特徴と
する半導体メモリ装置が得られる。
マルチエミッタ構造とされ、１つのエミッタの各々が一
対のディジット線に接続され、一方のトランジスタのコ
レクタが他方のトランジスタのベースに接続された一対
のマルチエミッタトランジスタと、これ等一対のマルチ
エミッタトランジスタのコレクタに夫々一端が接続され
互いの他端が共通接続された一対のコレクタ負荷とから
なるメモリセルと、 前記メモリセルの選択をなすワード
線と、 前記ワード線にベースが接続され、前記一対のコ
レクタ負荷の前記他端の共通接続点にエミッタが接続さ
れ、電源にコレクタが接続された電流供給用トランジス
タと、を有することを特徴とする半導体メモリ装置が得
られる。更に本発明によれば、各々がマルチエミッタ構
造とされ、１つのエミッタの各々が一対のディジット線
に接続され、一方のトランジスタのコレクタが他方のト
ランジスタのベースに接続された一対のマルチエミッタ
トランジスタと、これ等一対のマルチエミッタトランジ
スタのコレクタ及びベースに夫々ベース及びコレクタが
接続され、エミッタ同士が共通接続された一対の負荷ト
ランジスタとからなるメモリセルと、 前記メモリセルの
選択をなすワード線と、 前記ワード線にベースが接続さ
れ、前記一対の負荷トランジスタの前記エミッタの共通
接続点にエミッタが接続され、電源にコレクタが接続さ
れた電流供給用トランジスタと、 を有することを特徴と
する半導体メモリ装置が得られる。
【００２５】
【実施例】以下、図面を用いて本発明の実施例につき説
明する。
明する。
【００２６】図１は本発明の一実施例の回路図であり、
図６のＰＮＰトランジスタ型メモリセルＡに本発明を適
用したものである。メモリセルＡを通して流れる読出し
電流は、図４や図６の従来型メモリセルの如くワード線
Ｘ１の駆動回路（トランジスタＱX1）の出力により供出
されるのではなく、新たに設けられたＮＰＮ型トランジ
スタＱN1を介して直接に電源から供出されるようになっ
ている。
図６のＰＮＰトランジスタ型メモリセルＡに本発明を適
用したものである。メモリセルＡを通して流れる読出し
電流は、図４や図６の従来型メモリセルの如くワード線
Ｘ１の駆動回路（トランジスタＱX1）の出力により供出
されるのではなく、新たに設けられたＮＰＮ型トランジ
スタＱN1を介して直接に電源から供出されるようになっ
ている。
【００２７】トランジスタＱN1は、そのベース（制御電
極）がワード線Ｘ１に接続され、コレクタが電源に接続
され、エミッタがメモリセルＡのＰＮＰトランジスタＱ
P1，ＱP2のコモンエミッタに接続されている。
極）がワード線Ｘ１に接続され、コレクタが電源に接続
され、エミッタがメモリセルＡのＰＮＰトランジスタＱ
P1，ＱP2のコモンエミッタに接続されている。
【００２８】図において、ワード線Ｘ１が選択的に活性
化される場合、駆動回路出力トランジスタＱX1のベース
が高電位になり、よって、ワード線Ｘ１は高電位にな
る。すると、トランジスタＱN1がオンとなり、メモリセ
ルＡ内のトランジスタＱP1，ＱP2のいずれかに電流が流
れる様になる。この場合、メモリセル内の書込みデータ
に応じてデイジット線ＬＤ１，ＬＤ２のいずれかに読出
し電流が流れる。
化される場合、駆動回路出力トランジスタＱX1のベース
が高電位になり、よって、ワード線Ｘ１は高電位にな
る。すると、トランジスタＱN1がオンとなり、メモリセ
ルＡ内のトランジスタＱP1，ＱP2のいずれかに電流が流
れる様になる。この場合、メモリセル内の書込みデータ
に応じてデイジット線ＬＤ１，ＬＤ２のいずれかに読出
し電流が流れる。
【００２９】この読出し電流ＩＲはセル内に設置されて
いるＮＰＮトランジスタＱN1から供給されるものであ
り、よってワード線駆動回路出力トランジスタＱX1には
ＱN1のベース電流（約ＩＲ／ｈfe）成分しか流れないこ
とになる。
いるＮＰＮトランジスタＱN1から供給されるものであ
り、よってワード線駆動回路出力トランジスタＱX1には
ＱN1のベース電流（約ＩＲ／ｈfe）成分しか流れないこ
とになる。
【００３０】本例では、各メモリセルに対応して夫々に
トランジスタＱN1を付加しているが、図２に示す如く、
同一ワード線に属する複数のメモリセルに対して一つの
トランジスタＱN1を付加しても良い。
トランジスタＱN1を付加しているが、図２に示す如く、
同一ワード線に属する複数のメモリセルに対して一つの
トランジスタＱN1を付加しても良い。
【００３１】一般に、出力１ビットに対してデイジット
側のセル列は複数で構成されており、２列構成の場合に
は、図２の如く、この２列のメモリセルに対して１つの
トランジスタＱN1を設ける。
側のセル列は複数で構成されており、２列構成の場合に
は、図２の如く、この２列のメモリセルに対して１つの
トランジスタＱN1を設ける。
【００３２】すなわち、複数列で１ビット出力をなすメ
モリ回路は、図２に示す如く、読出し電流ＩＲは１ビッ
ト当りで共有化さており、本例でもＱN1に流れる読出し
電流は一ケ分のＩＲのみである。
モリ回路は、図２に示す如く、読出し電流ＩＲは１ビッ
ト当りで共有化さており、本例でもＱN1に流れる読出し
電流は一ケ分のＩＲのみである。
【００３３】図３はＳＢＤ負荷型セルに本発明を適用し
た場合の例であり、電源とセルとの間にＮＰＮトランジ
スタＱN1を設け、ワード線Ｘ１によりこのトランジスタ
ＱN1をオンオフ制御している。
た場合の例であり、電源とセルとの間にＮＰＮトランジ
スタＱN1を設け、ワード線Ｘ１によりこのトランジスタ
ＱN1をオンオフ制御している。
【００３４】
【発明の効果】以上説明したように本発明では、従来の
ＰＮＰ型メモリセルやＳＢＤ型メモリセルのワード線側
に電流供給手段としてＮＰＮ型トランジスタを設置し
て、読出し電流もしくは書込み電流をワード線駆動回路
出力トランジスタから供給するのではなく、当該ＮＰＮ
型トランジスタのコレクタ側、即ち電源から供給する構
成としたので、ワード線の配線抵抗により発生する電位
降下を大幅に減少（約１／ｈfe）させる効果が得られ、
動作マージンの拡大、及びビット間に発生していた特性
バラツキを圧縮できる。
ＰＮＰ型メモリセルやＳＢＤ型メモリセルのワード線側
に電流供給手段としてＮＰＮ型トランジスタを設置し
て、読出し電流もしくは書込み電流をワード線駆動回路
出力トランジスタから供給するのではなく、当該ＮＰＮ
型トランジスタのコレクタ側、即ち電源から供給する構
成としたので、ワード線の配線抵抗により発生する電位
降下を大幅に減少（約１／ｈfe）させる効果が得られ、
動作マージンの拡大、及びビット間に発生していた特性
バラツキを圧縮できる。
【００３５】又、微細化を妨げていたワード配線幅の確
保という課題から解放されるとともに、メモリセル周辺
回路の縮小化の妨げとなってたワード線駆動回路の駆動
能力確保という課題からも解放されて、ワード線駆動回
路を面積的にも大きく縮小化できる。
保という課題から解放されるとともに、メモリセル周辺
回路の縮小化の妨げとなってたワード線駆動回路の駆動
能力確保という課題からも解放されて、ワード線駆動回
路を面積的にも大きく縮小化できる。
【００３６】一方、性能面に付いても、ワード線駆動回
路が大幅に縮小化できることから、それ自身の遅延時間
を短縮できるとともに、これまで大きな配線容量が寄生
していたワード線が、その配線幅や膜厚を小とすること
ができるので寄生容量が減少し、遅延時間が大幅に小と
なる。
路が大幅に縮小化できることから、それ自身の遅延時間
を短縮できるとともに、これまで大きな配線容量が寄生
していたワード線が、その配線幅や膜厚を小とすること
ができるので寄生容量が減少し、遅延時間が大幅に小と
なる。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】本発明の別の実施例の回路図である。
【図４】従来の半導体メモリ装置の一例の回路図であ
る。
る。
【図５】メモリ回路の概略構成図である。
【図６】従来の半導体メモリ装置の他の例の回路図であ
る。
る。
【図７】ワード線駆動回路及びワード線電圧降下を説明
する図である。
する図である。
【図８】ワード線駆動回路の一例を示す図である。
【図９】ワード線駆動回路の他の例を示す図である。
Ｘ１ ワード線 ＱX1 ワード線駆動回路出力トランジスタ ＬＤ１，ＬＤ２ ディジット線 Ｄ１，Ｄ２ ショットキーダイオード ＱN1 ＮＰＮトランジスタ ＱP1，ＱP2 ＰＮＰトランジスタ
Claims (3)
- 【請求項１】 各々がマルチエミッタ構造とされ、１つ
のエミッタの各々が一対のディジット線に接続され、一
方のトランジスタのコレクタが他方のトランジスタのベ
ースに接続された一対のマルチエミッタトランジスタ
と、これ等一対のマルチエミッタトランジスタのコレク
タに夫々一端が接続され互いの他端が共通接続された一
対のコレクタ負荷とからなるメモリセルと、 前記メモリセルの選択をなすワード線と、 前記ワード線にベースが接続され、前記一対のコレクタ
負荷の前記他端の共通接続点にエミッタが接続され、電
源にコレクタが接続された電流供給用トランジスタと、 を有することを特徴とする半導体メモリ装置。 - 【請求項２】 各々がマルチエミッタ構造とされ、１つ
のエミッタの各々が一対のディジット線に接続され、一
方のトランジスタのコレクタが他方のトランジスタのベ
ースに接続された一対のマルチエミッタトランジスタ
と、これ等一対のマルチエミッタトランジスタのコレク
タ及びベースに夫々ベース及びコレクタが接続され、エ
ミッタ同士が共通接続された一対の負荷トランジスタと
からなるメモリセルと、 前記メモリセルの選択をなすワード線と、 前記ワード線にベースが接続され、前記一対の負荷トラ
ンジスタの前記エミッタの共通接続点にエミッタが接続
され、電源にコレクタが接続された電流供給用トランジ
スタと、 を有する ことを特徴とする半導体メモリ装置。 - 【請求項３】 前記電流供給用トランジスタは、同一ワ
ード線に属する複数のメモリセルに対して共通に設けら
れていることを特徴とする請求項１または２記載の半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201010A JP2699817B2 (ja) | 1993-07-21 | 1993-07-21 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201010A JP2699817B2 (ja) | 1993-07-21 | 1993-07-21 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0737391A JPH0737391A (ja) | 1995-02-07 |
| JP2699817B2 true JP2699817B2 (ja) | 1998-01-19 |
Family
ID=16433999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5201010A Expired - Lifetime JP2699817B2 (ja) | 1993-07-21 | 1993-07-21 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699817B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035757B2 (ja) * | 1977-11-08 | 1985-08-16 | 日本電気株式会社 | バイポーラ記憶セル |
| JPS593791A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶回路 |
-
1993
- 1993-07-21 JP JP5201010A patent/JP2699817B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0737391A (ja) | 1995-02-07 |
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