JPS6035757B2 - バイポーラ記憶セル - Google Patents
バイポーラ記憶セルInfo
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- JPS6035757B2 JPS6035757B2 JP52134504A JP13450477A JPS6035757B2 JP S6035757 B2 JPS6035757 B2 JP S6035757B2 JP 52134504 A JP52134504 A JP 52134504A JP 13450477 A JP13450477 A JP 13450477A JP S6035757 B2 JPS6035757 B2 JP S6035757B2
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- Japan
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- transistor
- collector
- emitter
- resistors
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、バイポーラ記憶セルに関し、特にモノリシッ
ク集積回路に好適な、且つ高速動作に適したランダムア
クセスメモリ（ＲＡＭ）の記憶セルの回路に関するもの
である。
ク集積回路に好適な、且つ高速動作に適したランダムア
クセスメモリ（ＲＡＭ）の記憶セルの回路に関するもの
である。
近年／ゞィポーラＲＡＭは驚異的な高集積化が可能にな
って釆ている。フリツプ・フロツプを用いたＲＡＭセル
は代表的なものであるが、その高速化を計る場合重大な
障害となるのが、記憶セルのフリップ・フロップの負荷
抵抗が大きくなってしまう事である。すなわちスタティ
ックなメモリでは放熱の関係で、記憶セルの保持に割当
てられる消費電力に限りがあるので、集積ビット数の増
大に反比例して１ビットあたりの消費電力は減らさねば
ならず、したがつて、各ビットを保持するフリツプ・フ
ロツプの負荷抵抗は比例して大きくせざるを得ない。し
かしながらこの負荷抵抗が大きいと、当然記憶セルに対
する読出しアクセス速度も書込み反転時間も共に遅くな
り、記憶セルアレィの大容量化に伴なう浮遊容量の増大
と相まって、メモリ全体の高速化をむつかしくしてし、
た。この技術を第１図および第２図を参照して説明する
。かかるＲＡＭセル１０の回路構成およびチップ構成は
それぞれ第１図ａ，ｂに示す如く、２つのマルチェミッ
タトランジスタＱ，，Ｑ２および負荷抵抗Ｒ，，Ｒ２を
用いて、トランジスタＱ，とＱ２のコレクタとべ‐スを
交叉接続し、各コレクタに抵抗Ｒ，およびＲ２の一端を
それぞれ薮続して抵抗Ｒ．，Ｒ２の他端を共通ににして
端子Ｗとし、トランジスタＱ，，Ｑ２のそれぞれ一方の
ェミッタＱ，Ｅ′を共通にして端子Ｗ′とし、他方のェ
ミッタＱ，Ｅ，Ｑ，Ｅ′をそれぞれ端子Ｄ，，Ｄ２とし
て引き出して構成される。かかる回路構成のセルは第１
図ｂに示す如く抵抗Ｒ，，Ｒ２を拡散抵抗として作成し
、端子Ｗ，Ｗ′を山等の金属で作って、この端子をセル
間配線に供し、抵抗Ｒ，の一端と、トランジスタＱ，の
ベースＱ，ＢおよびトランジスタＱ２のコレクタＱ２ｃ
とを配線１１で接続し、間線に抵抗Ｒ２の他端とＱ．の
コレクタＱ，ｃ，およびＱ２のベースＱ２Ｂとを配線１
２で接続して形成される。図中点線は拡散領域を示し、
斜線部はコンタクトホールを示す。なおトランジスタＱ
，のコレクタＱ，。とＱ２のコレクタＱ２。とは周知の
分離領域によって互いに絶縁されている。第２図はこの
セルを用いて構成されるＲＡＭで各端子Ｗ，Ｗ′：Ｄ，
，Ｄ２が各々行，列方向に共通に接続されている。定電
流源ｎＩＭは各行毎にｎ列の各記憶セルの端子Ｗ′に接
続してその保持電流を規定し、上述のようにアレイの大
容量化に伴なし・１ビット毎の保持電流ＩＨの絶対値は
小さくせざるを得ない。したがって記憶セル１０の負荷
抵抗Ｒ，，Ｒ２（普通同一値）の抵抗値は大きくなる。
記憶セル１０の各行の選択は語線ＷｏをＲＡＭセル１０
を動作させ得るレベルに駆動する事により選択される。
定電流源ｌｏ，，ＩＤ２は各列毎の桁線Ｄ．，Ｄ２の電
流を規定し、各列の選択された記憶セルと、その内容に
アクセスするための列回路２０とを結びつける。藷線Ｗ
ｏの駆動源のインピーダンスが十分低い場合、セルァレ
ィの動作速度、すなわち語線駆動源から列回路までの遅
延時間は、桁線Ｄｏ，，Ｄｏ２の浮遊容量Ｃｏ．，Ｃｏ
２と抵抗Ｒ．，Ｒ２の積で決まる時定数に支配される事
は周知のとおりである。そして大容量化に伴ない、ＣＤ
，，Ｃ。２は大きくなり、Ｒ，，Ｒ２も上述のように大
きくなるのでこれで決まる時定数は大きくなる事も周知
のとおりである。
って釆ている。フリツプ・フロツプを用いたＲＡＭセル
は代表的なものであるが、その高速化を計る場合重大な
障害となるのが、記憶セルのフリップ・フロップの負荷
抵抗が大きくなってしまう事である。すなわちスタティ
ックなメモリでは放熱の関係で、記憶セルの保持に割当
てられる消費電力に限りがあるので、集積ビット数の増
大に反比例して１ビットあたりの消費電力は減らさねば
ならず、したがつて、各ビットを保持するフリツプ・フ
ロツプの負荷抵抗は比例して大きくせざるを得ない。し
かしながらこの負荷抵抗が大きいと、当然記憶セルに対
する読出しアクセス速度も書込み反転時間も共に遅くな
り、記憶セルアレィの大容量化に伴なう浮遊容量の増大
と相まって、メモリ全体の高速化をむつかしくしてし、
た。この技術を第１図および第２図を参照して説明する
。かかるＲＡＭセル１０の回路構成およびチップ構成は
それぞれ第１図ａ，ｂに示す如く、２つのマルチェミッ
タトランジスタＱ，，Ｑ２および負荷抵抗Ｒ，，Ｒ２を
用いて、トランジスタＱ，とＱ２のコレクタとべ‐スを
交叉接続し、各コレクタに抵抗Ｒ，およびＲ２の一端を
それぞれ薮続して抵抗Ｒ．，Ｒ２の他端を共通ににして
端子Ｗとし、トランジスタＱ，，Ｑ２のそれぞれ一方の
ェミッタＱ，Ｅ′を共通にして端子Ｗ′とし、他方のェ
ミッタＱ，Ｅ，Ｑ，Ｅ′をそれぞれ端子Ｄ，，Ｄ２とし
て引き出して構成される。かかる回路構成のセルは第１
図ｂに示す如く抵抗Ｒ，，Ｒ２を拡散抵抗として作成し
、端子Ｗ，Ｗ′を山等の金属で作って、この端子をセル
間配線に供し、抵抗Ｒ，の一端と、トランジスタＱ，の
ベースＱ，ＢおよびトランジスタＱ２のコレクタＱ２ｃ
とを配線１１で接続し、間線に抵抗Ｒ２の他端とＱ．の
コレクタＱ，ｃ，およびＱ２のベースＱ２Ｂとを配線１
２で接続して形成される。図中点線は拡散領域を示し、
斜線部はコンタクトホールを示す。なおトランジスタＱ
，のコレクタＱ，。とＱ２のコレクタＱ２。とは周知の
分離領域によって互いに絶縁されている。第２図はこの
セルを用いて構成されるＲＡＭで各端子Ｗ，Ｗ′：Ｄ，
，Ｄ２が各々行，列方向に共通に接続されている。定電
流源ｎＩＭは各行毎にｎ列の各記憶セルの端子Ｗ′に接
続してその保持電流を規定し、上述のようにアレイの大
容量化に伴なし・１ビット毎の保持電流ＩＨの絶対値は
小さくせざるを得ない。したがって記憶セル１０の負荷
抵抗Ｒ，，Ｒ２（普通同一値）の抵抗値は大きくなる。
記憶セル１０の各行の選択は語線ＷｏをＲＡＭセル１０
を動作させ得るレベルに駆動する事により選択される。
定電流源ｌｏ，，ＩＤ２は各列毎の桁線Ｄ．，Ｄ２の電
流を規定し、各列の選択された記憶セルと、その内容に
アクセスするための列回路２０とを結びつける。藷線Ｗ
ｏの駆動源のインピーダンスが十分低い場合、セルァレ
ィの動作速度、すなわち語線駆動源から列回路までの遅
延時間は、桁線Ｄｏ，，Ｄｏ２の浮遊容量Ｃｏ．，Ｃｏ
２と抵抗Ｒ．，Ｒ２の積で決まる時定数に支配される事
は周知のとおりである。そして大容量化に伴ない、ＣＤ
，，Ｃ。２は大きくなり、Ｒ，，Ｒ２も上述のように大
きくなるのでこれで決まる時定数は大きくなる事も周知
のとおりである。
これに対する改善は、回路的には結局抵抗値Ｒを等価的
に小さくする以外にないが、単純にＲ，，Ｒ２を小さく
することは前述した如く保持電流ＩＨを大きくしてしま
うという困難があった。かかる問題点を改良した従来例
を第３図により説明する。
に小さくする以外にないが、単純にＲ，，Ｒ２を小さく
することは前述した如く保持電流ＩＨを大きくしてしま
うという困難があった。かかる問題点を改良した従来例
を第３図により説明する。
ショットキィダイオードＳ，、Ｓ２を抵抗Ｒ，およびＲ
２に並列接続して用いた例で、記憶セルが選択されてあ
る程度以上負荷抵抗Ｒ，，Ｒ２に電位差が生じると、シ
ョトキィダイオードＳ，又はＳ２が○Ｎし、以後のイン
ピーダンスはショトキィタトィオードで決まる低い値に
なり、高速動作を可能にする。ショトキィダ、ィオード
はこの場合トランジスタＱ，，Ｑ２と同一コレクタ領域
につくれるのでチップ面積の増加は比較的小さいが、製
造プロセスがショトキィター・ィオードが製造可能な場
合に限定されてしまうという欠点があった。本発明の目
的は１ビット当りのチップ面積を小さくすると共に高速
動作に適した記憶セルを提供することにある。
２に並列接続して用いた例で、記憶セルが選択されてあ
る程度以上負荷抵抗Ｒ，，Ｒ２に電位差が生じると、シ
ョトキィダイオードＳ，又はＳ２が○Ｎし、以後のイン
ピーダンスはショトキィタトィオードで決まる低い値に
なり、高速動作を可能にする。ショトキィダ、ィオード
はこの場合トランジスタＱ，，Ｑ２と同一コレクタ領域
につくれるのでチップ面積の増加は比較的小さいが、製
造プロセスがショトキィター・ィオードが製造可能な場
合に限定されてしまうという欠点があった。本発明の目
的は１ビット当りのチップ面積を小さくすると共に高速
動作に適した記憶セルを提供することにある。
本発明の他の目的は製造が容易な高速動作し得る記憶セ
ルを提供することにある。本発明によるバィポーラ記憶
セルは、ェミッタが共通に接続されて第１の電位が印加
しうるようにされ、ベースとコレクタが交叉接続された
第１，第２トランジスタと、２つのトランジスタのコレ
クタにそれぞれ一端が接続し、池端が共通に接続されて
第２の電圧が印加しうるようにされた２つの抵抗とを含
む記憶セルにおいて、ェミッタがそれぞれ２つのトラン
ジスタに接続し、ベースが共通に接続されて抵抗の他端
に接続し、コレクタに第３の電圧が共通に印放し得る如
くなされた第３，第４のトランジスタが設けられ、２つ
の内の一方の抵抗の両端間に発生した電圧差によってこ
の一方の抵抗の一端とェミッタが接続した第３又は第４
のトランジスタを導通せしめるようにしたことを特徴と
する。
ルを提供することにある。本発明によるバィポーラ記憶
セルは、ェミッタが共通に接続されて第１の電位が印加
しうるようにされ、ベースとコレクタが交叉接続された
第１，第２トランジスタと、２つのトランジスタのコレ
クタにそれぞれ一端が接続し、池端が共通に接続されて
第２の電圧が印加しうるようにされた２つの抵抗とを含
む記憶セルにおいて、ェミッタがそれぞれ２つのトラン
ジスタに接続し、ベースが共通に接続されて抵抗の他端
に接続し、コレクタに第３の電圧が共通に印放し得る如
くなされた第３，第４のトランジスタが設けられ、２つ
の内の一方の抵抗の両端間に発生した電圧差によってこ
の一方の抵抗の一端とェミッタが接続した第３又は第４
のトランジスタを導通せしめるようにしたことを特徴と
する。
この第３および第４のトランジス外ま２つのェミッタを
有する１つのマルチェミッタトランジスタによって構成
することが好ましい。さらに好ましくはこのマルチェミ
ッタトランジスタのベース領域を用いて前述の２つの抵
抗をピンチレジスタとして形成するのが適当である。す
なわち記憶セルの負荷抵抗を拡散層を用いて作った場合
、この拡散層の周囲の領域には各抵抗器間の絶縁のため
最高電圧が与えられることに着目し、拡散層をベース領
域とし、周囲の領域をコレクタ領域とし、この拡散領域
内に２つのェミッタ拡散を施すことだけで、該負荷抵抗
のインピーダンスを下げるためのマルチェミツタトラン
ジスタが得られる。同時にまたこのトランジスタのェミ
ッタ拡散直下のベース領域をピンチ抵抗として使うなら
ば、所望の高抵抗負荷抵抗が４・さな面積で得ることが
できる。次に本発明の一実施例を第４図ａ，ｂを参照し
て説明する。
有する１つのマルチェミッタトランジスタによって構成
することが好ましい。さらに好ましくはこのマルチェミ
ッタトランジスタのベース領域を用いて前述の２つの抵
抗をピンチレジスタとして形成するのが適当である。す
なわち記憶セルの負荷抵抗を拡散層を用いて作った場合
、この拡散層の周囲の領域には各抵抗器間の絶縁のため
最高電圧が与えられることに着目し、拡散層をベース領
域とし、周囲の領域をコレクタ領域とし、この拡散領域
内に２つのェミッタ拡散を施すことだけで、該負荷抵抗
のインピーダンスを下げるためのマルチェミツタトラン
ジスタが得られる。同時にまたこのトランジスタのェミ
ッタ拡散直下のベース領域をピンチ抵抗として使うなら
ば、所望の高抵抗負荷抵抗が４・さな面積で得ることが
できる。次に本発明の一実施例を第４図ａ，ｂを参照し
て説明する。
本実施例による回路構成は第４図ａに示す如くコレクタ
とべ−スが交叉接続され、ヱミッ夕の一方のそれぞれＱ
．Ｅ′，Ｑ２Ｅ′が共通に接続されて端子Ｗ′とされ、
ヱミッタの他方Ｑ，Ｅ，Ｑ２８がそれぞれ読み出し／書
き込み端子Ｄ，，Ｄ２とされたトランジスタＱ．，Ｑ２
を有し、このトランジスタＱ，，Ｑ２のコレクタＱ，ｃ
，Ｑ２ｃにそれぞれ一端が接続した抵抗Ｒ，，Ｒ２が設
けられ、抵抗Ｒ，およびＲ２の池端を共通に接続して端
子Ｗとする。
とべ−スが交叉接続され、ヱミッ夕の一方のそれぞれＱ
．Ｅ′，Ｑ２Ｅ′が共通に接続されて端子Ｗ′とされ、
ヱミッタの他方Ｑ，Ｅ，Ｑ２８がそれぞれ読み出し／書
き込み端子Ｄ，，Ｄ２とされたトランジスタＱ．，Ｑ２
を有し、このトランジスタＱ，，Ｑ２のコレクタＱ，ｃ
，Ｑ２ｃにそれぞれ一端が接続した抵抗Ｒ，，Ｒ２が設
けられ、抵抗Ｒ，およびＲ２の池端を共通に接続して端
子Ｗとする。
ここまでの構成は従来技術と同じであるが、本実施例で
はさらにヱミツタの一つＥ３がトランジスタＱ，のコレ
クタＱ，ｃに接続させ、ェミッタの他の一つＥ３をトラ
ンジスタＱ２のコレクタＱ２ｃに接続し、ベースＱ筋が
端子Ｗに接続され、コレクタが電源Ｖｃｃに接続したマ
ルチェミッタトランジスタＱ３が設けられている。この
トランジスタＱはトランジスタＱ．，Ｑ２で構成される
フリップフロップが動作時に導通側のトランジスタの負
荷抵抗の一端に接続したェミッタを通して負荷抵抗にお
けると同一の極性の電流を導通トランジスタのコレクタ
に供給する。従って第２図に示した容量ＣＤ，，Ｃｏ２
は負荷抵抗だけで充電されるよりも早いスピード充電さ
せることができ、メモリセルの動作を高速化することが
できる。第４図ｂにかかる回路構成の記憶セルのセルレ
ィアウトの一例を示す。半導体チップのセル面積３０内
において、周知の分離領域いよって互いに絶縁された三
つの一導電型領域４１，４２，４３を設け、これらをそ
れぞれトランジスタＱ，．Ｑ２，Ｑのコレクタ領域とす
る。トランジスタＱ３のコレクタ領域４３は行方向（図
において横方向）にのびて同一行の他のセルのトランジ
スタＱ３のコレクタと共通になるように設けられる。本
実施例では抵抗Ｒ．およびＲ２はＱ３のコレクタ領域４
３内にそれぞれ設けた逆導電型の領域をもって構成され
る。この抵抗領域と同じ導電型のベース領域ＱＢが抵抗
領域Ｒ，，Ｒ２の各一端に接続してＱ３コレクタ領域４
３内に形成されている。このベース領域ね３８内に２つ
の一導電型ェミッタ領域Ｅ３，Ｅ３が形成されている。
Ｑ，コレクタ領域４１，Ｑ２コレク夕領域には逆導電型
のベース領域Ｑ，Ｂ，Ｑ班がそれぞれ設けられ、これら
のベース領域には各二つのェミッタ領域Ｑ，Ｅ，Ｑ，Ｅ
′およびＱ２Ｅ，Ｑ２６′がそれぞれ設けられている。
抵抗Ｒ，の他橋をェミッタＥ３とＱ，のベースＱ，Ｂと
、Ｑ２のコレクタＱ凶とに接続する配線層１３をチップ
上に設け、同様の配線層１４は抵抗Ｒ２の他端をヱミツ
タＥ３とＱ．のコレクタＱ，ｃとＱ２のベースＱ密とに
接続している。なお横方向の同一行においてセルは隣接
するもの同士が左右逆のパターン（鏡像関係）になるよ
うにパターンレイアウトがされている。このようにすれ
ば例えば各桁線を接続する際に左右隣接したセルにおい
て各ェミッタＱ，Ｅを共通接続して端子Ｄ，を，また各
ェミッタＱ２８を共通鞍続して端子Ｄ２をそれぞれ他の
配線層とクロスオーバーせずに形成することができる。
かかる端子Ｄ，，Ｄ２はこの場合行方向に２つのセルで
１つづつ設けられ、従ってこれらを従方向に共通接続す
る桁線（図示せず）の配線は小面積でかつ単純なパター
ン（ほぼ直線）で実現できる。このように行または列方
向に鏡像関係を有するように隣接セルのパターンを配し
、かっこの鏡像境界に近い位置に（行，列のセル間境界
に）行または列方向で各セルに共通に接続される端子を
配することはこれらの端子を実質的に行又は列方向に配
されたセル数の１′２とすることができ、かつこれらを
接続するセル間配線を容易とすることが可能である。
はさらにヱミツタの一つＥ３がトランジスタＱ，のコレ
クタＱ，ｃに接続させ、ェミッタの他の一つＥ３をトラ
ンジスタＱ２のコレクタＱ２ｃに接続し、ベースＱ筋が
端子Ｗに接続され、コレクタが電源Ｖｃｃに接続したマ
ルチェミッタトランジスタＱ３が設けられている。この
トランジスタＱはトランジスタＱ．，Ｑ２で構成される
フリップフロップが動作時に導通側のトランジスタの負
荷抵抗の一端に接続したェミッタを通して負荷抵抗にお
けると同一の極性の電流を導通トランジスタのコレクタ
に供給する。従って第２図に示した容量ＣＤ，，Ｃｏ２
は負荷抵抗だけで充電されるよりも早いスピード充電さ
せることができ、メモリセルの動作を高速化することが
できる。第４図ｂにかかる回路構成の記憶セルのセルレ
ィアウトの一例を示す。半導体チップのセル面積３０内
において、周知の分離領域いよって互いに絶縁された三
つの一導電型領域４１，４２，４３を設け、これらをそ
れぞれトランジスタＱ，．Ｑ２，Ｑのコレクタ領域とす
る。トランジスタＱ３のコレクタ領域４３は行方向（図
において横方向）にのびて同一行の他のセルのトランジ
スタＱ３のコレクタと共通になるように設けられる。本
実施例では抵抗Ｒ．およびＲ２はＱ３のコレクタ領域４
３内にそれぞれ設けた逆導電型の領域をもって構成され
る。この抵抗領域と同じ導電型のベース領域ＱＢが抵抗
領域Ｒ，，Ｒ２の各一端に接続してＱ３コレクタ領域４
３内に形成されている。このベース領域ね３８内に２つ
の一導電型ェミッタ領域Ｅ３，Ｅ３が形成されている。
Ｑ，コレクタ領域４１，Ｑ２コレク夕領域には逆導電型
のベース領域Ｑ，Ｂ，Ｑ班がそれぞれ設けられ、これら
のベース領域には各二つのェミッタ領域Ｑ，Ｅ，Ｑ，Ｅ
′およびＱ２Ｅ，Ｑ２６′がそれぞれ設けられている。
抵抗Ｒ，の他橋をェミッタＥ３とＱ，のベースＱ，Ｂと
、Ｑ２のコレクタＱ凶とに接続する配線層１３をチップ
上に設け、同様の配線層１４は抵抗Ｒ２の他端をヱミツ
タＥ３とＱ．のコレクタＱ，ｃとＱ２のベースＱ密とに
接続している。なお横方向の同一行においてセルは隣接
するもの同士が左右逆のパターン（鏡像関係）になるよ
うにパターンレイアウトがされている。このようにすれ
ば例えば各桁線を接続する際に左右隣接したセルにおい
て各ェミッタＱ，Ｅを共通接続して端子Ｄ，を，また各
ェミッタＱ２８を共通鞍続して端子Ｄ２をそれぞれ他の
配線層とクロスオーバーせずに形成することができる。
かかる端子Ｄ，，Ｄ２はこの場合行方向に２つのセルで
１つづつ設けられ、従ってこれらを従方向に共通接続す
る桁線（図示せず）の配線は小面積でかつ単純なパター
ン（ほぼ直線）で実現できる。このように行または列方
向に鏡像関係を有するように隣接セルのパターンを配し
、かっこの鏡像境界に近い位置に（行，列のセル間境界
に）行または列方向で各セルに共通に接続される端子を
配することはこれらの端子を実質的に行又は列方向に配
されたセル数の１′２とすることができ、かつこれらを
接続するセル間配線を容易とすることが可能である。
次に第５図に第４図ａに示した回路構成を実現する他の
セルの実現例を示す。
セルの実現例を示す。
本例では縦方向に隣接したセルとも共通に設けたＱコレ
クタ領域４３′内にトランジスタＱ３のベース領域Ｑ３
Ｂを横長に形成し、その中央部にベースＱＢへのコンタ
クトを設けて端子Ｗに接続するとともにベース領域両端
部にもコンタクトを設けベース領域の中央コンタクトと
両端コンタクトとの間にェミッタ領域Ｅ３，Ｅ３をそれ
ぞれ形成しこれらェミッタ領域の下部を通ってベース領
域の中央コンタクトと両端コンタクトとの間にそれぞれ
形成されるピンチ抵抗をもつて抵抗Ｒ，，Ｒ２としたも
のである。
クタ領域４３′内にトランジスタＱ３のベース領域Ｑ３
Ｂを横長に形成し、その中央部にベースＱＢへのコンタ
クトを設けて端子Ｗに接続するとともにベース領域両端
部にもコンタクトを設けベース領域の中央コンタクトと
両端コンタクトとの間にェミッタ領域Ｅ３，Ｅ３をそれ
ぞれ形成しこれらェミッタ領域の下部を通ってベース領
域の中央コンタクトと両端コンタクトとの間にそれぞれ
形成されるピンチ抵抗をもつて抵抗Ｒ，，Ｒ２としたも
のである。
本例では抵抗Ｒ，，Ｒ２のために特別のスペースを必要
とせずセルの小型化が可能であるという利点をも有する
。また本例でも前例と同様に左右に隣り合うセルのレイ
アウトはそのセル間境界線に対して鏡像関係となるよう
にすると共にさらに上下の列方向のレイアウトも鏡像パ
ターンで実現される。すなわち、セル３０−１に対して
これと左右に隣り合うセル３０−２，３０−６，および
上下に隣り合うセル３０−３，３０−５はそれらとセル
３０ーｌとの境界線に対して対称のパターン配列、すな
わち鏡像のパターンでもつて構成されている。ここでは
端子Ｄ．，Ｄ２を行方向に、端子Ｗ，Ｗ′を列方向（上
下）方向に共通接続される場合について述べるが逆であ
っても良いのは勿論である。セル３０一１，３０一２，
３０−５・・・・・・の上・下隣り合う２行のセルはト
ランジスタＱ３のコレクタを共通として設けることがで
き、かつセル３０一１，３０一２および３０−３，３０
一４の左右の隣り合うセルにおいてそれぞれのヱミッタ
Ｑ斑が互いに近接して配されるためにそれらを相互に接
続して端子Ｄ２を２つのセルについて１つで実現されて
いる。またェミツタＱＥ，も左右の隣り合うセルにおい
て共通に接続されて端子Ｄ，が引き出されている。また
上下の列方向においてトランジスタＱのベースＱ斑とト
ランジスタＱ２のェミツタＱ２Ｅ′をそれぞれ上辺およ
び下辺近傍に配して端子ＷおよびＷ′をそれぞれ列方向
に隣り合う２つのセル毎に共通して設けることができる
。従って本実施例によればセルの小型化高速化と共に端
子等を含む配線面積を非常に小さくすることができる。
なお本発明は以上の実施例に限定されるものではなく、
要するに負荷抵抗を有するフリップフロップ構成による
全てのタイプのものに適用し得るのは勿論であり、また
チップのレイアウトも限定されるものではない。
とせずセルの小型化が可能であるという利点をも有する
。また本例でも前例と同様に左右に隣り合うセルのレイ
アウトはそのセル間境界線に対して鏡像関係となるよう
にすると共にさらに上下の列方向のレイアウトも鏡像パ
ターンで実現される。すなわち、セル３０−１に対して
これと左右に隣り合うセル３０−２，３０−６，および
上下に隣り合うセル３０−３，３０−５はそれらとセル
３０ーｌとの境界線に対して対称のパターン配列、すな
わち鏡像のパターンでもつて構成されている。ここでは
端子Ｄ．，Ｄ２を行方向に、端子Ｗ，Ｗ′を列方向（上
下）方向に共通接続される場合について述べるが逆であ
っても良いのは勿論である。セル３０一１，３０一２，
３０−５・・・・・・の上・下隣り合う２行のセルはト
ランジスタＱ３のコレクタを共通として設けることがで
き、かつセル３０一１，３０一２および３０−３，３０
一４の左右の隣り合うセルにおいてそれぞれのヱミッタ
Ｑ斑が互いに近接して配されるためにそれらを相互に接
続して端子Ｄ２を２つのセルについて１つで実現されて
いる。またェミツタＱＥ，も左右の隣り合うセルにおい
て共通に接続されて端子Ｄ，が引き出されている。また
上下の列方向においてトランジスタＱのベースＱ斑とト
ランジスタＱ２のェミツタＱ２Ｅ′をそれぞれ上辺およ
び下辺近傍に配して端子ＷおよびＷ′をそれぞれ列方向
に隣り合う２つのセル毎に共通して設けることができる
。従って本実施例によればセルの小型化高速化と共に端
子等を含む配線面積を非常に小さくすることができる。
なお本発明は以上の実施例に限定されるものではなく、
要するに負荷抵抗を有するフリップフロップ構成による
全てのタイプのものに適用し得るのは勿論であり、また
チップのレイアウトも限定されるものではない。
第１図ａ，ｂは従来のバィボーラ記憶セルの回路および
セルレイアウトをそれぞれ示す図であり、第２図はＲＡ
Ｍ回路の構成を示す図であり、第３図は他の従来の記憶
セルの回路示す図である。 第４図ａ，ｂは本発明の一実施例の回路およびレイアウ
トをそれぞれ示す図である。第５図は本発明の他のレイ
アウトを示す図である。図中の符号、Ｑ，〜Ｑ３……ト
ランジスタ、Ｗ，Ｗ′，Ｄ，，○２・…・・端子、Ｓ，
，Ｓ２・・…・ショトキーダィオード、Ｒ，，Ｒ２……
抵抗、Ｄｏ．，Ｄｏ２・・・・・・桁線、２０・・・・
・・列回路、３０…・・・ベース領域。 菊’図多Ｚ図 第３図 第４図 鈴づ図
セルレイアウトをそれぞれ示す図であり、第２図はＲＡ
Ｍ回路の構成を示す図であり、第３図は他の従来の記憶
セルの回路示す図である。 第４図ａ，ｂは本発明の一実施例の回路およびレイアウ
トをそれぞれ示す図である。第５図は本発明の他のレイ
アウトを示す図である。図中の符号、Ｑ，〜Ｑ３……ト
ランジスタ、Ｗ，Ｗ′，Ｄ，，○２・…・・端子、Ｓ，
，Ｓ２・・…・ショトキーダィオード、Ｒ，，Ｒ２……
抵抗、Ｄｏ．，Ｄｏ２・・・・・・桁線、２０・・・・
・・列回路、３０…・・・ベース領域。 菊’図多Ｚ図 第３図 第４図 鈴づ図
Claims (1)
- １ ベースとコレクタとが交叉接続された第１および第
２のトランジスタと、該第１および第２のトランジスタ
のコレクタにそれぞれ一端が接続し、他端が共通に接続
されて第１の電位が印加しうるようにされた２つの抵抗
と、第１および第２エミツタをそれぞれ第１および第２
のトランジスタのコレクタに接続し、ベースが前記他端
に接続され、コレクタに第２の電位が印加し得るように
されたマルチエミツタトランジスタとを含み、前記２つ
の抵抗が前記マルチエミツタトランジスタのコレクタ領
域内に形成されていることを特徴とするバイポーラ記憶
セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52134504A JPS6035757B2 (ja) | 1977-11-08 | 1977-11-08 | バイポーラ記憶セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52134504A JPS6035757B2 (ja) | 1977-11-08 | 1977-11-08 | バイポーラ記憶セル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5467342A JPS5467342A (en) | 1979-05-30 |
| JPS6035757B2 true JPS6035757B2 (ja) | 1985-08-16 |
Family
ID=15129861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52134504A Expired JPS6035757B2 (ja) | 1977-11-08 | 1977-11-08 | バイポーラ記憶セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035757B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2699817B2 (ja) * | 1993-07-21 | 1998-01-19 | 日本電気株式会社 | 半導体メモリ装置 |
-
1977
- 1977-11-08 JP JP52134504A patent/JPS6035757B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5467342A (en) | 1979-05-30 |
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