JP2694207B2 - 磁気記録データ再生回路 - Google Patents
磁気記録データ再生回路Info
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- JP2694207B2 JP2694207B2 JP1165599A JP16559989A JP2694207B2 JP 2694207 B2 JP2694207 B2 JP 2694207B2 JP 1165599 A JP1165599 A JP 1165599A JP 16559989 A JP16559989 A JP 16559989A JP 2694207 B2 JP2694207 B2 JP 2694207B2
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- signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、エッジ検出回路と磁気記録データ再生回
路に関し、例えばハード・ディスク装置に用いられる読
み出し再生同期回路に利用して有効な技術に関するもの
である。
路に関し、例えばハード・ディスク装置に用いられる読
み出し再生同期回路に利用して有効な技術に関するもの
である。
ハード・ディスク装置において、磁気ヘッドから読み
出されたアナログ信号は、ピーク点を検出しパルス信号
に変換される。
出されたアナログ信号は、ピーク点を検出しパルス信号
に変換される。
磁気ヘッドから読み出されたアナログ信号のピーク
は、磁気記録媒体上の磁化反転（データの“1"）に対応
しているため、これらのピークの時間的位置を正確に検
出する必要がある。MFM変調における“101"パターンやR
LL変調パターンなど、ピークとピークとの間隔が長い信
号の場合、微分信号のなかに真のピーク以外で零点を通
過する部分（擬似ピーク又はサドル）が現れやすくな
る。このような擬似ピークを除去するために２つのゼロ
クロス検出回路、２つの単安定マルチバイブレータ及び
Ｄ型フリップフロップ回路等からなる回路が用いられ
る。
は、磁気記録媒体上の磁化反転（データの“1"）に対応
しているため、これらのピークの時間的位置を正確に検
出する必要がある。MFM変調における“101"パターンやR
LL変調パターンなど、ピークとピークとの間隔が長い信
号の場合、微分信号のなかに真のピーク以外で零点を通
過する部分（擬似ピーク又はサドル）が現れやすくな
る。このような擬似ピークを除去するために２つのゼロ
クロス検出回路、２つの単安定マルチバイブレータ及び
Ｄ型フリップフロップ回路等からなる回路が用いられ
る。
このようなパルス・ピーク検出用IC（半導体集積回
路）をはじめとするハード・ディスク装置に用いられる
各種専用ICに関しては、日経マグロウヒル社1987年２月
９日付『日経エレクトロニクス』頁211〜頁233がある。
路）をはじめとするハード・ディスク装置に用いられる
各種専用ICに関しては、日経マグロウヒル社1987年２月
９日付『日経エレクトロニクス』頁211〜頁233がある。
上記の回路では、Ｄ型フリップフロップ回路や単安定
マルチバイブレータ及びゼロクロス検出回路等を構成す
るために比較的多数のゲート回路が必要となるものであ
る。また、第６図に示すような回路も考えられるが、同
様にゲートゼネレータGG、電圧比較回路VCからなるライ
ンバッファLNB、RS形フリップフロップ回路FF1ないしFF
3及びノアゲート回路G2ないしG4等のような複雑な回路
となるものである。
マルチバイブレータ及びゼロクロス検出回路等を構成す
るために比較的多数のゲート回路が必要となるものであ
る。また、第６図に示すような回路も考えられるが、同
様にゲートゼネレータGG、電圧比較回路VCからなるライ
ンバッファLNB、RS形フリップフロップ回路FF1ないしFF
3及びノアゲート回路G2ないしG4等のような複雑な回路
となるものである。
この発明の目的は、回路の簡単化を図った磁気記録デ
ータ再生回路を提供することにある。
ータ再生回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の前述および添付図面から明らかになるで
あろう。
は、本明細書の前述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
読み出しコイル（RC）から読み出された信号を増幅する
ヘッドアンプ（A1）と、上記ヘッドアンプ（A1）の出力
信号が印加されるAGCアンプ（A2）と、上記AGCアンプ
（A2）の出力信号が印加されるロウパスフィルタ（LP
F）と、上記ロウパスフィルタ（LPF）の出力信号が印加
される全波整流回路（DET）と、上記全波整流回路（DE
T）の出力信号が印加され、出力が上記AGCアンプ（A2）
の利得を制御するゲイン制御回路（GC）と、上記ロウパ
スフィルタ（LPF）の上記出力信号が印加される微分回
路（A3）と、上記微分回路（A3）の出力信号が印加され
る差動トランジスタ回路（VC1）と、上記差動トランジ
スタ回路（VC1）の相補出力信号の立ち上がり又は立ち
下がりを遅延させる遅延回路と、上記遅延回路を通した
相補出力信号を受ける平衡差動形の掛算回路を利用した
排他的論理和回路（EX）と、上記全波整流回路（DET）
の上記出力信号と所定の基準電圧（VR）とが印加される
電圧比較回路（VC2）と、上記電圧比較回路（VC2）の出
力信号をゲート制御信号（GP）として上記排他的論理和
回路（EX）から形成される信号（TP）を有効なデータと
して取り出すゲート回路（G1）とを具備してなることを
特徴とする。
要を簡単に説明すれば、下記の通りである。すなわち、
読み出しコイル（RC）から読み出された信号を増幅する
ヘッドアンプ（A1）と、上記ヘッドアンプ（A1）の出力
信号が印加されるAGCアンプ（A2）と、上記AGCアンプ
（A2）の出力信号が印加されるロウパスフィルタ（LP
F）と、上記ロウパスフィルタ（LPF）の出力信号が印加
される全波整流回路（DET）と、上記全波整流回路（DE
T）の出力信号が印加され、出力が上記AGCアンプ（A2）
の利得を制御するゲイン制御回路（GC）と、上記ロウパ
スフィルタ（LPF）の上記出力信号が印加される微分回
路（A3）と、上記微分回路（A3）の出力信号が印加され
る差動トランジスタ回路（VC1）と、上記差動トランジ
スタ回路（VC1）の相補出力信号の立ち上がり又は立ち
下がりを遅延させる遅延回路と、上記遅延回路を通した
相補出力信号を受ける平衡差動形の掛算回路を利用した
排他的論理和回路（EX）と、上記全波整流回路（DET）
の上記出力信号と所定の基準電圧（VR）とが印加される
電圧比較回路（VC2）と、上記電圧比較回路（VC2）の出
力信号をゲート制御信号（GP）として上記排他的論理和
回路（EX）から形成される信号（TP）を有効なデータと
して取り出すゲート回路（G1）とを具備してなることを
特徴とする。
上記した手段によれば、平衡差動形の掛算回路にを用
いることより簡単な構成でパルス信号を生成できる。ま
た、上記ゲートパルスを用いることより、単純なゲート
回路により擬似ピークに対応したミスパルスを除去でき
る。
いることより簡単な構成でパルス信号を生成できる。ま
た、上記ゲートパルスを用いることより、単純なゲート
回路により擬似ピークに対応したミスパルスを除去でき
る。
第１図には、この発明に係る磁気記録データ再生回路
の一実施例のブロック図が示されている。特に制限され
ないが、同図の主要な各回路ブロックは、後述するよう
な同期回路等と共に、公知の半導体集積回路の製造技術
によって、単結晶シリコンのような１個の半導体基板上
において形成される。
の一実施例のブロック図が示されている。特に制限され
ないが、同図の主要な各回路ブロックは、後述するよう
な同期回路等と共に、公知の半導体集積回路の製造技術
によって、単結晶シリコンのような１個の半導体基板上
において形成される。
読み出しコイルRCにより読み出された信号は、ヘッド
アンプA1により増幅され、カップリングコンデンサを介
して、半導体集積回路内に構成されるAGアンプA22に入
力される。このAGCアンプA2は、その出力信号を受ける
全波整流回路DETと、その出力信号を受けるゲイン制御
回路GCからなる帰還ループにより利得が制御される。す
なわち、ヘッドアンプA1から入力される読み出し信号
は、ディスクの内周では小さく外周では大きいからAGC
アンプA2により信号振幅を一定にする。このAGCアンプA
2の出力には、ロウパスフィルたLPFが設けられ必要帯域
外が雑音として除去される。
アンプA1により増幅され、カップリングコンデンサを介
して、半導体集積回路内に構成されるAGアンプA22に入
力される。このAGCアンプA2は、その出力信号を受ける
全波整流回路DETと、その出力信号を受けるゲイン制御
回路GCからなる帰還ループにより利得が制御される。す
なわち、ヘッドアンプA1から入力される読み出し信号
は、ディスクの内周では小さく外周では大きいからAGC
アンプA2により信号振幅を一定にする。このAGCアンプA
2の出力には、ロウパスフィルたLPFが設けられ必要帯域
外が雑音として除去される。
上記ロウパスフィルタLPFで必要帯域外の雑音が除去
された読み出し信号は、微分回路A3に入力される。この
微分回路A3では、上記アナログ読み出し信号における変
化分のないピーク点が零点に変換される。上記微分回路
A3の出力信号は、ダブルエンド構成の差動トランジスタ
回路からなる電圧比較回路VC1に入力され、ここで読み
出し信号のピークで反転するパルス信号が形成される。
この実施例では、この電圧比較回路VC1の出力と電源電
圧Vccとの間に、信号遅延用のキャパシタが設けられ
る。これにより、電圧比較回路VC1により出力される相
補パルス信号は、パルスはその立ち上がりが遅くされ
る。このようなパルス信号は、排他的論理和回路EXに入
力されて上記信号変化タイミングに同期したパルス信号
TPに変換される。すなわち、パルス信号TPは、読み出し
信号のピーク点に対応して発生するパルス信号とされ
る。上記上記排他的論理和回路EXは、特に制限されない
が、回路の簡素化のために、後述するような平衡差動形
の掛算回路が利用される。
された読み出し信号は、微分回路A3に入力される。この
微分回路A3では、上記アナログ読み出し信号における変
化分のないピーク点が零点に変換される。上記微分回路
A3の出力信号は、ダブルエンド構成の差動トランジスタ
回路からなる電圧比較回路VC1に入力され、ここで読み
出し信号のピークで反転するパルス信号が形成される。
この実施例では、この電圧比較回路VC1の出力と電源電
圧Vccとの間に、信号遅延用のキャパシタが設けられ
る。これにより、電圧比較回路VC1により出力される相
補パルス信号は、パルスはその立ち上がりが遅くされ
る。このようなパルス信号は、排他的論理和回路EXに入
力されて上記信号変化タイミングに同期したパルス信号
TPに変換される。すなわち、パルス信号TPは、読み出し
信号のピーク点に対応して発生するパルス信号とされ
る。上記上記排他的論理和回路EXは、特に制限されない
が、回路の簡素化のために、後述するような平衡差動形
の掛算回路が利用される。
この実施例では、上記排他的論理和回路ECから出力さ
れるパルス信号に含まれるミスパルスを除去するため
に、AGC回路に用いられる全波整流回路DETの出力信号が
利用される。すなわち、ミスパルスを除去するゲートパ
ルスとして上記全波整流回路DETの出力信号と基準電圧V
Rとを受ける電圧比較回路VC2の出力信号が利用される。
上記電圧比較回路VC2の出力パルスGPは、全波整流信号
が一定値以上にされたときロウレベル（“0"）となり、
その間だけ排他的論理回路EXからの出力TPを有効なパル
スとしてノア（NOR）ゲート回路G1から出力させる。
れるパルス信号に含まれるミスパルスを除去するため
に、AGC回路に用いられる全波整流回路DETの出力信号が
利用される。すなわち、ミスパルスを除去するゲートパ
ルスとして上記全波整流回路DETの出力信号と基準電圧V
Rとを受ける電圧比較回路VC2の出力信号が利用される。
上記電圧比較回路VC2の出力パルスGPは、全波整流信号
が一定値以上にされたときロウレベル（“0"）となり、
その間だけ排他的論理回路EXからの出力TPを有効なパル
スとしてノア（NOR）ゲート回路G1から出力させる。
第２図には、この実施例回路の動作波形図の一例が示
されている。
されている。
AGCアンプA2の出力信号は、全波整流回路DETにより全
波整流される。この出力信号と基準電圧VRから、記録媒
体上の磁化反転（データの論理“1"）に対応したAGCア
ンプA2の出力信号のピーク点が現れる部分を予測でき
る。すなわち、基準電圧VRを適当に設定することによっ
て上記全波整流信号のピーク部分を抜き出すことができ
る。この電圧比較回路VC2の出力信号GPにより、前記の
ようにMFM変調における“101"やRLL変調パターンなどで
ピークとピークが長い部分に対応した微分出力にゼロク
ロスが生じたときそれをミスパルスとして除去できる。
すなわち、このようなみミスパルスが発生するのは、常
にAGCアンプのアナログ出力信号でみれば接地電位附近
のレベルであるから、電圧比較回路VC2により正確にピ
ークの部分を抜き出すことができる。
波整流される。この出力信号と基準電圧VRから、記録媒
体上の磁化反転（データの論理“1"）に対応したAGCア
ンプA2の出力信号のピーク点が現れる部分を予測でき
る。すなわち、基準電圧VRを適当に設定することによっ
て上記全波整流信号のピーク部分を抜き出すことができ
る。この電圧比較回路VC2の出力信号GPにより、前記の
ようにMFM変調における“101"やRLL変調パターンなどで
ピークとピークが長い部分に対応した微分出力にゼロク
ロスが生じたときそれをミスパルスとして除去できる。
すなわち、このようなみミスパルスが発生するのは、常
にAGCアンプのアナログ出力信号でみれば接地電位附近
のレベルであるから、電圧比較回路VC2により正確にピ
ークの部分を抜き出すことができる。
この実施例では、AGC回路を構成する全波整流回路の
出力信号を利用しており、ミスパルス除去回路として
は、電圧比較回路VC1とゲート回路G1からなる極めて簡
単な回路により構成できるものである。
出力信号を利用しており、ミスパルス除去回路として
は、電圧比較回路VC1とゲート回路G1からなる極めて簡
単な回路により構成できるものである。
第３図には、上記電圧比較回路VC1と排他的論理和回
路EXの具体的一実施例の回路図が示されている。
路EXの具体的一実施例の回路図が示されている。
電圧比較回路VC1は、差動トランジスタQ1とQ2、その
コレクタ抵抗R1とR2、差動トランジスタQ1とQ2の共通エ
ミッタに設けられた定電波源Io、及び上記差動トランジ
スタQ1とQ2のコレクタ出力がそれぞれ受けるエミったフ
ォロワ出力トランジスタQ3,Q4とエミッタに設けられた
定電流源Ioとから構成される。
コレクタ抵抗R1とR2、差動トランジスタQ1とQ2の共通エ
ミッタに設けられた定電波源Io、及び上記差動トランジ
スタQ1とQ2のコレクタ出力がそれぞれ受けるエミったフ
ォロワ出力トランジスタQ3,Q4とエミッタに設けられた
定電流源Ioとから構成される。
なお、後述する平衡差動形の掛算回路に対応した信号
レベルの出力信号を形成するために、一方の出力信号
は、レベルシフトダイオードD1,D2によりレベルシフト
されて出力される。
レベルの出力信号を形成するために、一方の出力信号
は、レベルシフトダイオードD1,D2によりレベルシフト
されて出力される。
この実施例では、遅延回路として上記出力トランジス
タQ3,Q4のエミッタと電源電圧Vccとの間にキャパシタC1
とC2が設けられる。これにより、ダブルエンドの差動ト
ランジスタ回路の出力信号は、上記キャパシタC1とC2が
設けられているため、出力信号のハイレベルからロウレ
ベルへの立ち下がりが、第４図に示した動作波形図のよ
うにキャパシタC1又はC2に対する定電流源Ioの定電流に
よるチャージアップ時間だけ立ち下がりが遅くされる。
タQ3,Q4のエミッタと電源電圧Vccとの間にキャパシタC1
とC2が設けられる。これにより、ダブルエンドの差動ト
ランジスタ回路の出力信号は、上記キャパシタC1とC2が
設けられているため、出力信号のハイレベルからロウレ
ベルへの立ち下がりが、第４図に示した動作波形図のよ
うにキャパシタC1又はC2に対する定電流源Ioの定電流に
よるチャージアップ時間だけ立ち下がりが遅くされる。
排他的論理和回路EXは、次の回路素子により構成され
る。
る。
差動トランジスタQ5とQ6のエミッタには、定電流源Io
が設けられる。差動トランジスタQ5のベースには、上記
電圧比較回路回路VC1の出力トランジスタQ4のエミッタ
出力がダイオードD1とD2によりレベルシフトされて入力
される。差動トランジスタQ6のベースには、基準電圧VB
2が供給される。そして、一方の差動トランジスタQ5の
コレクタには、差動トランジスタQ7,Q8の共通エミッタ
に接続される。他方の差動トランジスタQ6のコレクタに
は、差動トランジスタQ9,10Qの共通エミッタに接続され
る。上記一対からなる差動トランジスタQ7,Q8とQ9,Q10
のうち、トランジスタQ7とQ10のベースが共通化され
て、上記電圧比較回路VC1の出力トランジスタQ3のエミ
ッタ出力が供給される。上記一対からなる差動トランジ
スタQ7,Q8とQ9,Q10のうち、残りのトランジスタQ8とQ9
のベースが共通化されて基準電圧VB1が供給される。
が設けられる。差動トランジスタQ5のベースには、上記
電圧比較回路回路VC1の出力トランジスタQ4のエミッタ
出力がダイオードD1とD2によりレベルシフトされて入力
される。差動トランジスタQ6のベースには、基準電圧VB
2が供給される。そして、一方の差動トランジスタQ5の
コレクタには、差動トランジスタQ7,Q8の共通エミッタ
に接続される。他方の差動トランジスタQ6のコレクタに
は、差動トランジスタQ9,10Qの共通エミッタに接続され
る。上記一対からなる差動トランジスタQ7,Q8とQ9,Q10
のうち、トランジスタQ7とQ10のベースが共通化され
て、上記電圧比較回路VC1の出力トランジスタQ3のエミ
ッタ出力が供給される。上記一対からなる差動トランジ
スタQ7,Q8とQ9,Q10のうち、残りのトランジスタQ8とQ9
のベースが共通化されて基準電圧VB1が供給される。
上記一対からなる差動トランジスタQ7,Q8とQ9,Q10の
コレクタは、相互に交差接続されてコレクタ抵抗R3とR4
が接続される。すなわち、トランジスタQ7とQ9のコレク
タに共通に抵抗R3が接続され、トランジスタQ8とQ10の
コレクタに共通に抵抗R4が接続される。
コレクタは、相互に交差接続されてコレクタ抵抗R3とR4
が接続される。すなわち、トランジスタQ7とQ9のコレク
タに共通に抵抗R3が接続され、トランジスタQ8とQ10の
コレクタに共通に抵抗R4が接続される。
そして、上記コレクタ抵抗R3とR4により形成された信
号が、エミッタフォロワ出力トランジスタQ11とQ12を通
して出力される。
号が、エミッタフォロワ出力トランジスタQ11とQ12を通
して出力される。
この構成では、上記電圧比較回路VC2の出力がそれぞ
れに対応した基準電圧VB1とVB2に対して共にハイレベル
のときには、トランジスタQ5とQ7がオン状態になって出
力OUT1をロウレベルにする。それ以外のときには、出力
OUT1はハイレベルになる。また、上記電圧比較回路VC2
の出力がそれぞれに対応した基準電圧VB1とVB2に対して
共にロウレベルのときには、トランジスタQ6とQ9がオン
状態になって出力OUT1をロウレベルにする。それ以外の
ときには、出力OUT1はハイレベルになる。出力OUT2は、
上記出力OUTに対して逆レベルの信号となる。このよう
に、上記平衡差動回路は、排他的論理和回路としての動
作を行う。
れに対応した基準電圧VB1とVB2に対して共にハイレベル
のときには、トランジスタQ5とQ7がオン状態になって出
力OUT1をロウレベルにする。それ以外のときには、出力
OUT1はハイレベルになる。また、上記電圧比較回路VC2
の出力がそれぞれに対応した基準電圧VB1とVB2に対して
共にロウレベルのときには、トランジスタQ6とQ9がオン
状態になって出力OUT1をロウレベルにする。それ以外の
ときには、出力OUT1はハイレベルになる。出力OUT2は、
上記出力OUTに対して逆レベルの信号となる。このよう
に、上記平衡差動回路は、排他的論理和回路としての動
作を行う。
上記排他的論理和回路EXの入力信号は、上記のような
遅延回路を構成するキャパシタC1とC2が設けられてるか
ら、第４図に示すように入力信号IN1/IN2の信号変化タ
イミングに同期して発生するパルス信号OUT1/OUT2を形
成するものとなる。
遅延回路を構成するキャパシタC1とC2が設けられてるか
ら、第４図に示すように入力信号IN1/IN2の信号変化タ
イミングに同期して発生するパルス信号OUT1/OUT2を形
成するものとなる。
この実施例では、上記のような平衡差動形の掛算回路
を利用することによって、簡単な構成によりパルス信号
のエッジ検出回路として作動するものである。このエッ
ジ検出回路は、上記第１図のような磁気記録データ再生
回路の他、パルス信号のエッジを検出する回路として広
く利用できるものである。
を利用することによって、簡単な構成によりパルス信号
のエッジ検出回路として作動するものである。このエッ
ジ検出回路は、上記第１図のような磁気記録データ再生
回路の他、パルス信号のエッジを検出する回路として広
く利用できるものである。
第５図には、この発明が適用された読み出し再生同期
回路の一実施例のブロック図が示されている。同図の主
要な各回路ブロックは、前記同様に１つの半導体集積回
路により構成される。
回路の一実施例のブロック図が示されている。同図の主
要な各回路ブロックは、前記同様に１つの半導体集積回
路により構成される。
前記同様に読み出しコイルRCにより読み出された信号
は、ヘッドアンプA1により増幅され、カップリングコン
デンサを介して、半導体集積回路内に構成されるAGCア
ンプに入力される。このAGCアンプは、その出力信号を
受ける全波整流回路DETと、その出力信号を受けるゲイ
ン制御回路GCからなる帰還ループにより利得が制御され
る。図外のロウパスフィルタで必要帯域外の雑音が除去
された読み出し信号は、微分回路A3に入力される。この
微分回路A3では、上記アナログ読み出し信号における変
化分のないピーク点が零点に変換される。上記微分回路
A3の出力信号は、電圧比較回路VC1に入力され、ここで
読み出し信号のピークに対応したパルス信号が形成さ
れ、前記排他的論理和回路EXからなるパルス発生回路に
よってピーク点に対応したパルス信号に変換される。
は、ヘッドアンプA1により増幅され、カップリングコン
デンサを介して、半導体集積回路内に構成されるAGCア
ンプに入力される。このAGCアンプは、その出力信号を
受ける全波整流回路DETと、その出力信号を受けるゲイ
ン制御回路GCからなる帰還ループにより利得が制御され
る。図外のロウパスフィルタで必要帯域外の雑音が除去
された読み出し信号は、微分回路A3に入力される。この
微分回路A3では、上記アナログ読み出し信号における変
化分のないピーク点が零点に変換される。上記微分回路
A3の出力信号は、電圧比較回路VC1に入力され、ここで
読み出し信号のピークに対応したパルス信号が形成さ
れ、前記排他的論理和回路EXからなるパルス発生回路に
よってピーク点に対応したパルス信号に変換される。
上記排他的論理和回路EXにより形成されたパルス信号
は、ゲート回路Ｇに入力される。ゲート回路Ｇは、前記
第１図のノアゲート回路G1に対応しており、電圧比較回
路VC2の出力信号をゲートパルスとして、読み出し信号
をパルス化するとき発生する前記サドル等に対応したミ
スパルスを除去する。
は、ゲート回路Ｇに入力される。ゲート回路Ｇは、前記
第１図のノアゲート回路G1に対応しており、電圧比較回
路VC2の出力信号をゲートパルスとして、読み出し信号
をパルス化するとき発生する前記サドル等に対応したミ
スパルスを除去する。
この実施例では、読み出し信号に同期したクロックパ
ルスを形成するためのVFOを構成する回路も同一の半導
体集積回路に構成される。そして、その位相比較回路の
動作を制御するタイミングパルスとして、上記全波整流
回路DETの出力信号と基準電圧VRとを受ける電圧比較回
路VC2の出力信号が利用される。すなわち、上記電圧比
較回路VC2の出力信号は、パルス発生回路OPGに入力され
される。このパルス発生回路OPGは、電圧比較回路VC2に
より形成されるパルス信号のフロントエッジに同期した
１ショットパルスを発生させる。
ルスを形成するためのVFOを構成する回路も同一の半導
体集積回路に構成される。そして、その位相比較回路の
動作を制御するタイミングパルスとして、上記全波整流
回路DETの出力信号と基準電圧VRとを受ける電圧比較回
路VC2の出力信号が利用される。すなわち、上記電圧比
較回路VC2の出力信号は、パルス発生回路OPGに入力され
される。このパルス発生回路OPGは、電圧比較回路VC2に
より形成されるパルス信号のフロントエッジに同期した
１ショットパルスを発生させる。
位相比較回路は、フリップフロップ回路FF1ないしFF3
から構成される。これらのフリップフロップ回路FF1な
いしFF3及び後述するデータ再生同期回路を構成するフ
リップフロップ回路FF4とFF5とともに、リセット付のＤ
型フリップフロップ回路である。
から構成される。これらのフリップフロップ回路FF1な
いしFF3及び後述するデータ再生同期回路を構成するフ
リップフロップ回路FF4とFF5とともに、リセット付のＤ
型フリップフロップ回路である。
この実施例の位相比較回路は、フリップフロップ回路
FF1をセットさせることによってイネーブル状態にされ
る。すなわち、フリップフロップ回路FF1がセットされ
ると、フリップフロップ回路FF2とFF3のデータ端子Ｄに
ハイレベル（論理“1"）が入力され、フリップフロップ
回路FF2のクロック端子に読み出しデータパルスRAWが、
フリップフロップ回路FF3のデータ端子に電圧制御型発
振回路VCO（以下、単にVCOという）の正相の出力パルス
＋CPが供給されることによって、いずれか早いタイミン
グで到来した方のフリップフロップ回路FF2又はFF3がセ
ットされる。上記フリップフロップ回路FF2又はFF3の双
方がセットされると、その出力に設けられたノアゲート
回路の出力信号がハイレベルになって上記フリップフロ
ップ回路FF1ないしFF3をリセットさせる。これにより、
フリップフロップ回路FF2又はFF3の出力Ｑからは早いタ
イミングで到来するパルスと遅いタイミングで到来する
パルスとの位相差に対応したパルス信号が出力される。
FF1をセットさせることによってイネーブル状態にされ
る。すなわち、フリップフロップ回路FF1がセットされ
ると、フリップフロップ回路FF2とFF3のデータ端子Ｄに
ハイレベル（論理“1"）が入力され、フリップフロップ
回路FF2のクロック端子に読み出しデータパルスRAWが、
フリップフロップ回路FF3のデータ端子に電圧制御型発
振回路VCO（以下、単にVCOという）の正相の出力パルス
＋CPが供給されることによって、いずれか早いタイミン
グで到来した方のフリップフロップ回路FF2又はFF3がセ
ットされる。上記フリップフロップ回路FF2又はFF3の双
方がセットされると、その出力に設けられたノアゲート
回路の出力信号がハイレベルになって上記フリップフロ
ップ回路FF1ないしFF3をリセットさせる。これにより、
フリップフロップ回路FF2又はFF3の出力Ｑからは早いタ
イミングで到来するパルスと遅いタイミングで到来する
パルスとの位相差に対応したパルス信号が出力される。
ループフィルタを構成するチャージポンプ回路CPP
は、上記位相差に対応したチャージアップ電流又はディ
スチャージ電流をキャパシタ及びキャパシタと抵抗から
なる平滑回路に流して制御電圧を形成する。この平滑回
路により形成された制御電圧は、直流増幅回路DCAを通
してVCOの制御端子に供給され、その発振周波数の制御
が行われる。これにより、読み出しデータRAWに同期し
たクロックパルス＋CP/−CPが形成される。
は、上記位相差に対応したチャージアップ電流又はディ
スチャージ電流をキャパシタ及びキャパシタと抵抗から
なる平滑回路に流して制御電圧を形成する。この平滑回
路により形成された制御電圧は、直流増幅回路DCAを通
してVCOの制御端子に供給され、その発振周波数の制御
が行われる。これにより、読み出しデータRAWに同期し
たクロックパルス＋CP/−CPが形成される。
例えば、VCOで形成されたクロックパルス＋CPに対し
て読み出しデータRAWの位相が進んでいる場合、フリッ
プフロップ回路FF2が先にセットされて位相差に対応し
たパルス信号をチャージポンプ回路CPPに供給する。チ
ャージポンプ回路CCPは、キャパシタと抵抗からなる平
滑回路にチャージアップ電流を流して制御電圧を高くす
るように作用する。これにより、VCOの発振周波数が高
くなり、クロックパルス＋CPの位相を進める。逆に、VC
Oで形成されたクロックパルス＋CPに対して読み出しデ
ータRAWの位相が遅れている場合、フリップフロップ回
路FF3が先にセットされて位相差に対応したパルス信号
をチャージポンプ回路CPPに供給する。チャージポンプ
回路CPPは、キャパシタと抵抗からなる平滑回路にディ
スチャージ電流を流して制御電圧を低くするように作用
する。これにより、VCOの発振周波数が低くなり、クロ
ックパルス＋CPの位相を遅らせる。このようして、VFO
では読み出しデータとクロックパルス＋CPとが同期化動
作が行われる。
て読み出しデータRAWの位相が進んでいる場合、フリッ
プフロップ回路FF2が先にセットされて位相差に対応し
たパルス信号をチャージポンプ回路CPPに供給する。チ
ャージポンプ回路CCPは、キャパシタと抵抗からなる平
滑回路にチャージアップ電流を流して制御電圧を高くす
るように作用する。これにより、VCOの発振周波数が高
くなり、クロックパルス＋CPの位相を進める。逆に、VC
Oで形成されたクロックパルス＋CPに対して読み出しデ
ータRAWの位相が遅れている場合、フリップフロップ回
路FF3が先にセットされて位相差に対応したパルス信号
をチャージポンプ回路CPPに供給する。チャージポンプ
回路CPPは、キャパシタと抵抗からなる平滑回路にディ
スチャージ電流を流して制御電圧を低くするように作用
する。これにより、VCOの発振周波数が低くなり、クロ
ックパルス＋CPの位相を遅らせる。このようして、VFO
では読み出しデータとクロックパルス＋CPとが同期化動
作が行われる。
ここで、負相クロックパルス−CPは、上記正相のクロ
ックパルス＋CPに対して位相が反転されたクロックパル
スである。
ックパルス＋CPに対して位相が反転されたクロックパル
スである。
この実施例では、上記正相クロックパルス＋CPに対し
て位相が反転された負相クロックパルス−CPを用いて同
期化されたデータを再生する。すなわち、読み出しデー
タRAWは、フリップフロップ回路FF4のクロック端子に供
給される。このフリップフロップ回路FF4のデータ端子
Ｄは定常的にハイレベル（Vcc）が供給されいているの
で、読み出しデータRAWが到来したときにフリップフロ
ップ回路FF4がセットされる。このフリップフロップ回
路FF4のセット出力Ｑは、フリップフロップ回路FF5のデ
ータ端子Ｄに供給される。このフリップフロップ回路FF
5のクロック端子には上記負相のクロックパルス−CPが
供給される。そして、フリップフロップ回路FF5のリセ
ット出力Ｑと上記クロックパルス−CPとを受けるノアゲ
ート回路によりこれらのフリップフロップ回路FF4とFF5
のリセット信号が形成される。
て位相が反転された負相クロックパルス−CPを用いて同
期化されたデータを再生する。すなわち、読み出しデー
タRAWは、フリップフロップ回路FF4のクロック端子に供
給される。このフリップフロップ回路FF4のデータ端子
Ｄは定常的にハイレベル（Vcc）が供給されいているの
で、読み出しデータRAWが到来したときにフリップフロ
ップ回路FF4がセットされる。このフリップフロップ回
路FF4のセット出力Ｑは、フリップフロップ回路FF5のデ
ータ端子Ｄに供給される。このフリップフロップ回路FF
5のクロック端子には上記負相のクロックパルス−CPが
供給される。そして、フリップフロップ回路FF5のリセ
ット出力Ｑと上記クロックパルス−CPとを受けるノアゲ
ート回路によりこれらのフリップフロップ回路FF4とFF5
のリセット信号が形成される。
この構成では、読み出しデータRAWが到来したとき、
フリップフロップ回路FF4がセットされ、次に負相のク
ロックパルス−CPに同期してフリップフロップ回路FF5
がセットされる。これにより、同期化データSDは、上記
負相のクロックパルス−CPに同期して立ち上がる。そし
て、その立ち下がりタイミングに同期してノアゲート回
路G2の出力信号がハイレベルにされるので、フリップフ
ロップ回路FF4をリセットする。このフリップフロップ
回路FF4のリセットによってフリップフロップ回路FF5は
次の負相クロックパルス−CPの到来によりセットされ
る。すなわち、同期化データSDはほゞ負相のクロックパ
ルス−CPに同期して出力される。これにより、正相のク
ロックパルス＋CPを用いて読み出しデータの論理“1"/
論理“0"の再生が可能になる。
フリップフロップ回路FF4がセットされ、次に負相のク
ロックパルス−CPに同期してフリップフロップ回路FF5
がセットされる。これにより、同期化データSDは、上記
負相のクロックパルス−CPに同期して立ち上がる。そし
て、その立ち下がりタイミングに同期してノアゲート回
路G2の出力信号がハイレベルにされるので、フリップフ
ロップ回路FF4をリセットする。このフリップフロップ
回路FF4のリセットによってフリップフロップ回路FF5は
次の負相クロックパルス−CPの到来によりセットされ
る。すなわち、同期化データSDはほゞ負相のクロックパ
ルス−CPに同期して出力される。これにより、正相のク
ロックパルス＋CPを用いて読み出しデータの論理“1"/
論理“0"の再生が可能になる。
この構成においては、位相比較回路の前段にあるパル
ス発生回路OPGは、単に位相比較回路をイネーブル状態
にするためにフリップフロップ回路FF1をセットするた
けのパルス幅の１ショットパルスを形成するだけである
で、ゲート遅延等を利用して半導体集積回路内に形成す
ることができる。そして、上記のようにミスパルスを除
去する回路や、排他的論理和回路の簡素化や上記のよう
な周期回路簡素化によって、半導体集積回路の回路規模
を小さくできる。
ス発生回路OPGは、単に位相比較回路をイネーブル状態
にするためにフリップフロップ回路FF1をセットするた
けのパルス幅の１ショットパルスを形成するだけである
で、ゲート遅延等を利用して半導体集積回路内に形成す
ることができる。そして、上記のようにミスパルスを除
去する回路や、排他的論理和回路の簡素化や上記のよう
な周期回路簡素化によって、半導体集積回路の回路規模
を小さくできる。
上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）差動トランジスタ回路の相補出力信号に対して立
ち上がり又は立ち下がりを遅延させて平衡差動形の掛算
回路を利用した排他的論理和回路に入力してエッジに同
期したパルスを生成する。この構成では、３対の差動ト
ランジスタと抵抗及び出力トランジスタのような少ない
素子数により排他的論理和回路が構成できるから、簡単
な構成によりエッジ検出回路を得ることができるという
効果が得られる。
ある。すなわち、 （１）差動トランジスタ回路の相補出力信号に対して立
ち上がり又は立ち下がりを遅延させて平衡差動形の掛算
回路を利用した排他的論理和回路に入力してエッジに同
期したパルスを生成する。この構成では、３対の差動ト
ランジスタと抵抗及び出力トランジスタのような少ない
素子数により排他的論理和回路が構成できるから、簡単
な構成によりエッジ検出回路を得ることができるという
効果が得られる。
（２）AGCアンプら出力される読み出し信号から形成さ
れた全波整流出力信号と所定の基準電圧を電圧比較回路
に入力してゲートパルスを形成し、読み出し信号の微分
出力から形成されるパルス信号中から有効なデータを取
り出すようにする。この構成では、AGC回路に用いられ
る全波整流出力を利用して、電圧比較回路とゲート回路
からなる極めて簡単な構成によりミスパルスを除去する
回路が構成できるから磁気記録データ再生回路の簡素化
が可能になるという効果が得られる。
れた全波整流出力信号と所定の基準電圧を電圧比較回路
に入力してゲートパルスを形成し、読み出し信号の微分
出力から形成されるパルス信号中から有効なデータを取
り出すようにする。この構成では、AGC回路に用いられ
る全波整流出力を利用して、電圧比較回路とゲート回路
からなる極めて簡単な構成によりミスパルスを除去する
回路が構成できるから磁気記録データ再生回路の簡素化
が可能になるという効果が得られる。
（３）上記（１）のエッジ検出回路を磁気記録データ再
生回路に用いることにより、いっそうの回路の簡素化が
可能になるという効果が得られる。
生回路に用いることにより、いっそうの回路の簡素化が
可能になるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本願発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、磁気記録デ
ータ再生回路に用いられるエッジ検出回路は、第３図の
ような平衡差動回路を用いたもの他、ゲート回路の組み
合わせからなる排他的論理和回路を用いたり、エッジト
リガ形の単安定マルチバイブレータを利用するものであ
ってもよい。また、平衡差動回路を用いたエッジ検出回
路は、前記のような磁気記録データ再生回路の他、パル
ス信号の信号変化タイミングに同期したパルスを生成す
るエッジ検出回路として広く利用できるものである。
具体的に説明したが、本願発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、磁気記録デ
ータ再生回路に用いられるエッジ検出回路は、第３図の
ような平衡差動回路を用いたもの他、ゲート回路の組み
合わせからなる排他的論理和回路を用いたり、エッジト
リガ形の単安定マルチバイブレータを利用するものであ
ってもよい。また、平衡差動回路を用いたエッジ検出回
路は、前記のような磁気記録データ再生回路の他、パル
ス信号の信号変化タイミングに同期したパルスを生成す
るエッジ検出回路として広く利用できるものである。
この発明は、エッジ検出回路及びハード・ディスク装
置を代表とするフロッピーディスク装置や磁気テープ装
置等のような各種磁気記録データ再生回路にに広く利用
できる。
置を代表とするフロッピーディスク装置や磁気テープ装
置等のような各種磁気記録データ再生回路にに広く利用
できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、平衡差動形の掛算回路を利用した排他的
論理和回路を用いることによって、３対の差動トランジ
スタと抵抗及び出力トランジスタのような少ない素子数
により排他的論理和回路が構成できるから簡単な構成に
よりエッジ検出回路を得ることができる。また、AGCア
ンプから出力される読み出し信号から形成された全波整
流出力信号と所定の基準電圧を電圧比較回路に入力して
ゲートパルスを形成することによって、電圧比較回路と
ゲート回路からなる極めて簡単な構成によりミスパルス
を除去することができる。
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、平衡差動形の掛算回路を利用した排他的
論理和回路を用いることによって、３対の差動トランジ
スタと抵抗及び出力トランジスタのような少ない素子数
により排他的論理和回路が構成できるから簡単な構成に
よりエッジ検出回路を得ることができる。また、AGCア
ンプから出力される読み出し信号から形成された全波整
流出力信号と所定の基準電圧を電圧比較回路に入力して
ゲートパルスを形成することによって、電圧比較回路と
ゲート回路からなる極めて簡単な構成によりミスパルス
を除去することができる。
第１図は、この発明に係る磁気記録データ再生回路の一
実施例を示すブロック図、 第２図は、その動作の一例を示す波形図、 第３図は、上記磁気記録データ再生回路に用いられる電
圧比較回路と排他的論理和回路の一実施例を示す回路
図、 第４図は、その動作の一例を示す波形図、 第５図は、この発明が適用された読み出し再生同期回路
の一実施例を示すブロック図、 第６図は、この発明に先立って考えられたミスパルス除
去回路の一例を示すブロック図である。 RC……読み出しコイル、A1……ヘッドアップ、A2……AG
Cアンプ、LPF……ロウパスフィルタ、DET……全波整流
回路、GC……利得制御回路、VC1,VC2……電圧比較回
路、EX……排他的論理和回路、OPG……パルス発生回
路、Ｇ……ゲート回路、FF1〜FF5……フリップフロップ
回路、CPP……チャージポンプ回路、DCA……直流増幅回
路、VCO……電圧制御型発振回路、G1〜G3……ノアゲー
ト回路、LNB……ラインバッファ、GG……ゲートパルス
発生回路、
実施例を示すブロック図、 第２図は、その動作の一例を示す波形図、 第３図は、上記磁気記録データ再生回路に用いられる電
圧比較回路と排他的論理和回路の一実施例を示す回路
図、 第４図は、その動作の一例を示す波形図、 第５図は、この発明が適用された読み出し再生同期回路
の一実施例を示すブロック図、 第６図は、この発明に先立って考えられたミスパルス除
去回路の一例を示すブロック図である。 RC……読み出しコイル、A1……ヘッドアップ、A2……AG
Cアンプ、LPF……ロウパスフィルタ、DET……全波整流
回路、GC……利得制御回路、VC1,VC2……電圧比較回
路、EX……排他的論理和回路、OPG……パルス発生回
路、Ｇ……ゲート回路、FF1〜FF5……フリップフロップ
回路、CPP……チャージポンプ回路、DCA……直流増幅回
路、VCO……電圧制御型発振回路、G1〜G3……ノアゲー
ト回路、LNB……ラインバッファ、GG……ゲートパルス
発生回路、
Claims (2)
- 【請求項１】読み出しコイルから読み出された信号を増
幅するヘッドアンプと、 上記ヘッドアンプの出力信号が印加されるAGCアンプ
と、 上記AGCアンプの出力信号が印加されるロウパスフィル
タと、 上記ロウパスフィルタの出力信号が印加される全波整流
回路と、 上記全波整流回路の出力信号が印加され、出力が上記AG
Cアンプの利得を制御するゲイン制御回路と、 上記ロウパスフィルタの上記出力信号が印加される微分
回路と、 上記微分回路の出力信号が印加される差動トランジスタ
回路と、 上記差動トランジスタ回路の相補出力信号の立ち上がり
又は立ち下がりを遅延させる遅延回路と、 上記遅延回路を通した相補出力信号を受ける平衡差動形
の掛算回路を利用した排他的論理和回路と、 上記全波整流回路の上記出力信号と所定の基準電圧とが
印加される電圧比較回路と、 上記電圧比較回路の出力信号をゲート制御信号として上
記排他的論理和回路から形成される信号を有効なデータ
として取り出すゲート回路とを具備してなることを特徴
とする磁気記録データ再生回路。 - 【請求項２】上記ゲート回路はNORゲート回路であるこ
とを特徴とする特許請求の範囲第１項記載の磁気記録デ
ータ再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1165599A JP2694207B2 (ja) | 1989-06-28 | 1989-06-28 | 磁気記録データ再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1165599A JP2694207B2 (ja) | 1989-06-28 | 1989-06-28 | 磁気記録データ再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330102A JPH0330102A (ja) | 1991-02-08 |
| JP2694207B2 true JP2694207B2 (ja) | 1997-12-24 |
Family
ID=15815412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1165599A Expired - Fee Related JP2694207B2 (ja) | 1989-06-28 | 1989-06-28 | 磁気記録データ再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2694207B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113051725B (zh) * | 2021-03-12 | 2022-09-09 | 哈尔滨工程大学 | 基于通用型辅助变量法的det与relap5耦合的动态特性分析方法 |
-
1989
- 1989-06-28 JP JP1165599A patent/JP2694207B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330102A (ja) | 1991-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |