JPH0514331A - タイミング再生回路 - Google Patents
タイミング再生回路Info
- Publication number
- JPH0514331A JPH0514331A JP3165719A JP16571991A JPH0514331A JP H0514331 A JPH0514331 A JP H0514331A JP 3165719 A JP3165719 A JP 3165719A JP 16571991 A JP16571991 A JP 16571991A JP H0514331 A JPH0514331 A JP H0514331A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- input data
- data
- width pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】識別回路における入力データとクロックの位相
関係を安定化させ、識別誤りを発生させない新規なタイ
ミング再生回路を提供する。 【構成】入力データは入力バッファ１を経た後、２分さ
れる。その内の一方はクロック再生のために、一定幅パ
ルス発生回路４、狭帯域フィルタ５、遅延線６、リミッ
ト増幅回路８を経て、識別回路のフリップフロップ７に
入力される。一方、２分された入力データのもう一方
は、前記一定幅パルス発生回路で用いた論理積ゲート
４、及び、インバータを直列に設けたリミット増幅器８
と同様のゲートを経て識別回路のフリップフロップ７に
入力される。
関係を安定化させ、識別誤りを発生させない新規なタイ
ミング再生回路を提供する。 【構成】入力データは入力バッファ１を経た後、２分さ
れる。その内の一方はクロック再生のために、一定幅パ
ルス発生回路４、狭帯域フィルタ５、遅延線６、リミッ
ト増幅回路８を経て、識別回路のフリップフロップ７に
入力される。一方、２分された入力データのもう一方
は、前記一定幅パルス発生回路で用いた論理積ゲート
４、及び、インバータを直列に設けたリミット増幅器８
と同様のゲートを経て識別回路のフリップフロップ７に
入力される。
Description
【０００１】
【産業上の利用分野】本発明はタイミング再生回路に関
するものである。
するものである。
【０００２】
【従来の技術】ディジタル信号を受信し、受信したデー
タよりクロックを再生する回路としては従来第２図に示
すような構成が用いられている。
タよりクロックを再生する回路としては従来第２図に示
すような構成が用いられている。
【０００３】入力データ列が例えばＮＲＺ（Ｎｏｎ Ｒ
ｅｔｕｒｎ ｔｏ Ｚｅｒｏ）符号等の場合、信号スペ
クトルには、クロツク周波数の線スペクトル成分が含ま
れないので、上記線スペクトルを得るために入力データ
を遅延回路２とインバータ３により遅延・反転させたも
のと、入力データ自身の論理積により、入力データの立
上りエッジに同期した一定幅のパルスを形成する。この
パルスを狭帯域のバンドパスフィルタ５に通すことによ
り、クロック周波数成分のみを取り出し、さらにリミッ
ト増幅して、ディジタルクロックを再生する。ここでリ
ミット増幅器８は、インバータ３を多段（３段）に接続
し、入出力間を抵抗ＲＦにより接続するることにより入
力バイアスを与える構成としている。
ｅｔｕｒｎ ｔｏ Ｚｅｒｏ）符号等の場合、信号スペ
クトルには、クロツク周波数の線スペクトル成分が含ま
れないので、上記線スペクトルを得るために入力データ
を遅延回路２とインバータ３により遅延・反転させたも
のと、入力データ自身の論理積により、入力データの立
上りエッジに同期した一定幅のパルスを形成する。この
パルスを狭帯域のバンドパスフィルタ５に通すことによ
り、クロック周波数成分のみを取り出し、さらにリミッ
ト増幅して、ディジタルクロックを再生する。ここでリ
ミット増幅器８は、インバータ３を多段（３段）に接続
し、入出力間を抵抗ＲＦにより接続するることにより入
力バイアスを与える構成としている。
【０００４】フリップフロップ７では入力データを再生
したクロックによりラッチすることによりデータの識別
・再生を行ない、再生したクロックと同期したデータを
出力する。狭帯域フィルタ５とリミット増幅器８との間
には遅延線６を挿入し、フリップフロップ７に入力する
データとクロックの位相関係が最適になるように、遅延
線によりクロックの位相を調整する。
したクロックによりラッチすることによりデータの識別
・再生を行ない、再生したクロックと同期したデータを
出力する。狭帯域フィルタ５とリミット増幅器８との間
には遅延線６を挿入し、フリップフロップ７に入力する
データとクロックの位相関係が最適になるように、遅延
線によりクロックの位相を調整する。
【０００５】
【発明が解決しようとする課題】前述したように、タイ
ミング再生回路においては、識別再生を行なうフリップ
フロップにおいて、入力するデータとクロックの位相関
係が最適になるように設定する必要がある。フリップフ
ロップの入力におけるデータとクロックの波形の一例を
図３に示す。入力クロックの立ち下がりエッジにより入
力データをラッチするものとすると、入力データの１タ
イムスロットの中心に入力クロックの立ち下がりのある
ような位相関係が最適と言える。しかしながら実際の受
信データは、伝送路の帯域制限、反射等による波形歪及
び受信回路による歪等によりデータのパルス幅に歪を生
じ、図３に示すように、データを正しく判別できる時間
幅（アイ開口）が狭まっている。このような場合、フリ
ップフロップに入力するクロックの位相がわずかにずれ
てもデータの識別誤りを発生する恐れがある。特に、ク
ロック信号は、一定幅パルス発生回路やリミット増幅回
路を経ているので、大きな信号遅延時間を持っており、
電源電圧や周囲温度の変動により回路の特性が変化する
と遅延時間が変化し、クロックの位相変化を引き起こ
す。このような位相変化によりデータの識別誤りを生じ
る恐れがある。
ミング再生回路においては、識別再生を行なうフリップ
フロップにおいて、入力するデータとクロックの位相関
係が最適になるように設定する必要がある。フリップフ
ロップの入力におけるデータとクロックの波形の一例を
図３に示す。入力クロックの立ち下がりエッジにより入
力データをラッチするものとすると、入力データの１タ
イムスロットの中心に入力クロックの立ち下がりのある
ような位相関係が最適と言える。しかしながら実際の受
信データは、伝送路の帯域制限、反射等による波形歪及
び受信回路による歪等によりデータのパルス幅に歪を生
じ、図３に示すように、データを正しく判別できる時間
幅（アイ開口）が狭まっている。このような場合、フリ
ップフロップに入力するクロックの位相がわずかにずれ
てもデータの識別誤りを発生する恐れがある。特に、ク
ロック信号は、一定幅パルス発生回路やリミット増幅回
路を経ているので、大きな信号遅延時間を持っており、
電源電圧や周囲温度の変動により回路の特性が変化する
と遅延時間が変化し、クロックの位相変化を引き起こ
す。このような位相変化によりデータの識別誤りを生じ
る恐れがある。
【０００６】本発明の目的は前記した従来技術の欠点を
解消し、識別回路における入力データとクロックの位相
関係を安定化させ、識別誤りを発生させない新規なタイ
ミング再生回路を提供することにある。
解消し、識別回路における入力データとクロックの位相
関係を安定化させ、識別誤りを発生させない新規なタイ
ミング再生回路を提供することにある。
【０００７】
【課題を解決するための手段及び作用】本発明の要旨
は、識別回路に入力するデータに、クロック信号と同様
の回路遅延を与えたことにあり、それによって、データ
とクロックの相対的な位相関係を安定化させたものであ
る。
は、識別回路に入力するデータに、クロック信号と同様
の回路遅延を与えたことにあり、それによって、データ
とクロックの相対的な位相関係を安定化させたものであ
る。
【０００８】即ち本発明の上記目的は、入力データの立
上りまたは立下りエッジを用いて一定幅パルスを発生
し、前記一定幅パルスを狭帯域フィルタに通すことによ
りクロックを抽出し、前記クロックをリミット増幅器に
より増幅することによりディジタルクロックを再生し、
識別回路において前記入力データを前記ディジタルクロ
ックにより識別再生するタイミング再生回路において、
前記入力データを前記一定幅パルスの発生回路並びに前
記リミット増幅器と同様の回路を経て、前記識別回路に
入力することを特徴とするタイミング再生回路、又は前
記タイミング再生回路の前記一定幅パルスの発生回路の
替わりに全波整流回路を用いることを特徴とするタイミ
ング再生回路によって達成される。
上りまたは立下りエッジを用いて一定幅パルスを発生
し、前記一定幅パルスを狭帯域フィルタに通すことによ
りクロックを抽出し、前記クロックをリミット増幅器に
より増幅することによりディジタルクロックを再生し、
識別回路において前記入力データを前記ディジタルクロ
ックにより識別再生するタイミング再生回路において、
前記入力データを前記一定幅パルスの発生回路並びに前
記リミット増幅器と同様の回路を経て、前記識別回路に
入力することを特徴とするタイミング再生回路、又は前
記タイミング再生回路の前記一定幅パルスの発生回路の
替わりに全波整流回路を用いることを特徴とするタイミ
ング再生回路によって達成される。
【０００９】
【実施例】本発明の一実施例を図１に示す。入力データ
は入力バッファ１を経た後、２分される。その内の一方
はクロック再生のために、一定幅パルス発生回路４、狭
帯域フィルタ５、遅延線６、リミット増幅回路８を経
て、識別回路のフリップフロップ７に入力される。この
クロックの信号経路は図２の従来例と同じである。一
方、２分された入力データのもう一方は、前記一定幅パ
ルス発生回路で用いた論理積ゲート４、及び、インバー
タを直列に設けたリミット増幅器と同様のゲートを経て
識別回路のフリップフロップ７に入力される。
は入力バッファ１を経た後、２分される。その内の一方
はクロック再生のために、一定幅パルス発生回路４、狭
帯域フィルタ５、遅延線６、リミット増幅回路８を経
て、識別回路のフリップフロップ７に入力される。この
クロックの信号経路は図２の従来例と同じである。一
方、２分された入力データのもう一方は、前記一定幅パ
ルス発生回路で用いた論理積ゲート４、及び、インバー
タを直列に設けたリミット増幅器と同様のゲートを経て
識別回路のフリップフロップ７に入力される。
【００１０】入力データが２分された後、フリップフロ
ップ７に達するまでのクロック系とデータ系の回路の遅
延はクロック系の狭帯域フィルタの遅延を除くとほぼ等
しい。従って、電源電圧や周囲温度等の変動により、回
路の遅延時間が変動しても、データ系とクロック系はほ
ぼ同等の遅延の変動を生じるので、両者の相対的な位相
関係は常にほぼ一定に保たれる。従って、電源電圧や周
囲温度等の変動により回路特性が変動し、遅延時間が変
動しても識別誤りの生じない安定なタイミング再生を実
現することができる。
ップ７に達するまでのクロック系とデータ系の回路の遅
延はクロック系の狭帯域フィルタの遅延を除くとほぼ等
しい。従って、電源電圧や周囲温度等の変動により、回
路の遅延時間が変動しても、データ系とクロック系はほ
ぼ同等の遅延の変動を生じるので、両者の相対的な位相
関係は常にほぼ一定に保たれる。従って、電源電圧や周
囲温度等の変動により回路特性が変動し、遅延時間が変
動しても識別誤りの生じない安定なタイミング再生を実
現することができる。
【００１１】又、本実施例では、データ列からクロック
周波数の線スペクトル成分を得るために、一定幅のパル
スを形成する方式を用いているが、全波整流等を用いた
方式でも同様に実現できる。その場合、全波整流回路に
より発生するクロック系の遅延時間と同等の遅延時間を
クロック系に付加するために、同等の遅延時間を持つ回
路をデータ系の回路に挿入する必要がある。
周波数の線スペクトル成分を得るために、一定幅のパル
スを形成する方式を用いているが、全波整流等を用いた
方式でも同様に実現できる。その場合、全波整流回路に
より発生するクロック系の遅延時間と同等の遅延時間を
クロック系に付加するために、同等の遅延時間を持つ回
路をデータ系の回路に挿入する必要がある。
【００１２】
【発明の効果】本発明のタイミング再生回路により、次
の効果を奏する。
の効果を奏する。
【００１３】(1) 回路を構成するゲート、増幅器等の
性能に起因して、電源電圧、周囲温度の変動等により遅
延時間が大きく変動しても、常に識別回路に入力するデ
ータとクロックの位相関係が最適に保たれるため、識別
誤りの発生を防止することができる。
性能に起因して、電源電圧、周囲温度の変動等により遅
延時間が大きく変動しても、常に識別回路に入力するデ
ータとクロックの位相関係が最適に保たれるため、識別
誤りの発生を防止することができる。
【００１４】(2) 特にＩＣ化に適しており、ＩＣ化す
ることにより上記効果の他に、ＩＣの製造ばらつき等の
影響を受けず、常に安定した位相関係が保たれ、遅延素
子の微妙な調整による位相合わせが不要になるという効
果を持つ。
ることにより上記効果の他に、ＩＣの製造ばらつき等の
影響を受けず、常に安定した位相関係が保たれ、遅延素
子の微妙な調整による位相合わせが不要になるという効
果を持つ。
【００１５】(3) 上記効果が簡単な回路構成により実
現できる。
現できる。
【図１】本発明のタイミング再生回路の一実施例を示す
回路図。
回路図。
【図２】従来のタイミング再生回路の一例を示す回路
図。
図。
【図３】識別回路（フリップフロップ）に入力するデー
タのクロックの波形図である。
タのクロックの波形図である。
１ 入力バッファ
２ 遅延回路
３ インバータ
４ 論理積ゲート
５ 狭帯域フィルタ
６ 遅延線
７ 識別回路（フリップフロップ）
８ リミット増幅器
Claims (2)
- 【請求項１】入力データの立上りまたは立下りエッジを
用いて一定幅パルスを発生し、前記一定幅パルスを狭帯
域フィルタに通すことによりクロックを抽出し、前記ク
ロックをリミット増幅器により増幅することによりディ
ジタルクロックを再生し、識別回路において前記入力デ
ータを前記ディジタルクロックにより識別再生するタイ
ミング再生回路において、前記入力データを前記一定幅
パルスの発生回路並びに前記リミット増幅器と同様の回
路を経て、前記識別回路に入力することを特徴とするタ
イミング再生回路。 - 【請求項２】前記一定幅パルスの発生回路の替わりに、
全波整流回路を用いることを特徴とする請求項１記載の
タイミング再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3165719A JPH0514331A (ja) | 1991-07-05 | 1991-07-05 | タイミング再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3165719A JPH0514331A (ja) | 1991-07-05 | 1991-07-05 | タイミング再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514331A true JPH0514331A (ja) | 1993-01-22 |
Family
ID=15817770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3165719A Pending JPH0514331A (ja) | 1991-07-05 | 1991-07-05 | タイミング再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113114113A (zh) * | 2021-05-14 | 2021-07-13 | 浙江大学 | 一种基于双频无线供电的频率信号产生电路和方法 |
-
1991
- 1991-07-05 JP JP3165719A patent/JPH0514331A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113114113A (zh) * | 2021-05-14 | 2021-07-13 | 浙江大学 | 一种基于双频无线供电的频率信号产生电路和方法 |
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