JP2693779B2 - データ転送ハンドシェークパイプラインの方法と装置 - Google Patents
データ転送ハンドシェークパイプラインの方法と装置Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ処理システムに関し、更に詳しくはデ
ータ処理システム内の第一と第二の情報処理エレメント
の間のデータ転送を制御する方法と装置に関する。
ータ処理システム内の第一と第二の情報処理エレメント
の間のデータ転送を制御する方法と装置に関する。
（従来技術） データの転送はしばしば中央処理装置（CPU）又はI/O
チャンネルのような第一又は第二の情報処理エレメント
によって一方の情報処理エレメントが他方に対してデー
タの転送が要求されているという信号を出すことによっ
て開始される。要求を受け取った装置はそこで転送準備
完了の信号を出し、転送が行われ、要求側の装置が転送
完了の確認を送る。最後に、転送要求を受け取った装置
がその動作挙がまた完了したことを確認する。これは二
つの情報処理エレメントの間でのデータの転送を制御す
る一つの有効な逐次「ハンドシェーク」法であるが、送
信側の装置は別の転送を行おうとする前に受信側の装置
がらの確認を待っていなければならない。このことは特
に送信側の装置が別のタスクを行わなければならない場
合時間を浪費し、確認の行われた場合に忙しくなる可能
性がある。
チャンネルのような第一又は第二の情報処理エレメント
によって一方の情報処理エレメントが他方に対してデー
タの転送が要求されているという信号を出すことによっ
て開始される。要求を受け取った装置はそこで転送準備
完了の信号を出し、転送が行われ、要求側の装置が転送
完了の確認を送る。最後に、転送要求を受け取った装置
がその動作挙がまた完了したことを確認する。これは二
つの情報処理エレメントの間でのデータの転送を制御す
る一つの有効な逐次「ハンドシェーク」法であるが、送
信側の装置は別の転送を行おうとする前に受信側の装置
がらの確認を待っていなければならない。このことは特
に送信側の装置が別のタスクを行わなければならない場
合時間を浪費し、確認の行われた場合に忙しくなる可能
性がある。
（発明の要約） 本発明はあるプロトコールイベントが先行するプロト
コールイベントの終了に先立ってまたはこれと同時に発
生しペンディングのプロトコールイベントの最終結果は
後程確定してもよいようにデータ転送ハンドシェークプ
ロトコールを制御するための装置に関する。中央処理装
置（CPU）とI/Oチャネルの間のデータ転送に関する本発
明の１実施例では、CPUは自分自身とI/Oチャンネルとの
間で５プロセッサクロックサイクル毎にデータを転送
（送信又は受信）するように動作する。各５クロックサ
イクルのセントの初めに、CPUはデータをデータバスに
載置し、（または、もしデータ受信であれば、データは
データバス上にあると仮定する）、転送要求（CPU−XF
R）信号を発生する。もしこれがデータ受領（DATA−AC
C）信号を受信すれば、これは前のデータ転送が終了し
たと考える。CPU−XFR信号は前のデータ転送がその時実
際に終了していたか否とに拘らず発生される。
コールイベントの終了に先立ってまたはこれと同時に発
生しペンディングのプロトコールイベントの最終結果は
後程確定してもよいようにデータ転送ハンドシェークプ
ロトコールを制御するための装置に関する。中央処理装
置（CPU）とI/Oチャネルの間のデータ転送に関する本発
明の１実施例では、CPUは自分自身とI/Oチャンネルとの
間で５プロセッサクロックサイクル毎にデータを転送
（送信又は受信）するように動作する。各５クロックサ
イクルのセントの初めに、CPUはデータをデータバスに
載置し、（または、もしデータ受信であれば、データは
データバス上にあると仮定する）、転送要求（CPU−XF
R）信号を発生する。もしこれがデータ受領（DATA−AC
C）信号を受信すれば、これは前のデータ転送が終了し
たと考える。CPU−XFR信号は前のデータ転送がその時実
際に終了していたか否とに拘らず発生される。
上述の実施例では前のデータ転送は通常転送要求信号
の発生された１クロックサイクル後に完了され、そして
その時に転送完了信号が発生される。もし転送完了信号
が発生されなければ、次のDATA−ACC信号（したがって
次のCPU−XFR信号）の発生を禁止するために転送禁止信
号が発生され、その結果CPUは完了しなかって原因を確
かめ前に試みたデータ転送を取り止めか再度行うことが
できる。
の発生された１クロックサイクル後に完了され、そして
その時に転送完了信号が発生される。もし転送完了信号
が発生されなければ、次のDATA−ACC信号（したがって
次のCPU−XFR信号）の発生を禁止するために転送禁止信
号が発生され、その結果CPUは完了しなかって原因を確
かめ前に試みたデータ転送を取り止めか再度行うことが
できる。
（実施例の詳細な説明） 第１図は本発明による装置のブロック図であり、ここ
でデータはCPU4とI/Oチャンネル８の間をデータバス12
を通って転送される。データは今度はI/Oチャンネル８
とI/O装置16の間をI/Oバス20を通って転送される。CPU4
とI/Oチャンネル８の間のデータ転送を制御するため
に、CPU4はライン22を通して転送要求（CPU−XFR）信号
をI/Oチャンネルに伝達し、I/Oチャンネル８はライン23
を通してデータ受領（DATA−ACC）信号をCPU4に伝達す
る。
でデータはCPU4とI/Oチャンネル８の間をデータバス12
を通って転送される。データは今度はI/Oチャンネル８
とI/O装置16の間をI/Oバス20を通って転送される。CPU4
とI/Oチャンネル８の間のデータ転送を制御するため
に、CPU4はライン22を通して転送要求（CPU−XFR）信号
をI/Oチャンネルに伝達し、I/Oチャンネル８はライン23
を通してデータ受領（DATA−ACC）信号をCPU4に伝達す
る。
第２図はCPU4がI/Oチャンネル８に対して又はI/Oチャ
ンネル８がらデータを転送する場合の動作の通常のシー
ケンスを示す。第２図に示されているようにI/Oチャン
ネル８はステップ32でCPU4から割込みを要求し、CPU4は
ステップ34でこの割込みを承認する。割込み承認に続い
て、CPU4はI/Oチャンネル８の適当な制御レジスタをス
テップ38でイニシアライズする。CPU4はそこで転送され
るデータのブロックをデータバス12に載置し、ステップ
42で転送要求を行う。この時CPUはシーケンスにおいて
次の転送を行う時が来るまでステップ46で別のタスクを
再開する。本実施例では、転送は各５プロセッサクロッ
クサイクルの後で行われる。もしステップ50でデータ転
送がI/Oチャンネルによって受け入れられたことが確認
され（これは別の転送が行われてもよいことを示す）、
そしてもしステップ54で転送するべきデータが更にある
ことを確認されれば、そこでCPU4はデータバス12に次の
データのブロックを載置し、転送がステップ42で行われ
ることを指示する。もしステップ50でデータがI/Oチャ
ンネルによって受け入れられなかったことが確認された
ならば、そこでCPUはステップ58でこの状況に対して指
定されたエラールーチンを実行する。この時CPU4はデー
タ転送動作を取り止めてもよいし前の転送をもう一度行
ってもよいし、又は新しい転送を行ってもよい。エラー
ルーチンが実行されたか、転送するべきデータがもう存
在しないか、又はその両方の後、処理はステップ62で再
開される。
ンネル８がらデータを転送する場合の動作の通常のシー
ケンスを示す。第２図に示されているようにI/Oチャン
ネル８はステップ32でCPU4から割込みを要求し、CPU4は
ステップ34でこの割込みを承認する。割込み承認に続い
て、CPU4はI/Oチャンネル８の適当な制御レジスタをス
テップ38でイニシアライズする。CPU4はそこで転送され
るデータのブロックをデータバス12に載置し、ステップ
42で転送要求を行う。この時CPUはシーケンスにおいて
次の転送を行う時が来るまでステップ46で別のタスクを
再開する。本実施例では、転送は各５プロセッサクロッ
クサイクルの後で行われる。もしステップ50でデータ転
送がI/Oチャンネルによって受け入れられたことが確認
され（これは別の転送が行われてもよいことを示す）、
そしてもしステップ54で転送するべきデータが更にある
ことを確認されれば、そこでCPU4はデータバス12に次の
データのブロックを載置し、転送がステップ42で行われ
ることを指示する。もしステップ50でデータがI/Oチャ
ンネルによって受け入れられなかったことが確認された
ならば、そこでCPUはステップ58でこの状況に対して指
定されたエラールーチンを実行する。この時CPU4はデー
タ転送動作を取り止めてもよいし前の転送をもう一度行
ってもよいし、又は新しい転送を行ってもよい。エラー
ルーチンが実行されたか、転送するべきデータがもう存
在しないか、又はその両方の後、処理はステップ62で再
開される。
第３図は本発明による制御回路70の概略図である。回
路70はI/Oチャンネル８内に位置しているのが望ましい
が、これは必ずしも必要ではない。回路70は転送の行わ
れることを示すCPU4からのCPU−XFR信号をライン22で受
信し、CPU4は前の転送が成功したか否かを示すDATA−AC
C信号をライン23で受信する。更に、回路70はライン71
で周知のサービスアウト（SVO）信号をI/O装置に対して
発生し、ライン72で周知のサービスイン（SVI）信号をI
/O装置から受信する。
路70はI/Oチャンネル８内に位置しているのが望ましい
が、これは必ずしも必要ではない。回路70は転送の行わ
れることを示すCPU4からのCPU−XFR信号をライン22で受
信し、CPU4は前の転送が成功したか否かを示すDATA−AC
C信号をライン23で受信する。更に、回路70はライン71
で周知のサービスアウト（SVO）信号をI/O装置に対して
発生し、ライン72で周知のサービスイン（SVI）信号をI
/O装置から受信する。
以下の討論で、「位相Ａ」のラッチは第４図に示され
る位相Ａのパルス列の正すなわち立ち上がり部分によっ
て可能にされる従来のラッチである。同様に、「位相
Ｂ」のラッチは第４図に示される位相Ｂのパルス列の正
すなわち立ち上がり部分によって可能にされる従来のラ
ッチである。位相Ａ及び位相Ｂのパルス列は、位相Ａの
正の各パルスが位相Ｂの正の各パルスと交互に発生し交
互に重なっているがしかしダブッタ部分のないいかなる
セットのパルス列によっても構成されることができる。
る位相Ａのパルス列の正すなわち立ち上がり部分によっ
て可能にされる従来のラッチである。同様に、「位相
Ｂ」のラッチは第４図に示される位相Ｂのパルス列の正
すなわち立ち上がり部分によって可能にされる従来のラ
ッチである。位相Ａ及び位相Ｂのパルス列は、位相Ａの
正の各パルスが位相Ｂの正の各パルスと交互に発生し交
互に重なっているがしかしダブッタ部分のないいかなる
セットのパルス列によっても構成されることができる。
回路70はCPU−XFR信号を受信し、この信号を位相Ｂの
ラッチ74に記憶し、このラッチは今度は復号するために
この信号をプログラムロジックアレー（PLA）78に伝達
する。望ましい実施例では、CPU−XFR信号は実際にはCP
U4から受信されたより大きいセットの符号化制御信号の
幾つかの独特の復号化されたものである。復号化された
信号はそこで位相Ａのラッチ82に伝達されライン84にCT
L−SVO−CLR信号、ライン86にCTL−SVO−SET信号、及び
ライン90にCTL−CLR信号を発生させる。CTL−SVO−CLR
信号はCPU4がハンドシェークを要求しない転送要求を出
す場合、又は何かの理由でI/O装置８がSVI信号に応答し
ない場合にSVO信号をクリアーするために使用されても
よい。
ラッチ74に記憶し、このラッチは今度は復号するために
この信号をプログラムロジックアレー（PLA）78に伝達
する。望ましい実施例では、CPU−XFR信号は実際にはCP
U4から受信されたより大きいセットの符号化制御信号の
幾つかの独特の復号化されたものである。復号化された
信号はそこで位相Ａのラッチ82に伝達されライン84にCT
L−SVO−CLR信号、ライン86にCTL−SVO−SET信号、及び
ライン90にCTL−CLR信号を発生させる。CTL−SVO−CLR
信号はCPU4がハンドシェークを要求しない転送要求を出
す場合、又は何かの理由でI/O装置８がSVI信号に応答し
ない場合にSVO信号をクリアーするために使用されても
よい。
CTL−SVO−SLR信号はライン104のSVI−LCH信号と同様
にANDゲート94の反転入力ターミナルに伝達され、ANDゲ
ート94の非反転入力ターミナルはライン96のSVO信号を
受信するために接続される。CTL−SVO−SET信号はANDゲ
ート100の非反転入力ターミナルに伝達される。ANDゲー
ト100の反転入力ターミナは以下に論ずる理由のために
ライン104のSVI−LCH信号を受信するように接続され
る。ANDゲート94及び100からの信号はORゲート106に伝
達され、その出力ターミナルは位相Ｂのラッチ110に接
続されている。位相Ｂのラッチ110はライン114のSVO−E
NA信号を位相Ａのラッチ118、NORゲート120及びプログ
ラムロジックアレー78に伝達する。位相Ａのラッチ118
はSVO信号としてのSVO−ENA信号をライン96のANDゲート
94とライン71のI/O装置16に伝達する。
にANDゲート94の反転入力ターミナルに伝達され、ANDゲ
ート94の非反転入力ターミナルはライン96のSVO信号を
受信するために接続される。CTL−SVO−SET信号はANDゲ
ート100の非反転入力ターミナルに伝達される。ANDゲー
ト100の反転入力ターミナは以下に論ずる理由のために
ライン104のSVI−LCH信号を受信するように接続され
る。ANDゲート94及び100からの信号はORゲート106に伝
達され、その出力ターミナルは位相Ｂのラッチ110に接
続されている。位相Ｂのラッチ110はライン114のSVO−E
NA信号を位相Ａのラッチ118、NORゲート120及びプログ
ラムロジックアレー78に伝達する。位相Ａのラッチ118
はSVO信号としてのSVO−ENA信号をライン96のANDゲート
94とライン71のI/O装置16に伝達する。
回路70はライン72のI/O装置16からSVI信号を受信しこ
れは位相Ｂのラッチ124に記憶される。位相Ｂのラッチ1
24は今度はライン104のSVI−LCH信号としてのSVI信号を
伝達する。SVI−LCH信号はANDゲート100の非反転入力タ
ーミナル、ANDゲート94の反転入力ターミナル、及びAND
ゲート132の入力ターミナルの一つに伝達される。ANDゲ
ート132の他の入力ターミナルはライン86からCTL−SVO
−SET信号を受信するように接続される。
れは位相Ｂのラッチ124に記憶される。位相Ｂのラッチ1
24は今度はライン104のSVI−LCH信号としてのSVI信号を
伝達する。SVI−LCH信号はANDゲート100の非反転入力タ
ーミナル、ANDゲート94の反転入力ターミナル、及びAND
ゲート132の入力ターミナルの一つに伝達される。ANDゲ
ート132の他の入力ターミナルはライン86からCTL−SVO
−SET信号を受信するように接続される。
他のANDゲート134はライン90からのCTR−CLR信号を受
信するように接続されたその反転入力を有している。AN
Dゲート134の非反転入力はライン138のＮ−XFR−OK−LC
H信号を受信する。ANDゲート132及び134からの出力ター
ミナルはORゲート140の入力ターミナルに接続され、こ
のORゲート140は今度は位相Ｂのラッチ144に接続された
その出力ターミナルを有している。位相Ｂのラッチ144
はライン148のＮ−XFR−OK信号としてこのように受信さ
れた信号を位相Ａのラッチ150、NORゲート120及びプロ
グラムロジックアレー78に伝達する。位相Ａのラッチ15
0はＮ−XFR−OK信号ラインを138のＮ−XFR−OK−LCHと
してANDゲート134に伝達する。
信するように接続されたその反転入力を有している。AN
Dゲート134の非反転入力はライン138のＮ−XFR−OK−LC
H信号を受信する。ANDゲート132及び134からの出力ター
ミナルはORゲート140の入力ターミナルに接続され、こ
のORゲート140は今度は位相Ｂのラッチ144に接続された
その出力ターミナルを有している。位相Ｂのラッチ144
はライン148のＮ−XFR−OK信号としてこのように受信さ
れた信号を位相Ａのラッチ150、NORゲート120及びプロ
グラムロジックアレー78に伝達する。位相Ａのラッチ15
0はＮ−XFR−OK信号ラインを138のＮ−XFR−OK−LCHと
してANDゲート134に伝達する。
回路70の通常の動作は第３図及び５図を参照すること
によって理解されるだろう。回路70はライン22のCPU−X
FR信号を受信し、もしDATA−ACCがＨ（前の転送が成功
したことを示す）であれば、CPU−XFRは複合されてパル
ス2Aの立上り区間でライン86にＨのCTL−SVO−SET信号
を作る。ライン104のSVI−LCH信号はこのときは通常Ｌ
であるからＨの信号がANDゲート100の出力に現れこれは
ORゲート106を経由して位相Ｂのラッチ110の入力ターミ
ナルに伝達される。パルス2Bの立上がり区間では、ORゲ
ート106からのＨの信号がＨのSVO−ENA信号としてライ
ン114に伝達される。パルス3Aの立上がり区間では、Ｈ
のSVO−ENA信号がＨのSVO信号としてライン71及び96に
現れかつＬのDATA−ACC信号としてライン23に現れる。
ライン96のＨのSVO信号はANDゲート94にフィードバック
され、これはこの時ライン84のCTL−SVO−CLRからのＬ
の信号とライン104のＬのSVL−LCH信号を受信してお
り、そしてその結果生じるANDゲート94の出力ターミナ
ルのＨの信号はORゲート106を経由して位相Ｂのラッチ1
10に伝達され、このようにしてSVO−ENA、SVO及びDATA
−ACC信号の現在の状態を維持している。パルス4Aの立
上がり区間では、ＨのSVI信号がライン72に現れなけれ
ばならない。SVI信号はＨのSVI−LCH信号としてパルス4
Bの立上がり区間に現れる。SVI−LCH信号はANDゲート9
4、100及び132に伝達される。ANDゲート100に加えられ
たＨのSVI−LCH信号は、もしこの信号がＨになるのであ
ればSVOがCTL−SVO−SETによってセットされることを防
止する。CTL−SVO−SETは今Ｌであるから、ＨのSVI−LC
H信号はANDゲート132に対して影響ももたず、ライン148
のＮ−XFR−OK信号はＬのままである。
によって理解されるだろう。回路70はライン22のCPU−X
FR信号を受信し、もしDATA−ACCがＨ（前の転送が成功
したことを示す）であれば、CPU−XFRは複合されてパル
ス2Aの立上り区間でライン86にＨのCTL−SVO−SET信号
を作る。ライン104のSVI−LCH信号はこのときは通常Ｌ
であるからＨの信号がANDゲート100の出力に現れこれは
ORゲート106を経由して位相Ｂのラッチ110の入力ターミ
ナルに伝達される。パルス2Bの立上がり区間では、ORゲ
ート106からのＨの信号がＨのSVO−ENA信号としてライ
ン114に伝達される。パルス3Aの立上がり区間では、Ｈ
のSVO−ENA信号がＨのSVO信号としてライン71及び96に
現れかつＬのDATA−ACC信号としてライン23に現れる。
ライン96のＨのSVO信号はANDゲート94にフィードバック
され、これはこの時ライン84のCTL−SVO−CLRからのＬ
の信号とライン104のＬのSVL−LCH信号を受信してお
り、そしてその結果生じるANDゲート94の出力ターミナ
ルのＨの信号はORゲート106を経由して位相Ｂのラッチ1
10に伝達され、このようにしてSVO−ENA、SVO及びDATA
−ACC信号の現在の状態を維持している。パルス4Aの立
上がり区間では、ＨのSVI信号がライン72に現れなけれ
ばならない。SVI信号はＨのSVI−LCH信号としてパルス4
Bの立上がり区間に現れる。SVI−LCH信号はANDゲート9
4、100及び132に伝達される。ANDゲート100に加えられ
たＨのSVI−LCH信号は、もしこの信号がＨになるのであ
ればSVOがCTL−SVO−SETによってセットされることを防
止する。CTL−SVO−SETは今Ｌであるから、ＨのSVI−LC
H信号はANDゲート132に対して影響ももたず、ライン148
のＮ−XFR−OK信号はＬのままである。
パルス4Bの立上がり区間で作られたＨのSVI−LCH信号
は、上述したように、またSVO信号をクリアーするため
に使用される。ライン104のＨのSVI−LCH信号はANDゲー
ト94をディスエーブルし、したがってANDゲート94の出
力ターミナルに現れたＬの信号はORゲート106を通過し
次いで位相Ｂのラッチ110の入力に伝達される。従っ
て、パルス5Bの立上がり区間では、SVO−ENAはＬにな
り、このＬの信号はパルス6Aの立上がり区間でライン23
のＨのDATA−ACC信号としておよびライン71と96のＬのS
VO信号として伝達される。ライン23のＨのDATA−ACC信
号は転送が行われた（もっともまだ完了していないが）
ことを示す。DATA−ACCは転送が行われたことを示すか
ら、CPU4はパルス6Aの立上がり区間における次の転送要
求の間に転送の完了を期待する。同時に、ライン72のSV
I信号はＬにならなければならない。ＬのSVI信号は位相
Ｂのラッチ124を通って伝達されるからその結果ＬのSVI
−LCH信号がパルス6Bの立上がり区間でライン104に現れ
る。この時ＨのCTL−SVO−SET信号がまたライン86に現
れなければならない。ANDゲート100の入力ターミナルに
おけるこれらの信号の組合せはＨの信号を作り、これは
ORゲート106と位相Ｂラッチ110を通って伝達されパルス
7Bの立上がり区間にＨのSVO−ENA信号114として現れ
る。ＨのSVO−ENA信号は位相Ａのラッチ118と119を通し
て伝達され、動作は上述した通りに行われる。
は、上述したように、またSVO信号をクリアーするため
に使用される。ライン104のＨのSVI−LCH信号はANDゲー
ト94をディスエーブルし、したがってANDゲート94の出
力ターミナルに現れたＬの信号はORゲート106を通過し
次いで位相Ｂのラッチ110の入力に伝達される。従っ
て、パルス5Bの立上がり区間では、SVO−ENAはＬにな
り、このＬの信号はパルス6Aの立上がり区間でライン23
のＨのDATA−ACC信号としておよびライン71と96のＬのS
VO信号として伝達される。ライン23のＨのDATA−ACC信
号は転送が行われた（もっともまだ完了していないが）
ことを示す。DATA−ACCは転送が行われたことを示すか
ら、CPU4はパルス6Aの立上がり区間における次の転送要
求の間に転送の完了を期待する。同時に、ライン72のSV
I信号はＬにならなければならない。ＬのSVI信号は位相
Ｂのラッチ124を通って伝達されるからその結果ＬのSVI
−LCH信号がパルス6Bの立上がり区間でライン104に現れ
る。この時ＨのCTL−SVO−SET信号がまたライン86に現
れなければならない。ANDゲート100の入力ターミナルに
おけるこれらの信号の組合せはＨの信号を作り、これは
ORゲート106と位相Ｂラッチ110を通って伝達されパルス
7Bの立上がり区間にＨのSVO−ENA信号114として現れ
る。ＨのSVO−ENA信号は位相Ａのラッチ118と119を通し
て伝達され、動作は上述した通りに行われる。
第６図はデータ転送が禁止された場合の回路70の動作
を現すタイミングチャートである。第６図において、処
理は第５図のように行われCPU4はパルス6Aの立上がり区
間で別のデータ転送を試みる。しかし、前のデータ転送
が完了していず、恐らく制御装置などによって取られた
エラー補正ステップの結果としてSVI信号はパルス6Aの
立上がり区間でＬにならない。従って、ＨのSVI−LCH信
号はパルス7Aの立上がり区間でライン104に止どまった
ままでありしたがってANDゲート100をライン86に現れる
ＨのCTL−SVO−SET信号に対して応答しないようにす
る。その結果、SVO−ENAとSVOはＬのままである。同時
に、ANDゲート132の入力ターミナルでＨのCTL−SVO−SE
Tと結合したＨのSVI−LCH信号はＨの信号を作り、これ
はORゲート140を通って位相Ｂのラッチ144の入力ターミ
ナルに伝達される。パルス7Bの立上がり区間では、Ｈの
Ｎ−XFR−OK信号がライン148に現れ、この信号はNORゲ
ート20と位相Ａのラッチ150に伝達される。パルス8Aの
立上がり区間では、ＨのＮ−XFR−OK−LCH信号がライン
138に現れ、ＨのＮ−XFR−OK信号はライン23にＬのDATA
−ACC信号として現れる。ライン90のＬのCTL−CLR信号
と結合したライン138のＨのＮ−XFR−OK−LCH信号は、
ライン148のＨのＮ−XFR−OK信号を維持するためにAND
ゲート134の出力ターミナルでＨの信号を作る。従っ
て、CPUがパルス11Aの立上がり区間でライン23のＬのDA
TA−ACC信号を検出する場合、これは前のデータ転送が
適正に行われなかったことを知る。CPUはそこでエラー
ルーチンを実行しそして前の転送を取り止めるか再度行
うかのいずれかを行いまたは次の転送を行うことができ
る。エラーが解決された後、CPU4はCPU−XFR信号を出
し、この信号はCTL−CLRをＨにセットしＨのＮ−XFR−O
K及びＮ−XFR−OKLCH信号をクリアーする。そこで処理
は通常動作で再開される。
を現すタイミングチャートである。第６図において、処
理は第５図のように行われCPU4はパルス6Aの立上がり区
間で別のデータ転送を試みる。しかし、前のデータ転送
が完了していず、恐らく制御装置などによって取られた
エラー補正ステップの結果としてSVI信号はパルス6Aの
立上がり区間でＬにならない。従って、ＨのSVI−LCH信
号はパルス7Aの立上がり区間でライン104に止どまった
ままでありしたがってANDゲート100をライン86に現れる
ＨのCTL−SVO−SET信号に対して応答しないようにす
る。その結果、SVO−ENAとSVOはＬのままである。同時
に、ANDゲート132の入力ターミナルでＨのCTL−SVO−SE
Tと結合したＨのSVI−LCH信号はＨの信号を作り、これ
はORゲート140を通って位相Ｂのラッチ144の入力ターミ
ナルに伝達される。パルス7Bの立上がり区間では、Ｈの
Ｎ−XFR−OK信号がライン148に現れ、この信号はNORゲ
ート20と位相Ａのラッチ150に伝達される。パルス8Aの
立上がり区間では、ＨのＮ−XFR−OK−LCH信号がライン
138に現れ、ＨのＮ−XFR−OK信号はライン23にＬのDATA
−ACC信号として現れる。ライン90のＬのCTL−CLR信号
と結合したライン138のＨのＮ−XFR−OK−LCH信号は、
ライン148のＨのＮ−XFR−OK信号を維持するためにAND
ゲート134の出力ターミナルでＨの信号を作る。従っ
て、CPUがパルス11Aの立上がり区間でライン23のＬのDA
TA−ACC信号を検出する場合、これは前のデータ転送が
適正に行われなかったことを知る。CPUはそこでエラー
ルーチンを実行しそして前の転送を取り止めるか再度行
うかのいずれかを行いまたは次の転送を行うことができ
る。エラーが解決された後、CPU4はCPU−XFR信号を出
し、この信号はCTL−CLRをＨにセットしＨのＮ−XFR−O
K及びＮ−XFR−OKLCH信号をクリアーする。そこで処理
は通常動作で再開される。
上記は本発明の好適な実施例の完全な説明であるが、
種々の変更例が当業者には明らかである。その結果、本
発明の範囲は特許請求の範囲に適切に述べられている以
外に限定されるべきではない。
種々の変更例が当業者には明らかである。その結果、本
発明の範囲は特許請求の範囲に適切に述べられている以
外に限定されるべきではない。
以上の記載に関連して、以下の各項を開示する。
（１）１以上の全ての整数に対して、転送信号は前の転
送信号が発生された後通常Ｎクロックサイクルで発生さ
れ、Ｎ未満の全ての整数Ｍに対して、上記の転送禁止手
段は前の転送要求信号の発生後前のデータ転送がクロッ
クサイクル以内に完了しなかった場合に次の転送要求信
号の発生を禁止することを特徴とする請求項（２）記載
の装置。（２）Ｍ＝１であることを特徴とする上記
（１）項記載の装置。
（１）１以上の全ての整数に対して、転送信号は前の転
送信号が発生された後通常Ｎクロックサイクルで発生さ
れ、Ｎ未満の全ての整数Ｍに対して、上記の転送禁止手
段は前の転送要求信号の発生後前のデータ転送がクロッ
クサイクル以内に完了しなかった場合に次の転送要求信
号の発生を禁止することを特徴とする請求項（２）記載
の装置。（２）Ｍ＝１であることを特徴とする上記
（１）項記載の装置。
第１図は本発明によるCPUとI/Oチャンネルのブロック図
である。 第２図は本発明によるデータ転送プロトコールを示すフ
ローチャートである。 第３図は本発明によるテータ転送を制御するための回路
の概略図である。 第４図は第２図の回路で用いられる位相Ａと位相Ｂのパ
ルスを示す図である。 第５図は第２図の装置の通常の動作を示すタイミングチ
ャートである。 第６図はデータ転送が禁止された場合の第２図の回路の
動作を示すタイミングチャートである。 ４……CPU、８……I/Oチャンネル 12……データバス、16……I/O装置 20……I/Oバス
である。 第２図は本発明によるデータ転送プロトコールを示すフ
ローチャートである。 第３図は本発明によるテータ転送を制御するための回路
の概略図である。 第４図は第２図の回路で用いられる位相Ａと位相Ｂのパ
ルスを示す図である。 第５図は第２図の装置の通常の動作を示すタイミングチ
ャートである。 第６図はデータ転送が禁止された場合の第２図の回路の
動作を示すタイミングチャートである。 ４……CPU、８……I/Oチャンネル 12……データバス、16……I/O装置 20……I/Oバス
Claims (4)
- 【請求項１】第１の情報処理エレメント（４）から第２
の情報処理エレメント（16）へのデータ転送を制御する
装置（８、70）において、 第１の情報処理エレメントからデータ転送が行われるこ
とを指示する周期的転送要求信号CPU_XFRを受信する転
送要求受信手段（22、74）を有し、 データ転送が行われることを第２の情報処理エレメント
に指示するサービスアウト信号SVOを発生するサービス
アウト信号発生手段（78、82、94、100、106、110、11
8）を有し、 第１の（低）又は第２の（高）論理レベルに設定されて
いるデータ受領信号DATA_ACCを第１の情報処理エレメン
トへ発生するデータ受領信号発生手段（119、120）を有
し、 第１の（低）又は第２の（高）論理レベルに設定されて
いるサービスイン信号SVIを第２の情報処理エレメント
から受信するサービスイン信号受信手段（72、124）を
有し、 第１のデータ転送要求を指示する信号CPU_XFRの第１の
活性化に応答して、信号SVOが活性化されると同時に信
号DATA_ACCが第１の論理レベルに設定され、第１のデー
タ転送要求が継続中であることを指示し、 信号SVOの活性化に応答して、信号SVIが第２の論理レベ
ルに設定され、第１のデータ転送要求が第２の情報処理
エレメントにより受領されてしまったことを指示し、 これに応答して、信号DATA_ACCが第２の論理レベルに設
定され、データ転送自体はまだ完了していないかもしれ
ないが第１のデータ転送要求が受領されてしまったこと
を第１の情報処理エレメントに指示する、 ことを特徴とする装置。 - 【請求項２】さらにデータ受領信号手段とサービスイン
信号受信手段に接続され、転送要求受信手段が次の転送
要求信号を受信し且つサービスイン信号受信手段が第２
のSVI信号を受信しなかった場合にデータ受領信号手段
に第１のデータ受領信号を発生させるデータ受領禁止手
段を有することを特徴とする請求項１記載の装置。 - 【請求項３】１以上の任意の整数Ｎについて、転送要求
信号は、前の転送要求信号が発生された後通常Ｎクロッ
クサイクルで発生され、１以上の任意の整数Ｍについ
て、転送禁止手段は、前のデータ転送が前の転送要求信
号の発生後Ｍクロックサイクル以内に完了しなかった場
合に次の転送指示信号の発生を禁止することを特徴とす
る請求項１記載の装置。 - 【請求項４】第１の情報処理エレメント（４）から第２
の情報処理エレメント（16）へのデータ転送を制御する
方法において、 第１の情報処理エレメントがデータ転送が行われること
を指示する周期的転送要求信号CPU_XFRを発生し、 データ転送が行われることを第２の情報処理エレメント
に指示するサービスアウト信号SVOを発生し、 第１の（低）又は第２の（高）論理レベルに設定されて
いるデータ受領信号DATA_ACCを第１の情報処理エレメン
トへ発生し、 第１の（低）又は第２の（高）論理レベルに設定されて
いるサービスイン信号SVIを第２の情報処理エレメント
から受信し、 周期的転送要求信号CPU_XFRの第１の活性化が第１のデ
ータ転送要求を指示し、 これに応答して、サービスアウト信号SVOが活性化され
ると同時にデータ領域信号DATA_ACCが第１の論理レベル
に設定され、第１のデータ転送要求が継続中であること
を指示し、 サービスアウト信号SVOの活性化に応答して、サービス
イン信号SVIが前記第２の論理レベルに設定され、第１
のデータ転送要求が第２の情報処理エレメントにより受
領されてしまったことを指示し、 これに応答して、データ受領信号CPU_XFRが前記第２の
論理レベルに設定され、データ転送自体はまだ完了して
いないかもしれないが第１のデータ転送要求が受領され
てしまったことを第１の情報処理エレメントに指示し、 これから独立して、周期的転送要求信号CPU_XFRの第２
の活性化が第２のデータ転送要求を指示し、 前記サービスイン信号SVIが、前記第２転送要求信号の
到達前に第１の論理レベルに設定されている場合には、
第１のデータ転送がうまく完了され、第１のデータ転送
のステップが第２のデータ転送のために繰り返され、前
記サービスイン信号SVIが、前記第２転送要求信号の到
達時に第２の論理レベルに設定されたままである場合に
は、第１のデータ転送がうまく完了されておらず、サー
ビスアウト禁止手段（132、134、140、144、148、150、
158、138）がサービスアウト信号SVOの更なる活性化を
禁止し、データ領域信号DATA_ACCを前記第１の論理レベ
ルに設定し、第３のデータ転送要求が到達するまでそれ
をそこに維持し、それにより、第１のデータ転送がうま
く完了しなかったことを第１の情報処理エレメントに指
示する、 ことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US4039687A | 1987-04-20 | 1987-04-20 | |
| US040396 | 1987-04-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6457354A JPS6457354A (en) | 1989-03-03 |
| JP2693779B2 true JP2693779B2 (ja) | 1997-12-24 |
Family
ID=21910762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63098046A Expired - Fee Related JP2693779B2 (ja) | 1987-04-20 | 1988-04-20 | データ転送ハンドシェークパイプラインの方法と装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0288191B1 (ja) |
| JP (1) | JP2693779B2 (ja) |
| AU (1) | AU608595B2 (ja) |
| DE (1) | DE3852778T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2256068B (en) * | 1991-05-21 | 1995-04-26 | Research Machines Plc | Bus cycle control means |
| CN115800992B (zh) * | 2023-02-07 | 2023-06-02 | 浪潮电子信息产业股份有限公司 | 一种握手信号的拆分电路、方法、装置、设备及存储介质 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5654529A (en) * | 1979-10-08 | 1981-05-14 | Nec Corp | Data processor |
| US4727370A (en) * | 1985-12-17 | 1988-02-23 | Ampex Corporation | Method and system for synchronous handshake generation |
| DE3751609T2 (de) * | 1986-09-01 | 1996-07-04 | Nippon Electric Co | Datenprozessor mit Hochgeschwindigkeitsdatenübertragung. |
-
1988
- 1988-04-11 DE DE19883852778 patent/DE3852778T2/de not_active Expired - Fee Related
- 1988-04-11 EP EP19880303222 patent/EP0288191B1/en not_active Expired - Lifetime
- 1988-04-18 AU AU14732/88A patent/AU608595B2/en not_active Ceased
- 1988-04-20 JP JP63098046A patent/JP2693779B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| AU608595B2 (en) | 1991-04-11 |
| DE3852778T2 (de) | 1995-06-22 |
| EP0288191B1 (en) | 1995-01-18 |
| DE3852778D1 (de) | 1995-03-02 |
| JPS6457354A (en) | 1989-03-03 |
| AU1473288A (en) | 1988-10-20 |
| EP0288191A3 (en) | 1990-07-04 |
| EP0288191A2 (en) | 1988-10-26 |
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