JP2682415B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- drain
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Description
特にその増幅回路に関する。
増幅回路としては、図4に示す回路がある。この回路
は、初段ソース接地FETQ1 と、後段ゲート接地FE
TQ2 とをカスコード接続した構成を有している。この
場合、ドレイン電圧VDDは、チョークコイルL1を介し
て後段FETQ2 に2段分の電圧が印加される。ゲート
バイアス電位は、FETQ1 にはマイナス電位VG1を、
FETQ2 にはプラス電位VG2が印加される。FETQ
1 のドレイン電圧VP1はFETQ2 を介して、ドレイン
電圧VDDからFETQ2 のドレイン−ソース間電位分下
がった電圧が加えられる。FETQ2 のドレイン−ソー
ス間電位は、ゲート電圧VG1,VG2と各FETの静特性
によって決定される。回路電流も各ゲート電位VG1,V
G2と各FETの静特性によって決定されて1段分のドレ
イン電流となる。
示すように、ほぼ初段ソース接地FETQ1 の利得と、
後段ゲート接地FETQ2 の利得の和となる。
器としては、図5に示すように、ソース接地FET
Q1 ,Q3 をカスコード接続した構成がある。この図5
では、総合利得が図3の特製線dのように、初段ソース
接地FETQ1 と後段ソース接地FETQ3 の合成利得
となり、ほぼソース接地2段分となる。初段FET
Q1 、後段FETQ3 へのドレイン電圧は、それぞれチ
ョークコイルL1 ,L2 を介して印加され、ゲートバイ
アス電圧VG1,VG2は、それぞれマイナス電位が印加さ
れ、回路電流は各FETQ1 ,Q3 の各ドレイン電流の
和になり2段分のドレイン電流になる。
接地とゲート接地のカスコード接続で構成される多段増
幅回路では、ゲート接地の利得は本来小さいものなの
で、多段増幅にもかかわらずその段数に比べて、回路の
総合利得を大きくすることは困難であった。
で構成される多段増幅回路は、ドレイン電圧VDDを各段
のFETQ1 ,Q3 のドレインに印加する構成をとって
いるためそのドレイン電圧は1段分の低い電圧しか印加
できないという問題があった。同時に回路電流は各FE
Tのドレイン電流の総和となり、段数分の大きな回路電
流が流れるという問題があった。
高いドレイン電圧を印加でき、低い回路電流で動作し、
高い総合利得が得られる半導体集積回路を提供すること
にある。
の構成は、第1および第2のシングルゲートFETが高
周波的に高インピーダンス回路を介して直流的に縦列接
続され、前記第1のFETのソースが高周波バイパスキ
ャシタを介して接地され、前記第2のFETがソース接
地されて増幅器を構成し、前記第1のFETはそのゲー
トを入力端子とし、そのソースが前記高インピーダンス
回路を介して前記第2のFETのドレインに接続され、
前記第1のFETのドレインは直流阻止キャパシタを介
して前記第2のFETのゲートに接続されたことを特徴
とする。
路図である。初段FETQ1 はソース接地で、FETQ
1 のドレインに高インピーダンス回路10の端子4に接
続される。この高インピーダンス回路10の端子3には
次段FETQ2 のソースが接続され、初段Q1 と後段Q
2 とは高インピーダンス回路を介して直流的に縦列接続
された構成となっている。
しては、チョークコイル(L1)や1/4波長の長さを
もった伝送経路で構成され、500Ω以上あることが望
ましい。
S が接地との間に設けられることにより、FETQ2 は
交流的にソース接地と等価となる。ドレイン電圧VDDは
チョークコイルL1 を介してFETQ2 のドレインにF
ET2段分の電圧が印加される。ゲート電圧はDG1にマ
イナス電圧、DG2にプラス電圧が印加される。FETQ
1 のドレイン電圧VD1はFETQ2 を介してドレイン電
圧VDDからFETQ2のドレインソース電位差分下がっ
た電圧が加えられる。FETQ2 のドレインソース間電
位はゲート電圧VG1,VG2とGETQ1 ,Q2 の静特性
によって決定される。ドレイン電流もゲート電圧VG1,
VG2とFETQ1 ,Q2 の静特性によって決定され、1
段分のドレイン電流が回路電流となる。
FETQ1 で増幅され、このFETQ1 のドレインから
出力される。FETQ1 の出力信号は高インピーダンス
回路10のため、FETQ2 のソース側を通過すること
なく、次段FETQ2 で増幅された後に、FETQ2 の
ドレインから出力される。そのため回路の総合利得は、
初段ソース接地FETQ1 の利得と、後段ソース接地F
ETQ2 の利得と合成となり、図3の特性線eに示すよ
うに、ほぼソース接地2段分の利得となる。
本実施例は、図1に示した初段FETQ1 と後段FET
Q2 の関係が逆になったものである。直流的には同様の
動作をし、2段分のドレイン電圧をかけ、1段分の回路
電流で動作するが、信号レベルの大きい次段FETが直
接接地されているので、その大信号動作安定性が良好で
ある。
ースキャパシタCS のためソース接地になるFETQ1
により増幅され、FETQ1 のドレインより出力され
る。FETQ1 から出力された信号はFETQ2 のゲー
トに入力され、FETQ2 によって増幅され、FETQ
2 のドレインより出力される。
10のため、FETQ1 のソース側へは全て出力端子2
から出力される。そのため回路の総合利得は、図1の場
合と同じく図3の特性線eのように、ソース接地FET
2段分となる。図1の場合には、初段FETQ1で増幅
された大信号が、容量C2で交流的に接地された次段F
ETQ2に入力されるので、この容量C2による何らか
のインピーダンスを生じて利得が低下するが、大信号動
作する次段FETQ2が直接接地されているので、高周
波動作で要求される出力電力が低下することはない。例
えばゲート幅5mmのFETを使用し、ドレイン電圧V
DD=21V,回路電流IDD=200mAとした場合、そ
の総合利得(ゲイン)S21=33.4dBが得られた。
流的に縦列接続したソース接地FET増幅回路の前段の
ソースと次段のドレインの間に高インピーダンス回路を
有することにより、段数分の高いドレイン電圧を印加で
き、段数によらず1段分の低い回路電流で動作できると
共に、ソース接地FETの利得の段数分だけ高い回路利
得を得られると共に、高周波動作で要求される出力電力
が低下することはないという効果がある。
Claims (1)
- 【請求項1】 第1および第2のシングルゲートFET
が高周波的に高インピーダンス回路を介して直流的に縦
列接続され、前記第1のFETのソースが高周波バイパ
スキャシタを介して接地され、前記第2のFETがソー
ス接地されて増幅器を構成し、前記第1のFETはその
ゲートを入力端子とし、そのソースが前記高インピーダ
ンス回路を介して前記第2のFETのドレインに接続さ
れ、前記第1のFETのドレインは直流阻止キャパシタ
を介して前記第2のFETのゲートに接続されたことを
特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5323602A JP2682415B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5323602A JP2682415B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07183735A JPH07183735A (ja) | 1995-07-21 |
JP2682415B2 true JP2682415B2 (ja) | 1997-11-26 |
Family
ID=18156550
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5323602A Expired - Lifetime JP2682415B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2682415B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2853739B2 (ja) * | 1996-09-30 | 1999-02-03 | 日本電気株式会社 | 負帰還増幅回路 |
US7256654B2 (en) * | 2005-04-12 | 2007-08-14 | Raytheon Company | Amplifying a signal using a current shared power amplifier |
KR100703595B1 (ko) * | 2005-10-17 | 2007-04-06 | 성균관대학교산학협력단 | 개선된 선형특성을 갖는 캐스코드형 증폭기 |
JP2008103889A (ja) * | 2006-10-18 | 2008-05-01 | Niigata Seimitsu Kk | 低雑音増幅器 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS622815Y2 (ja) * | 1980-12-09 | 1987-01-22 | ||
JPS57109610U (ja) * | 1980-12-24 | 1982-07-06 | ||
JP3069917U (ja) * | 1999-12-24 | 2000-07-04 | 三貴物産株式会社 | 植木鉢用受皿 |
-
1993
- 1993-12-22 JP JP5323602A patent/JP2682415B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07183735A (ja) | 1995-07-21 |
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