JPH0946219A - インバータ回路 - Google Patents
インバータ回路Info
- Publication number
- JPH0946219A JPH0946219A JP7215234A JP21523495A JPH0946219A JP H0946219 A JPH0946219 A JP H0946219A JP 7215234 A JP7215234 A JP 7215234A JP 21523495 A JP21523495 A JP 21523495A JP H0946219 A JPH0946219 A JP H0946219A
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- Japan
- Prior art keywords
- nmos
- inverter circuit
- pmos
- series
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- Prior art date
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Abstract
(57)【要約】
【目的】 出力の応答性を確保しつつ消費電力を低減し
たインバータ回路を提供することを目的とする。 【構成】 従来１個であったｐＭＯＳおよびｎＭＯＳを
複数の直列なＭＯＳよりなるｐＭＯＳ列およびｎＭＯＳ
列としてレジスタンス成分を増加させたものである。発
明者等の経験則によれば、このようなレジスタンス成分
は回路の応答性を劣化させない。
たインバータ回路を提供することを目的とする。 【構成】 従来１個であったｐＭＯＳおよびｎＭＯＳを
複数の直列なＭＯＳよりなるｐＭＯＳ列およびｎＭＯＳ
列としてレジスタンス成分を増加させたものである。発
明者等の経験則によれば、このようなレジスタンス成分
は回路の応答性を劣化させない。
Description
【０００１】
【産業上の利用分野】本発明は演算増幅回路に係り、入
出力関係の線形性を確保するための演算増幅回路に関す
る。
出力関係の線形性を確保するための演算増幅回路に関す
る。
【０００２】
【従来の技術】出願人は容量結合を用いた電圧駆動型の
演算回路を種々提案しており、これら演算回路の入出力
特性の線形性の確保のために出力を帰還キャパシタンス
を介して入力に接続した複数段のインバータ回路を用い
ている。このインバータ回路はデータ保持や個々の演算
ごとに用いられるためその消費電力は、個数に比例して
増大する。従って大規模回路の実現には個々のインバー
タ回路の消費電力を極力抑える必要がある。
演算回路を種々提案しており、これら演算回路の入出力
特性の線形性の確保のために出力を帰還キャパシタンス
を介して入力に接続した複数段のインバータ回路を用い
ている。このインバータ回路はデータ保持や個々の演算
ごとに用いられるためその消費電力は、個数に比例して
増大する。従って大規模回路の実現には個々のインバー
タ回路の消費電力を極力抑える必要がある。
【０００３】図４は従来のインバータ回路を示すもので
あり、ｐＭＯＳトランジスタのドレインにｎＭＯＳトラ
ンジスタのドレインを接続し、ｐＭＯＳトランジスタの
ソースに電源を、またｎＭＯＳトランジスタのソースに
グランドを接続してなる。このような回路には後段の負
荷に対して供給される負荷電流Ｉｌ、回路内を電源から
グランドに向かって貫通する貫通電流Ｉｓが生じ、回路
の機能上負荷電流Ｉ１についてはある程度のレベルを確
保すべきであるが、Ｉｓは極力抑えるべきである。一般
に回路内の電流の制限にレジスタンスが用いられるが、
このレジスタンスを付加する構成では出力の応答性が悪
化する。
あり、ｐＭＯＳトランジスタのドレインにｎＭＯＳトラ
ンジスタのドレインを接続し、ｐＭＯＳトランジスタの
ソースに電源を、またｎＭＯＳトランジスタのソースに
グランドを接続してなる。このような回路には後段の負
荷に対して供給される負荷電流Ｉｌ、回路内を電源から
グランドに向かって貫通する貫通電流Ｉｓが生じ、回路
の機能上負荷電流Ｉ１についてはある程度のレベルを確
保すべきであるが、Ｉｓは極力抑えるべきである。一般
に回路内の電流の制限にレジスタンスが用いられるが、
このレジスタンスを付加する構成では出力の応答性が悪
化する。
【０００７】
【発明が解決しようとする課題】本発明はこのような背
景のもとに創案されたもので、出力の応答性を確保しつ
つ消費電力を低減したインバータ回路を提供することを
目的とする。
景のもとに創案されたもので、出力の応答性を確保しつ
つ消費電力を低減したインバータ回路を提供することを
目的とする。
【０００６】
【課題を解決するための手段】本発明に係るインバータ
回路は、従来１個であったｐＭＯＳおよびｎＭＯＳを複
数の直列なＭＯＳよりなるｐＭＯＳ列およびｎＭＯＳ列
としてレジスタンス成分を増加させたものである。発明
者等の経験則によれば、このようなレジスタンス成分は
回路の応答性を劣化させない。
回路は、従来１個であったｐＭＯＳおよびｎＭＯＳを複
数の直列なＭＯＳよりなるｐＭＯＳ列およびｎＭＯＳ列
としてレジスタンス成分を増加させたものである。発明
者等の経験則によれば、このようなレジスタンス成分は
回路の応答性を劣化させない。
【０００７】
【作用】本発明によれば応答性能を維持しつつ消費電力
を減少させることができる。
を減少させることができる。
【０００８】
【実施例】次に本発明に係るインバータ回路の第１実施
例を図面に基づいて説明する。
例を図面に基づいて説明する。
【０００９】図１は、３段のインバータ回路ＩＮＶ１
１、ＩＮＶ１２、ＩＮＶ１３を直列接続してなる演算増
幅回路を示すものであり、各インバータ回路は、複数の
ｐＭＯＳおよびｎＭＯＳを直列接続してなるｐＭＯＳ列
およびｎＭＯＳ列よりなる。
１、ＩＮＶ１２、ＩＮＶ１３を直列接続してなる演算増
幅回路を示すものであり、各インバータ回路は、複数の
ｐＭＯＳおよびｎＭＯＳを直列接続してなるｐＭＯＳ列
およびｎＭＯＳ列よりなる。
【００１０】ｐＭＯＳ列は１個のｐＭＯＳのソースに他
のｐＭＯＳのドレインを接続してなり、ｎＭＯＳ列は１
個のｎＭＯＳのソースに他のｎＭＯＳのドレインを接続
してなる。そしてｐＭＯＳ列のドレインにｎＭＯＳ列の
ドレインを接続し、ｐＭＯＳ列のソースに電源を、また
ｎＭＯＳ列のソースにグランドを接続してある。
のｐＭＯＳのドレインを接続してなり、ｎＭＯＳ列は１
個のｎＭＯＳのソースに他のｎＭＯＳのドレインを接続
してなる。そしてｐＭＯＳ列のドレインにｎＭＯＳ列の
ドレインを接続し、ｐＭＯＳ列のソースに電源を、また
ｎＭＯＳ列のソースにグランドを接続してある。
【００１１】すなわち従来のインバータ回路におけるｐ
ＭＯＳ、ｎＭＯＳそれぞれが複数ＭＯＳよりなるｐＭＯ
Ｓ列、ｎＭＯＳ列に置き換えられたので、いわゆるゲー
ト長の延長に類似したレジスタンス成分の増加が生じ
る。これによって貫通電流が抑制され、また発明者等の
経験則によれば、このレジスタンス成分の増大は応答性
能には影響がない。従って応答性能を劣化させることな
く貫通電流を減少し得る。但し単にゲート長を長くした
だけでは充分な貫通電流抑制効果が得られないことが実
験的に判明している。
ＭＯＳ、ｎＭＯＳそれぞれが複数ＭＯＳよりなるｐＭＯ
Ｓ列、ｎＭＯＳ列に置き換えられたので、いわゆるゲー
ト長の延長に類似したレジスタンス成分の増加が生じ
る。これによって貫通電流が抑制され、また発明者等の
経験則によれば、このレジスタンス成分の増大は応答性
能には影響がない。従って応答性能を劣化させることな
く貫通電流を減少し得る。但し単にゲート長を長くした
だけでは充分な貫通電流抑制効果が得られないことが実
験的に判明している。
【００１２】ＭＯＳの抵抗成分は非線形であり、ｐＭＯ
Ｓにおいてはゲート・ソース間電圧の増大にともなって
抵抗値が増大し、ｎＭＯＳにおいてはゲート・ソース間
電圧の増大にともなって減少する傾向にある。すなわち
高電圧領域ではｐＭＯＳが低い抵抗値で電源と出力を接
続し、低電圧領域ではｎＭＯＳが低い抵抗値でグランド
と出力を接続する。そしてその中間の領域（線形領域）
において、ｐＭＯＳおよびｎＭＯＳは比較的高い抵抗と
して電流を抑制する。これが応答性を維持した電流抑制
の原理である。
Ｓにおいてはゲート・ソース間電圧の増大にともなって
抵抗値が増大し、ｎＭＯＳにおいてはゲート・ソース間
電圧の増大にともなって減少する傾向にある。すなわち
高電圧領域ではｐＭＯＳが低い抵抗値で電源と出力を接
続し、低電圧領域ではｎＭＯＳが低い抵抗値でグランド
と出力を接続する。そしてその中間の領域（線形領域）
において、ｐＭＯＳおよびｎＭＯＳは比較的高い抵抗と
して電流を抑制する。これが応答性を維持した電流抑制
の原理である。
【００１３】演算増幅回路は最終段のインバータ回路の
出力を帰還キャパシタンスＣＦ１を介して初段インバー
タ回路の入力に接続してなり、入力Ｖｉｎ１と出力Ｖｏ
１の関係を良好な線形特性としている。
出力を帰還キャパシタンスＣＦ１を介して初段インバー
タ回路の入力に接続してなり、入力Ｖｉｎ１と出力Ｖｏ
１の関係を良好な線形特性としている。
【００１４】第２段目のインバータ回路ＩＮＶ１１の出
力には１対のレジスタンスＲＥ１、ＲＥ２よりなる平衡
レジスタンスが接続され、ＲＥ１は電源Ｖｄｄに、ＲＥ
２はグランドに接続されている。さらに、最終段のイン
バータ回路ＩＮＶ１３の出力は接地キャパシタンスＣＧ
１を介してグランドに接続されており、これらの構成に
よりフィードバック系を含む増幅回路の発振が防止され
ている。
力には１対のレジスタンスＲＥ１、ＲＥ２よりなる平衡
レジスタンスが接続され、ＲＥ１は電源Ｖｄｄに、ＲＥ
２はグランドに接続されている。さらに、最終段のイン
バータ回路ＩＮＶ１３の出力は接地キャパシタンスＣＧ
１を介してグランドに接続されており、これらの構成に
よりフィードバック系を含む増幅回路の発振が防止され
ている。
【００１５】なお以上の演算増幅回路においてｐＭＯ
Ｓ、ｎＭＯＳの個数を２個として示しているが、その個
数はこれに限定されるものではなくより多くの個数のＭ
ＯＳを採用し得る。但し、ダイナミックレンジを最大に
するため中央値をＶｄｄ／２とするためには、１個のイ
ンバータ回路におけるｐＭＯＳとｎＭＯＳの個数を等し
くし、ｐＭＯＳ側とｎＭＯＳ側の電流を等しく設定する
必要がある。
Ｓ、ｎＭＯＳの個数を２個として示しているが、その個
数はこれに限定されるものではなくより多くの個数のＭ
ＯＳを採用し得る。但し、ダイナミックレンジを最大に
するため中央値をＶｄｄ／２とするためには、１個のイ
ンバータ回路におけるｐＭＯＳとｎＭＯＳの個数を等し
くし、ｐＭＯＳ側とｎＭＯＳ側の電流を等しく設定する
必要がある。
【００１６】最終段のインバータ回路ＩＮＶ１３はその
電源Ｖｄｄから後段の負荷に対する電流供給を行う必要
があり、電流抑制効果を過剰にするとドライブ能力が低
下する。このため最終段のインバータ回路については、
ＭＯＳの個数を減少させ、あるいは１個ずつのｐＭＯ
Ｓ、ｎＭＯＳよりなる従来と同様のインバータ回路を採
用することも可能である。
電源Ｖｄｄから後段の負荷に対する電流供給を行う必要
があり、電流抑制効果を過剰にするとドライブ能力が低
下する。このため最終段のインバータ回路については、
ＭＯＳの個数を減少させ、あるいは１個ずつのｐＭＯ
Ｓ、ｎＭＯＳよりなる従来と同様のインバータ回路を採
用することも可能である。
【００１７】上記のより多くのＭＯＳを用いたインバー
タ回路ＩＮＶ２は、図２の第２実施例のように構成さ
れ、ｐＭＯＳ１〜ｐＭＯＳｎ、ｎＭＯＳ１〜ｎＭＯＳｎ
のそれぞれｎ個ＭＯＳを直列接続してなる。このように
多くのＭＯＳを用いることによりより大きな電流抑制効
果が得られる。
タ回路ＩＮＶ２は、図２の第２実施例のように構成さ
れ、ｐＭＯＳ１〜ｐＭＯＳｎ、ｎＭＯＳ１〜ｎＭＯＳｎ
のそれぞれｎ個ＭＯＳを直列接続してなる。このように
多くのＭＯＳを用いることによりより大きな電流抑制効
果が得られる。
【００１８】図３はＭＯＳの個数による電流抑制効果の
上昇を定性的に示すグラフであり、電源電圧Ｖｄｄの変
化に対する貫通電流の変化を示している。貫通電流はＶ
ｄｄの上昇とともに一旦増加して、その後減少する。そ
して従来のＭＯＳが１個の構成を曲線Ｉ、ＭＯＳの個数
がより多い回路を順次ＩＩ、ＩＩＩ、ＩＶ、Ｖで示す
と、ＭＯＳが増加するほど全体に電流値は減少している
ことが分る。
上昇を定性的に示すグラフであり、電源電圧Ｖｄｄの変
化に対する貫通電流の変化を示している。貫通電流はＶ
ｄｄの上昇とともに一旦増加して、その後減少する。そ
して従来のＭＯＳが１個の構成を曲線Ｉ、ＭＯＳの個数
がより多い回路を順次ＩＩ、ＩＩＩ、ＩＶ、Ｖで示す
と、ＭＯＳが増加するほど全体に電流値は減少している
ことが分る。
【００１９】
【発明の効果】前述のとおり、本発明に係るインバータ
回路は、従来１個であったｐＭＯＳおよびｎＭＯＳを複
数の直列なＭＯＳよりなるｐＭＯＳ列およびｎＭＯＳ列
としてレジスタンス成分を増加させたので、応答性能を
維持しつつ消費電力を減少させることができるという優
れた効果を有する。
回路は、従来１個であったｐＭＯＳおよびｎＭＯＳを複
数の直列なＭＯＳよりなるｐＭＯＳ列およびｎＭＯＳ列
としてレジスタンス成分を増加させたので、応答性能を
維持しつつ消費電力を減少させることができるという優
れた効果を有する。
【図１】本発明に係るインバータ回路の第１実施例を用
いた演算増幅回路を示す回路図である。
いた演算増幅回路を示す回路図である。
【図２】第２実施例のインバータ回路を示す回路図であ
る。
る。
【図３】本発明の効果を示すグラフである。
【図４】従来のインバータ回路を示す回路図である。
Ｉ１ ．．． 負荷電流 Ｉｓ ．．． 貫通電流 ｐＭＯＳ１〜ｐＭＯＳｎ ．．． ｐＭＯＳトランジス
タ ｎＭＯＳ１〜ｎＭＯＳｎ ．．． ｎＭＯＳトランジス
タ ＩＮＶ１１，ＩＮＶ１２、ＩＮＶ１３、ＩＮＶ２
．．． インバータ回路 ＣＦ１ ．．． 帰還キャパシタンス ＣＧ１ ．．． 接地キャパシタンス ＲＥ１、ＲＥ２ ．．． 平衡レジスタンス Ｖｉｎ１、Ｖｉｎ２ ．．． 入力電圧 Ｖｏ１、Ｖｏ２ ．．． 出力電圧。================
================ ==================== 1995-07-31 13:37:59 <<Start>> A:\JSDOC\PATENT\YZN95011\明１.JBW 33 : 215 使用できない制御コードまたは文字が使われ
ています の延長に類似したレジスタンス成分の増加が生じる。こ
れによって貫通電流が☆ 43 : 313 使用できない制御コードまたは文字が使われ
ています 用することも可能である。☆ << End >> A:\JSDOC\PATENT\YZN95011\明１.JBW __________________________________________________
______________________ <<Start>> A:\JSDOC\PATENT\YZN95011\明１.JBW << End >> A:\JSDOC\PATENT\YZN95011\明１.JBW __________________________________________________
______________________ <<Start>> A:\JSDOC\PATENT\YZN95011\特許願.DOC 1 : 3 使用できない制御コードまたは文字が使われて
いますミマ ☆ << End >> A:\JSDOC\PATENT\YZN95011\特許願.DOC __________________________________________________
______________________
タ ｎＭＯＳ１〜ｎＭＯＳｎ ．．． ｎＭＯＳトランジス
タ ＩＮＶ１１，ＩＮＶ１２、ＩＮＶ１３、ＩＮＶ２
．．． インバータ回路 ＣＦ１ ．．． 帰還キャパシタンス ＣＧ１ ．．． 接地キャパシタンス ＲＥ１、ＲＥ２ ．．． 平衡レジスタンス Ｖｉｎ１、Ｖｉｎ２ ．．． 入力電圧 Ｖｏ１、Ｖｏ２ ．．． 出力電圧。================
================ ==================== 1995-07-31 13:37:59 <<Start>> A:\JSDOC\PATENT\YZN95011\明１.JBW 33 : 215 使用できない制御コードまたは文字が使われ
ています の延長に類似したレジスタンス成分の増加が生じる。こ
れによって貫通電流が☆ 43 : 313 使用できない制御コードまたは文字が使われ
ています 用することも可能である。☆ << End >> A:\JSDOC\PATENT\YZN95011\明１.JBW __________________________________________________
______________________ <<Start>> A:\JSDOC\PATENT\YZN95011\明１.JBW << End >> A:\JSDOC\PATENT\YZN95011\明１.JBW __________________________________________________
______________________ <<Start>> A:\JSDOC\PATENT\YZN95011\特許願.DOC 1 : 3 使用できない制御コードまたは文字が使われて
いますミマ ☆ << End >> A:\JSDOC\PATENT\YZN95011\特許願.DOC __________________________________________________
______________________
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内
Claims (3)
- 【請求項１】 複数のｐＭＯＳおよびｎＭＯＳよりな
り、複数のｐＭＯＳは１個のｐＭＯＳのソースを他のｐ
ＭＯＳのドレインに接続することにより直列してｐＭＯ
Ｓ列とし、複数のｎＭＯＳは１個のｎＭＯＳのソースを
他のｎＭＯＳのドレインに接続することにより直列して
ｎＭＯＳ列とし、ｐＭＯＳ列のソースにｎＭＯＳ列のド
レインを接続し、ｐＭＯＳ列とｎＭＯＳ列に含まれるＭ
ＯＳの個数を同数としてある、ＬＳＩ上に形成されたイ
ンバータ回路。 - 【請求項２】 直列に接続された奇数段のインバータ
回路と、これらインバータ回路における最終段のインバ
ータ回路の出力を初段インバータ回路の入力に接続する
帰還キャパシタンスと、最終段のインバータ回路の出力
をグランドに接続する接地キャパシタンスと、最終段よ
り前のインバータ回路の出力を電源およびグランドに接
続する１対の平衡レジスタンスとを備え、ＬＳＩ上に形
成された演算増幅回路において、少なくとも、最終段の
インバータ回路以外のインバータ回路は、請求項１記載
のインバータ回路により構成されていることを特徴とす
る演算増幅回路。 - 【請求項３】 最終段のインバータ回路についても、請
求項１記載のインバータ回路が使用され、この最終段の
インバータ回路におけるｐＭＯＳおよびｎＭＯＳの個数
はそれより前段のインバータ回路におけるｐＭＯＳおよ
びｎＭＯＳよりも少数であることを特徴とする演算増幅
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7215234A JPH0946219A (ja) | 1995-07-31 | 1995-07-31 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7215234A JPH0946219A (ja) | 1995-07-31 | 1995-07-31 | インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0946219A true JPH0946219A (ja) | 1997-02-14 |
Family
ID=16668943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7215234A Pending JPH0946219A (ja) | 1995-07-31 | 1995-07-31 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0946219A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1387494A1 (en) * | 2002-07-09 | 2004-02-04 | National Space Development Agency of Japan | CMOS circuits with protection for a single event upset |
| CN102487279A (zh) * | 2010-12-01 | 2012-06-06 | 无锡爱睿芯电子有限公司 | 多用反相器模块 |
-
1995
- 1995-07-31 JP JP7215234A patent/JPH0946219A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1387494A1 (en) * | 2002-07-09 | 2004-02-04 | National Space Development Agency of Japan | CMOS circuits with protection for a single event upset |
| CN102487279A (zh) * | 2010-12-01 | 2012-06-06 | 无锡爱睿芯电子有限公司 | 多用反相器模块 |
| CN102487279B (zh) * | 2010-12-01 | 2016-07-06 | 无锡爱睿芯电子有限公司 | 多用反相器模块 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040224 |