JP2674559B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタに
関する。
関する。
【０００２】
【従来の技術】従来の電界効果トランジスタ（以下ＦＥ
Ｔと記す）は、図３に示すように、半絶縁性ＧａＡｓ基
板１上にノンドープのＧａＡｓ層（以下ｉ−ＧａＡｓ層
と記す）２を成長させ、ｉ−ＧａＡｓ層２の上に不純物
濃度２．０×１０17ｃｍ-3程度のｎ型ＧａＡｓ層３を約
２００ｎｍの厚さに成長させ、ｎ型ＧａＡｓ層３上にこ
のｎ型ＧａＡｓ層３よりも高不純物濃度の１．０×１０
18ｃｍ-3程度のｎ+ 型ＧａＡｓ層５を約１００ｎｍの厚
さに成長させたエピタキシャル層を例えばＭＢＥ成長法
により形成する。次に、耐圧の向上を図るためにウェッ
トエッチング法により、ｎ+ 型ＧａＡｓ５及びｎ型Ｇａ
Ａｓ層３の上部を選択的にエッチングし、リセス構造を
形成する。リセス底部のｎ型ＧａＡｓ層３の表面にショ
ットキー接合するＷＳｉ膜等からなるゲート電極６を形
成し、ｎ+ 型ＧａＡｓ層５の上にＡｕＧｅ／Ｎｉ膜から
なりオーミック接合するソース電極７およびドレイン電
極８を形成し、これらの表面を酸化シリコン膜等の保護
膜９で被覆している。
Ｔと記す）は、図３に示すように、半絶縁性ＧａＡｓ基
板１上にノンドープのＧａＡｓ層（以下ｉ−ＧａＡｓ層
と記す）２を成長させ、ｉ−ＧａＡｓ層２の上に不純物
濃度２．０×１０17ｃｍ-3程度のｎ型ＧａＡｓ層３を約
２００ｎｍの厚さに成長させ、ｎ型ＧａＡｓ層３上にこ
のｎ型ＧａＡｓ層３よりも高不純物濃度の１．０×１０
18ｃｍ-3程度のｎ+ 型ＧａＡｓ層５を約１００ｎｍの厚
さに成長させたエピタキシャル層を例えばＭＢＥ成長法
により形成する。次に、耐圧の向上を図るためにウェッ
トエッチング法により、ｎ+ 型ＧａＡｓ５及びｎ型Ｇａ
Ａｓ層３の上部を選択的にエッチングし、リセス構造を
形成する。リセス底部のｎ型ＧａＡｓ層３の表面にショ
ットキー接合するＷＳｉ膜等からなるゲート電極６を形
成し、ｎ+ 型ＧａＡｓ層５の上にＡｕＧｅ／Ｎｉ膜から
なりオーミック接合するソース電極７およびドレイン電
極８を形成し、これらの表面を酸化シリコン膜等の保護
膜９で被覆している。
【０００３】図４はＧａＡｓ基板の結晶方位を示す図で
ある。
ある。
【０００４】図４に示すように、一般に、ゲート電極６
はドレイン電流を担う電子の流れが［０１１］結晶方位
になるように形成される。すなわち、ゲート電極６の方
位（ゲート幅方向の方位）が［０１（−１）］結晶方位
（但し、Ｚ軸の（−１）方位は負の方位を表わし、図面
上では慣例上の符号を使用して表示する）になるように
形成されている。この方位を選択するのは次の理由によ
る。ｎ型ＧａＡｓ層３の表面には、酸化シリコン膜によ
る保護膜９が形成されているが、通常の形成条件でＧａ
Ａｓ層上に形成された酸化シリコン膜は１×１０9 ｄｙ
ｎｅ／ｃｍ2 程度の圧縮応力を有することが知られてい
る。この応力により、ゲート電極６近傍のＧａＡｓ結晶
内に応力が導入され、ピエゾ電荷が誘起される（アイ・
イー・イー・イー・トランザクションズ・オン・エレク
トロン・デバイシス（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎ
ｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｖｉｃｅｓ）第ＥＤ−
３１巻、第１０号、１９８４年、第１３７７頁参照）。
このピエゾ電荷は固定電荷で、結晶方位依存性をもつ。
特に［０１（−１）］方位と［０１１］方位では、誘起
される固定電荷の絶対値は同じであるが、符号が逆であ
る。この固定電荷により、伝達コンダクタンス（以後ｇ
ｍと記す）が変化することが知られている。このため、
従来のＦＥＴでは［０１（−１）］方位を用いて、この
ｇｍの最大値を大きく取るように設計されていた。
はドレイン電流を担う電子の流れが［０１１］結晶方位
になるように形成される。すなわち、ゲート電極６の方
位（ゲート幅方向の方位）が［０１（−１）］結晶方位
（但し、Ｚ軸の（−１）方位は負の方位を表わし、図面
上では慣例上の符号を使用して表示する）になるように
形成されている。この方位を選択するのは次の理由によ
る。ｎ型ＧａＡｓ層３の表面には、酸化シリコン膜によ
る保護膜９が形成されているが、通常の形成条件でＧａ
Ａｓ層上に形成された酸化シリコン膜は１×１０9 ｄｙ
ｎｅ／ｃｍ2 程度の圧縮応力を有することが知られてい
る。この応力により、ゲート電極６近傍のＧａＡｓ結晶
内に応力が導入され、ピエゾ電荷が誘起される（アイ・
イー・イー・イー・トランザクションズ・オン・エレク
トロン・デバイシス（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎ
ｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｖｉｃｅｓ）第ＥＤ−
３１巻、第１０号、１９８４年、第１３７７頁参照）。
このピエゾ電荷は固定電荷で、結晶方位依存性をもつ。
特に［０１（−１）］方位と［０１１］方位では、誘起
される固定電荷の絶対値は同じであるが、符号が逆であ
る。この固定電荷により、伝達コンダクタンス（以後ｇ
ｍと記す）が変化することが知られている。このため、
従来のＦＥＴでは［０１（−１）］方位を用いて、この
ｇｍの最大値を大きく取るように設計されていた。
【０００５】ｇｍの線形性を向上させる方法として活性
層のドーピングプロファイルを変えることによりｇｍの
線形性を向上させる方法がある。
層のドーピングプロファイルを変えることによりｇｍの
線形性を向上させる方法がある。
【０００６】図５は他の従来例を示す斜視図である。
【０００７】図５に示すように、ｉ−ＧａＡｓ層２の上
に不純物濃度が３．０×１０17ｃｍ-3程度のｎ型ＧａＡ
ｓ層３を約１００ｎｍの厚さに形成し、ｎ型ＧａＡｓ層
３上に不純物濃度が５．０×１０16ｃｍ-3程度の低濃度
のｎ- 型ＧａＡｓ層４を約１５０ｎｍの厚さに形成し、
ｎ- 型ＧａＡｓ層４にリセスを形成している。ここで、
ゲート電極６直下の半導体活性層はステップ状に形成さ
れているために、伝達特性の線形性が向上する（アイ・
イー・イー・イー・トランザクションズ・オン・エレク
トロン・デバイシス（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏ
ｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）第Ｅ
Ｄ−２５巻、第６号、１９７８年、第６００頁参照）。
に不純物濃度が３．０×１０17ｃｍ-3程度のｎ型ＧａＡ
ｓ層３を約１００ｎｍの厚さに形成し、ｎ型ＧａＡｓ層
３上に不純物濃度が５．０×１０16ｃｍ-3程度の低濃度
のｎ- 型ＧａＡｓ層４を約１５０ｎｍの厚さに形成し、
ｎ- 型ＧａＡｓ層４にリセスを形成している。ここで、
ゲート電極６直下の半導体活性層はステップ状に形成さ
れているために、伝達特性の線形性が向上する（アイ・
イー・イー・イー・トランザクションズ・オン・エレク
トロン・デバイシス（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏ
ｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）第Ｅ
Ｄ−２５巻、第６号、１９７８年、第６００頁参照）。
【０００８】
【発明が解決しようとする課題】この従来の電界効果ト
ランジスタは、圧縮応力をもつ保護膜のストレスにより
ゲート電極近傍にピエゾ電荷が誘起されるために、ｇｍ
の線形性を悪化させ、歪特性を悪化させるという問題点
があった。また、活性層のドーピングプロファイルをス
テップドープ構造としたものでも十分なｇｍの線形性が
得られないという問題点があった。
ランジスタは、圧縮応力をもつ保護膜のストレスにより
ゲート電極近傍にピエゾ電荷が誘起されるために、ｇｍ
の線形性を悪化させ、歪特性を悪化させるという問題点
があった。また、活性層のドーピングプロファイルをス
テップドープ構造としたものでも十分なｇｍの線形性が
得られないという問題点があった。
【０００９】
【課題を解決するための手段】本発明の電界効果トラン
ジスタは、半絶縁性ＧａＡｓ基板上に形成したｎ型Ｇａ
Ａｓ層と、前記ｎ型ＧａＡｓ層の上にエピタキシャル積
層して形成したｎ- 型ＧａＡｓ層又はノンドープのＧａ
Ａｓ層とを有するステップドープ構造の半導体活性層
と、前記ｎ- 型ＧａＡｓ層又はノンドープのＧａＡｓ層
に形成した少くとも１段のリセスと、前記リセス内に形
成したゲート電極とを有する電界効果トランジスタにお
いて、前記半導体活性層内を流れるドレイン電流が結晶
方位［０１（−１）］の方向に走行するように前記ゲー
ト電極の方位を向けて配置して構成される。
ジスタは、半絶縁性ＧａＡｓ基板上に形成したｎ型Ｇａ
Ａｓ層と、前記ｎ型ＧａＡｓ層の上にエピタキシャル積
層して形成したｎ- 型ＧａＡｓ層又はノンドープのＧａ
Ａｓ層とを有するステップドープ構造の半導体活性層
と、前記ｎ- 型ＧａＡｓ層又はノンドープのＧａＡｓ層
に形成した少くとも１段のリセスと、前記リセス内に形
成したゲート電極とを有する電界効果トランジスタにお
いて、前記半導体活性層内を流れるドレイン電流が結晶
方位［０１（−１）］の方向に走行するように前記ゲー
ト電極の方位を向けて配置して構成される。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例を示す斜視図であ
る。
る。
【００１２】図１に示すように半絶縁性ＧａＡｓ基板１
の上に形成したｉ−ＧａＡｓ層２の上に不純物濃度が
０．３×１０17ｃｍ-3程度で厚さ１００ｎｍのｎ型Ｇａ
Ａｓ層３と、不純物濃度が５×１０16ｃｍ-3程度で厚さ
１５０ｎｍのｎ- 型ＧａＡｓ層４と、不純物濃度が１．
０×１０18ｃｍ-3程度のｎ+ 型ＧａＡｓ層５とをＭＢＥ
法により順次成長させて積層したステップドープ構造を
形成する。
の上に形成したｉ−ＧａＡｓ層２の上に不純物濃度が
０．３×１０17ｃｍ-3程度で厚さ１００ｎｍのｎ型Ｇａ
Ａｓ層３と、不純物濃度が５×１０16ｃｍ-3程度で厚さ
１５０ｎｍのｎ- 型ＧａＡｓ層４と、不純物濃度が１．
０×１０18ｃｍ-3程度のｎ+ 型ＧａＡｓ層５とをＭＢＥ
法により順次成長させて積層したステップドープ構造を
形成する。
【００１３】次に、ｎ+ 型ＧａＡｓ層５およびｎ- 型Ｇ
ａＡｓ層４の上部を選択的に順次エッチングして結晶軸
方位［０１１］方向に伸長する第１のリセスを形成した
後、第１のリセスの底面を選択的にエッチングしてゲー
ト長０．５μｍに相当する幅０．５μｍの第２のリセス
を形成する。
ａＡｓ層４の上部を選択的に順次エッチングして結晶軸
方位［０１１］方向に伸長する第１のリセスを形成した
後、第１のリセスの底面を選択的にエッチングしてゲー
ト長０．５μｍに相当する幅０．５μｍの第２のリセス
を形成する。
【００１４】次に、リフトオフ法等により第２のリセス
内にアルミニウム膜等からなり且つ、ゲート電極方位が
［０１１］であるゲート電極６を選択的に形成し、ゲー
ト電極６を挟む両側のｎ+ 型ＧａＡｓ層５の上にＡｕＧ
ｅ／Ｎｉ膜からなるソース電極７およびドレイン電極８
をそれぞれ形成し、全面に保護膜９を堆積して被覆す
る。
内にアルミニウム膜等からなり且つ、ゲート電極方位が
［０１１］であるゲート電極６を選択的に形成し、ゲー
ト電極６を挟む両側のｎ+ 型ＧａＡｓ層５の上にＡｕＧ
ｅ／Ｎｉ膜からなるソース電極７およびドレイン電極８
をそれぞれ形成し、全面に保護膜９を堆積して被覆す
る。
【００１５】なお、ｎ−型ＧａＡｓ層４の代りにノンド
ープのｉ−ＧａＡｓ層を用いても良い。
ープのｉ−ＧａＡｓ層を用いても良い。
【００１６】図２は本発明の電界効果トランジスタによ
る伝達特性を示す図である。
る伝達特性を示す図である。
【００１７】図２に示すように、本発明によれば、伝達
特性の線形性を第１および第２の従来例に比べて大幅に
向上させることができ、歪特性に優れた電界効果トラン
ジスタを実現できる。
特性の線形性を第１および第２の従来例に比べて大幅に
向上させることができ、歪特性に優れた電界効果トラン
ジスタを実現できる。
【００１８】
【発明の効果】以上説明したように本発明は、ｎ型Ｇａ
Ａｓ層の上にエピタキシャル積層したステップドープ構
造の活性層と共に、この活性層に設けるリセスのゲート
電極方位を［０１１］とし、ドレイン電流が［０１（−
１）］方位に走行するようにすることにより、ｇｍの線
形性を向上させると共に、歪特性の優れた電界効果トラ
ンジスタを実現できるという効果を有する。
Ａｓ層の上にエピタキシャル積層したステップドープ構
造の活性層と共に、この活性層に設けるリセスのゲート
電極方位を［０１１］とし、ドレイン電流が［０１（−
１）］方位に走行するようにすることにより、ｇｍの線
形性を向上させると共に、歪特性の優れた電界効果トラ
ンジスタを実現できるという効果を有する。
【図１】本発明の一実施例を示す斜視図。
【図２】本発明の電界効果トランジスタによる伝達特性
を示す図。
を示す図。
【図３】従来の電界効果トランジスタの第１の例を示す
斜視図。
斜視図。
【図４】結晶方位を説明するための斜視図。
【図５】従来の電界効果トランジスタの第２の例を示す
斜視図。
斜視図。
１ 半絶縁性ＧａＡｓ基板 ２ ｉ−ＧａＡｓ層 ３ ｎ型ＧａＡｓ層 ４ ｎ- 型ＧａＡｓ層 ５ ｎ+ 型ＧａＡｓ層 ６ ゲート電極 ７ ソース電極 ８ ドレイン電極 ９ 保護膜
Claims (1)
- 【請求項１】 半絶縁性ＧａＡｓ基板上に形成したｎ型
ＧａＡｓ層と、前記ｎ型ＧａＡｓ層の上にエピタキシャ
ル積層して形成したｎ- 型ＧａＡｓ層又はノンドープの
ＧａＡｓ層とを有するステップドープ構造の半導体活性
層と、前記ｎ- 型ＧａＡｓ層又はノンドープのＧａＡｓ
層に形成した少くとも１段のリセスと、前記リセス内に
形成したゲート電極とを有する電界効果トランジスタに
おいて、前記半導体活性層内を流れるドレイン電流が結
晶方位［０１（−１）］の方向に走行するように前記ゲ
ート電極の方位を向けて配置したことを特徴とする電界
効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095249A JP2674559B2 (ja) | 1995-04-20 | 1995-04-20 | 電界効果トランジスタ |
| US08/630,128 US6373081B1 (en) | 1995-04-20 | 1996-04-10 | Field effect transistor and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095249A JP2674559B2 (ja) | 1995-04-20 | 1995-04-20 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288305A JPH08288305A (ja) | 1996-11-01 |
| JP2674559B2 true JP2674559B2 (ja) | 1997-11-12 |
Family
ID=14132488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7095249A Expired - Fee Related JP2674559B2 (ja) | 1995-04-20 | 1995-04-20 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6373081B1 (ja) |
| JP (1) | JP2674559B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000036591A (ja) | 1998-07-21 | 2000-02-02 | Fujitsu Quantum Device Kk | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3581159D1 (de) * | 1984-10-08 | 1991-02-07 | Fujitsu Ltd | Halbleiteranordnung mit integrierter schaltung. |
| JP2612836B2 (ja) * | 1987-09-23 | 1997-05-21 | シーメンス、アクチエンゲゼルシヤフト | 自己整合ゲートを備えるｍｅｓｆｅｔの製造方法 |
| JPH05235045A (ja) * | 1992-02-20 | 1993-09-10 | Mitsubishi Electric Corp | 電界効果トランジスタ |
-
1995
- 1995-04-20 JP JP7095249A patent/JP2674559B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-10 US US08/630,128 patent/US6373081B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08288305A (ja) | 1996-11-01 |
| US6373081B1 (en) | 2002-04-16 |
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