JP2656495B2 - A method of manufacturing a thin film transistor - Google Patents

A method of manufacturing a thin film transistor

Info

Publication number
JP2656495B2
JP2656495B2 JP62152659A JP15265987A JP2656495B2 JP 2656495 B2 JP2656495 B2 JP 2656495B2 JP 62152659 A JP62152659 A JP 62152659A JP 15265987 A JP15265987 A JP 15265987A JP 2656495 B2 JP2656495 B2 JP 2656495B2
Authority
JP
Japan
Prior art keywords
layer
pixel
electrode
pixel electrode
passivation layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP62152659A
Other languages
Japanese (ja)
Other versions
JPS63316470A (en
Inventor
正記 安永
和弥 岡部
諭 藤本
斎 関
Original Assignee
株式会社フロンテック
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社フロンテック filed Critical 株式会社フロンテック
Priority to JP62152659A priority Critical patent/JP2656495B2/en
Publication of JPS63316470A publication Critical patent/JPS63316470A/en
Application granted granted Critical
Publication of JP2656495B2 publication Critical patent/JP2656495B2/en
Anticipated expiration legal-status Critical
Application status is Expired - Lifetime legal-status Critical

Links

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、液晶素子等に設けられる薄膜トランジスタ(以下、TFTと略称する)の製造方法に関する。 BACKGROUND OF THE INVENTION "relates" This invention is a thin film transistor formed in the liquid crystal element or the like (hereinafter, abbreviated as TFT) process for the preparation of.

「従来の技術」 第6図は、TFTの一例を示す断面図である。 Figure 6 "prior art" is a cross-sectional view showing an example of the TFT. このものは、ガラス、セラミックスなどからなる基板1上に設けられており、ゲート電極2と、画素電極3と、窒化珪素などからなるゲート絶縁層4と、水素化アモルファスシリコン(以下、a−Si:Hと略称する)からなる半導体装置5と、この半導体層5にソース領域5aおよびドレイン領域5bを介して接続されたソース電極6およびドレイン電極7と、パッシベーション層8とから構成されている。 This material is a glass, provided on the substrate 1 made of ceramics, a gate electrode 2, and the pixel electrode 3, a gate insulating layer 4 made of silicon nitride, hydrogenated amorphous silicon (hereinafter, a-Si : the semiconductor device 5 comprised of abbreviated as H), a source electrode 6 and drain electrode 7 connected via the source region 5a and the drain region 5b in the semiconductor layer 5, and a passivation layer 8.

従来、この種のTFTのパッシベーション層8を形成する方法としては、第7図に示すように、画素電極3上のゲート絶縁層4と半導体層5を除去する画素フォトリソエッチングを終えた状態のものに、例えば窒化珪素などのパッシベーション材料を化学気相成長法などを用いて成膜し、第8図に示す状態のものを作成する。 As a method of forming a passivation layer 8 of this type of TFT, as shown in FIG. 7, one of a state of completed pixels photolithographic etching to remove the gate insulating layer 4 and the semiconductor layer 5 on the pixel electrode 3 in, for example, a passivation material such as silicon nitride is deposited by using a chemical vapor deposition method, to create something in the state shown in FIG. 8. 次に、TF Then, TF
Tのゲートおよびソースの各端子部のパッシベーション層8をエッチング除去することによって、第6図に示す The passivation layer 8 of the terminal portions of the gate and source of the T by etching away shown in Figure 6
TFTを作成する。 To create a TFT. なお、画素電極3上のパッシベーション層8はエッチングによって除去しない場合もある。 Incidentally, the passivation layer 8 on the pixel electrode 3 may not be removed by etching.

「発明が解決しようとする問題点」 しかし、このような従来のTFTの製造操作においては、画素フォトリソエッチングとパッシベーション層エッチングとを別々に行なうために、TFTの製造工程数が多くなり、製造に手間がかかる問題があった。 "INVENTION Problems to be Solved point" However, in the manufacturing operation of such a conventional TFT, in order to perform a pixel photolithographic etching and passivation layer etching separately, the number of number of manufacturing steps of the TFT, the manufacturing time there has been a such a problem.

また、画素電極3として、インジウム・スズ酸化物(以下、ITOと略称する)を使用した場合には、この画素電極3がパッシベーション層8を成膜する際の還元雰囲気にさらされて、ITOが還元されて白濁してしまう問題があった。 Alternatively, the pixel electrode 3, indium tin oxide (hereinafter, abbreviated as ITO) when using, the pixel electrode 3 is exposed to a reducing atmosphere at the time of forming the passivation layer 8, ITO is there is a problem that clouded been reduced.

本発明は前記事情に鑑みてなされたもので、従来必要とされていた画素フォトリソエッチング工程を省略できて薄膜トランジスタの製造工程を短縮化でき、画素フォトリソエッチング工程を省略できることによってレジストはがれ等の欠陥を減少させて歩留まり向上をなし得るとともに、画素電極としてITOを使用してもITOの白濁を防止できる薄膜トランジスタの製造方法の提供を目的とする。 The present invention has been made in view of the above circumstances, it can be omitted pixel photolithographic etching process which has been conventionally required can shorten the manufacturing process of a thin film transistor, the defects of peeling such as a resist by being able to omit the pixel photolithographic etching process It reduces with obtaining without enhancing the yield, and an object thereof is to provide a method of manufacturing a thin film transistor capable of preventing clouding of the ITO be used ITO as the pixel electrode.

「問題点を解決するための手段」 本発明による薄膜トランジスタの製造方法は、基板上にゲート電極及び画素電極を隔離して形成し、該ゲート電極及び画素電極並びに前記基板を覆ってゲート絶縁膜、半導体層及びn +層を順に積層し、前記ゲート電極上方のn +層の上にソース及びドレイン電極を形成した後、 "Means for solving the problem" manufacturing method of a thin film transistor according to the present invention, formed by isolating the gate electrode and the pixel electrode on a substrate, the gate electrode and the pixel electrode and the gate insulating film covering said substrate, stacking a semiconductor layer and the n + layer in the order, after forming the source and drain electrodes on the gate electrode above the n + layer,
該両電極をマスクにしてn +層をエッチングした後、ついで露出した前記半導体層並びに前記ソース電極及びドレイン電極の上にパッシベーション層を形成し、この後、 After etching the n + layer and the both said electrode as a mask, and then a passivation layer is formed on the exposed the semiconductor layer and the source electrode and the drain electrode, after this,
前記画素電極上のゲート絶縁層、半導体層及びパッシベーション層とをエッチングして画素電極の表示部を露出させることにより、上記問題点の解決を図った。 A gate insulating layer on the pixel electrode, by exposing the display portion of the semiconductor layer and the passivation layer and the etched pixel electrodes, aimed to solve the above problems.

パッシベーション層エッチングと画素エッチングを同時に行なうことによって、従来の製法において行なわれていた画素フォトリソエッチング工程を省略することができ、TFTの製造工程を短縮化することができる。 By performing the passivation layer etch and the pixel etching simultaneously, it is possible to omit the pixel photolithographic etching process has been performed in the conventional method, it is possible to shorten the manufacturing process of the TFT.

また、画素フォトリソエッチング工程を省略することができるので、この画素フォトリソエッチングに起因する、レジストはがれ等の欠陥が減少させることができ、 Further, it is possible to omit a pixel photolithographic etching process, due to the pixel photolithoetching, the resist can be reduced defects peeling or the like,
TFTの歩留まりを向上させることができる。 It is possible to improve the yield of the TFT.

また、画素フォトリソエッチングをせずにパッシベーション層を形成するので、パッシベーション層を形成するときに画素電極とパッシベーション層が接触することがなく、画素電極としてITOを使用しても、ITOの白濁を防止でき、TFTの歩留まりを向上させることができる。 Also, prevention since a passivation layer without pixel photolithographic etching, without pixel electrode and the passivation layer is in contact when forming the passivation layer, the use of ITO as the pixel electrode, the white turbidity of ITO can, it is possible to improve the yield of the TFT.

第1図ないし第5図は本発明方法の一例を説明するための図である。 Figure 1 through Figure 5 is a diagram for explaining an example of the method of the present invention. この製造方法によりTFTを製造するには、まず、基板1上に、モリブデンやITOを材料とするゲート電極2と、ITOなどを材料とする画素電極3と、 In order to manufacture the TFT by this manufacturing method, first, on the substrate 1, a gate electrode 2 to molybdenum or ITO as a material, and the pixel electrode 3 to ITO, etc. and materials,
窒化珪素などを材料とするゲート電極層4と、a−Si:H Silicon nitride and the gate electrode layer 4, the material, a-Si: H
を材料とする半導体層5と、a−Si:Hにリンなどを添加したn + a−Si:Hを材料とするn +層9を形成する(第1 A semiconductor layer 5, the material to, a-Si: n was added and phosphorus in H + a-Si: H to form an n + layer 9, the material (the first
図)。 Figure).

基板1上にゲート電極2および画素電極3を形成するには、真空蒸着法、スパッタ法、電子ビーム蒸着法などの薄膜形成手段が好適に用いられる。 To form the gate electrode 2 and the pixel electrode 3 on the substrate 1, a vacuum deposition method, a sputtering method, a thin film formation means such as electron beam deposition method is suitably used. また、ゲート絶縁層4、半導体層5およびn +層9を形成するには、CVD法などの薄膜形成手段が好適に用いられる。 Further, the gate insulating layer 4, to form the semiconductor layer 5 and the n + layer 9, the thin film forming means such as the CVD method is suitably used. なお、半導体装置5の上に、n +層9を形成する手段としては、半導体装置5にリンなどの添加元素を拡散させる方法や、添加元素イオンを半導体層5に打ち込むイオン打ち込み法などを用いても良い。 Incidentally, on the semiconductor device 5, as a means for forming an n + layer 9, and a method of diffusing an additive element such as phosphorus into the semiconductor device 5, an ion implantation method of implanting an additional element ions into the semiconductor layer 5 using and it may be.

次に、画素電極3上に積層されたゲート絶縁層4、半導体層5およびn +層9の一部を除去して、画素電極3の一部を露出させるコンタクトホール10を形成するコンタクトホールエッチングを施す(第2図)。 Next, the contact hole etching for the gate insulating layer 4 laminated on the pixel electrode 3, by removing part of the semiconductor layer 5 and the n + layer 9, to form a contact hole 10 exposing a portion of the pixel electrode 3 the applied (Figure 2).

次に、n +層9上に、A1などを材料とするソース電極6 Next, on the n + layer 9, the source electrode and A1 and material 6
およびドレイン電極7を形成する(第3図)。 And forming a drain electrode 7 (FIG. 3). これらの電極を形成するには、真空蒸着法、スパッタ法、電子ビーム蒸着法などの薄膜形成手段が好適に用いられる。 To form these electrodes, a vacuum deposition method, a sputtering method, a thin film formation means such as electron beam deposition method is suitably used.

次に、先のように形成されたソース電極6およびドレイン電極7をマスクにして、露出したn +層9の一部を除去する。 Then the source electrode 6 and drain electrode 7 is formed as before the mask, removing portions of the exposed n + layer 9. n +層エッチングを施す(第4図)。 n + layer etching performed (Figure 4). このn +層エッチングによって、ゲート電極2の上方に位置するn +層9が除去されてn +層が2分割され、各々ソース領域5aとドレイン領域5bとなる。 This n + layer etching, the n + layer 9 located above the gate electrode 2 is removed the n + layer is divided into two parts, the respective source regions 5a and the drain region 5b.

次に、窒化珪素などを材料とするパッシベーション層8を形成する(第5図)。 Next, a passivation layer 8 of a silicon nitride or the like as a material (Figure 5). このパッシベーション層8を形成する方法としては、CVDなどの薄膜形成手段が好適に用いられる。 As a method of forming the passivation layer 8, a thin film formation means such as CVD is preferably used.

次に、画素電極3上に積層されたゲート絶縁層4、半導体層5、n +層9およびパッシベーション層8の各層を除去して画素電極3を露出させる画素エッチングと、TF Next, a pixel etching to expose the pixel electrode 3 is removed the layers of the pixel electrode 3 gate insulating layer 4 is stacked on the semiconductor layer 5, n + layer 9 and the passivation layer 8, TF
Tのゲートおよびソースの各端子部のパッシベーション層8を除去するパッシベーション層エッチングを同時に行なう。 Performing T gate and passivation layer etch to remove the passivation layer 8 of the terminal portions of the source at the same time.

以上の操作によって第6図に示す構成のTFTが作成される。 Structure of the TFT is created as shown in Figure 6 by the above operation.

このTFTの製造方法では、パッシベーション層エッチングと画素エッチングを同時に行なうことによって、従来の製法において行なわれていた画素フォトリソエッチング工程を省略することができ、TFTの製造工程を短縮化することができる。 In the manufacturing method of the TFT, by performing the passivation layer etch and the pixel etching simultaneously, it is possible to omit the pixel photolithographic etching process has been performed in the conventional method, it is possible to shorten the manufacturing process of the TFT.

また、画素フォトリソエッチング工程を省略することができるので、この画素フォトリソエッチングに起因する、レジストはがれ等の欠陥を減少させることができ、 Further, it is possible to omit a pixel photolithographic etching process, due to the pixel photolithoetching, the resist can be reduced defects peeling or the like,
TFTの歩留まりを向上させることができる。 It is possible to improve the yield of the TFT.

また、画素フォトリソエッチングをせずにパッシベーション層を形成するので、パッシベーション層8を形成するときに画素電極3とパッシベーション層8が接触することがなく、画素電極3としてITOを使用しても、ITO Further, since a passivation layer without pixel photolithographic etching, without the pixel electrode 3 and the passivation layer 8 is in contact when forming the passivation layer 8, the use of ITO as the pixel electrode 3, ITO
の白濁を防止することができ、TFTの歩留まりを向上させることができる。 It is possible to prevent the white turbidity, it is possible to improve the yield of the TFT.

「発明の効果」 以上説明したように、本発明の製造方法では、パッシベーション層エッチングと画素エッチングを同時に行なうことによって、従来の製法において行なわれていた画素フォトリソエッチング工程を省略することができ、TF As has been described, "Effect of the Invention", in the manufacturing method of the present invention, by performing the passivation layer etch and the pixel etching simultaneously, it is possible to omit the pixel photolithographic etching process has been performed in the conventional method, TF
Tの製造工程を短縮化することができる。 It is possible to shorten the manufacturing process of the T.

また、画素フォトリソエッチング工程を省略することができるので、この画素フォトリソエッチング工程に起因する、レジストはがれ等の欠陥を減少させることができ、TFTの歩留まりを向上させることができる。 Further, it is possible to omit a pixel photolithographic etching process, due to the pixel photolithographic etching step, the resist is able to reduce defects peeling or the like, it is possible to improve the yield of the TFT.

また、画素フォトリソエッチングをせずにパッシベーション層を形成するので、パッシベーション層を形成するときに画素電極とパッシベーション層が接触することがなく、画素電極としてITOを使用しても、ITOの白濁を防止でき、TFTの歩留まりを向上させることができる。 Also, prevention since a passivation layer without pixel photolithographic etching, without pixel electrode and the passivation layer is in contact when forming the passivation layer, the use of ITO as the pixel electrode, the white turbidity of ITO can, it is possible to improve the yield of the TFT.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図ないし第5図はこの発明による製造方法の一例を説明するための図であって、製造工程を工程順に示すTF Figure 1 through Figure 5 is a diagram for explaining an example of a manufacturing method according to the invention, TF showing manufacturing steps in the order of steps
Tの要部の側断面図、第6図はこの発明の製造方法によって製造されるTFTの一例を示す図であって、TFTの要部の側断面図、第7図および第8図は従来のTFTの製造方法におけるパッシベーション層の形成工程を説明するための図であって、TFTの要部の側断面図である。 T main part side sectional view of the sixth drawing is a diagram showing an example of a TFT manufactured by the manufacturing method of the present invention, a side cross-sectional view of an essential part of the TFT, FIGS. 7 and 8 are conventional a diagram illustrating a step of forming the passivation layer in the manufacturing method of the TFT, which is a side sectional view of an essential part of the TFT. 5……半導体層、6……ソース電極、7……ドレイン電極、8……パッシベーション層、9……n +層。 5 ...... semiconductor layer, 6 ...... source electrode, 7 ...... drain electrode, 8 ...... passivation layer, 9 ...... n + layer.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安永 正記 東京都大田区雪谷大塚町1番7号 アル プス電気株式会社内 (56)参考文献 特開 昭62−131578(JP,A) 特開 昭62−235983(JP,A) 特開 昭61−193485(JP,A) 特開 昭61−51972(JP,A) ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Masaki Yasunaga Ota-ku, Tokyo Yukigayaotsuka-cho, No. 1, No. 7 Alps in electric Co., Ltd. (56) reference Patent Sho 62-131578 (JP, a) JP Akira 62-235983 (JP, A) JP Akira 61-193485 (JP, A) JP Akira 61-51972 (JP, A)

Claims (1)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】基板上にゲート電極及び画素電極を隔離して形成し、該ゲート電極及び画素電極並びに前記基板を覆ってゲート絶縁膜、半導体層及びn +層を順に積層し、 1. A formed by isolating the gate electrode and the pixel electrode on a substrate, covering the gate electrode and the pixel electrode and the substrate are laminated gate insulating film, the semiconductor layer and the n + layer in this order,
    前記ゲート電極上方のn +層の上にソース及びドレイン電極を形成した後、該両電極をマスクにしてn +層をエッチングした後、露出した前記半導体層並びに前記ソース電極及びドレイン電極の上にパッシベーション層を形成し、この後、前記画素電極上のゲート絶縁層、半導体層及びパッシベーション層とをエッチングして画素電極の表示部を露出させることを特徴とする薄膜トランジスタの製造方法。 After forming the source and drain electrodes on the gate electrode above the n + layer, after etching the n + layer and the both said electrode as a mask, on the exposed the semiconductor layer and the source and drain electrodes forming a passivation layer, thereafter, the gate insulating layer on the pixel electrode, a method of manufacturing the thin film transistor and wherein the exposing the display portion of the pixel electrode by etching the semiconductor layer and the passivation layer.
JP62152659A 1987-06-19 1987-06-19 A method of manufacturing a thin film transistor Expired - Lifetime JP2656495B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62152659A JP2656495B2 (en) 1987-06-19 1987-06-19 A method of manufacturing a thin film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62152659A JP2656495B2 (en) 1987-06-19 1987-06-19 A method of manufacturing a thin film transistor

Publications (2)

Publication Number Publication Date
JPS63316470A JPS63316470A (en) 1988-12-23
JP2656495B2 true JP2656495B2 (en) 1997-09-24

Family

ID=15545273

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62152659A Expired - Lifetime JP2656495B2 (en) 1987-06-19 1987-06-19 A method of manufacturing a thin film transistor

Country Status (1)

Country Link
JP (1) JP2656495B2 (en)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6355510B1 (en) 1998-12-12 2002-03-12 Lg. Philips Lcd. Co. Ltd. Method for manufacturing a thin film transistor for protecting source and drain metal lines
US6580159B1 (en) 1999-11-05 2003-06-17 Amkor Technology, Inc. Integrated circuit device packages and substrates for making the packages
US6639308B1 (en) 1999-12-16 2003-10-28 Amkor Technology, Inc. Near chip size semiconductor package
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US6847099B1 (en) 2003-02-05 2005-01-25 Amkor Technology Inc. Offset etched corner leads for semiconductor package
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
US8866278B1 (en) 2011-10-10 2014-10-21 Amkor Technology, Inc. Semiconductor device with increased I/O configuration
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
KR101486790B1 (en) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 Micro Lead Frame for semiconductor package
KR101563911B1 (en) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 Semiconductor package
TWI557183B (en) 2015-12-16 2016-11-11 Ind Tech Res Inst Silicon siloxane composition, and the optoelectronic device which comprises

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0691251B2 (en) * 1984-08-22 1994-11-14 松下電器産業株式会社 Thin film transistor array and a manufacturing method thereof
JPS61193485A (en) * 1985-02-22 1986-08-27 Matsushita Electric Ind Co Ltd Manufacture of thin film transistor array
JPH0618215B2 (en) * 1985-12-03 1994-03-09 セイコー電子工業株式会社 A method of manufacturing a thin film transistor

Also Published As

Publication number Publication date
JPS63316470A (en) 1988-12-23

Similar Documents

Publication Publication Date Title
EP0249211B1 (en) Method of manufacturing a thin film transistor
JP2508851B2 (en) The active matrix substrate and a manufacturing method thereof for a liquid crystal display device
TWI404212B (en) Thin film transistor array panel and method for manufacturing the same
JP2637078B2 (en) How to deposit the gate electrode material falling thin film field effect transistor
JP4880846B2 (en) Thin film transistor and method for forming the same
US5137841A (en) Method of manufacturing a thin film transistor using positive and negative photoresists
US5061648A (en) Method of fabricating a thin-film transistor
US6975375B2 (en) Semipermeable liquid crystal display device and manufacturing method thereof
KR100320661B1 (en) Liquid crystal display, matrix array substrate and manufacturing method thereof
EP0544229A1 (en) Thin film transistor device for driving circuit and matrix circuit
EP0493113A2 (en) A method for producing a thin film transistor and an active matrix substrate for liquid crystal display devices
US6432755B2 (en) Thin film transistor and manufacturing method therefor
EP0211401B1 (en) N+ amorphous silicon thin film transistors for matrix addressed liquid crystal displays
US6025216A (en) TET-LCD method for manufacturing the same
KR100392909B1 (en) Thin film transistor and manufacturing method thereof
JP4021194B2 (en) Method of manufacturing a thin film transistor device
JP3274081B2 (en) The method for producing a thin film transistor manufacturing method and a liquid crystal display device
US6833666B2 (en) Flat panel display with high capacitance and method of manufacturing the same
JP3082679B2 (en) Thin film transistor and a manufacturing method thereof
JP2980879B2 (en) A thin film transistor and manufacturing method thereof
JP3464944B2 (en) A thin film transistor substrate, its manufacturing method and a liquid crystal display device
JP3762002B2 (en) A thin film transistor, and a liquid crystal display device
KR980012071A (en) Manufacturing method of thin film transistor
US5990998A (en) Active matrix liquid crystal display and related method
US5976902A (en) Method of fabricating a fully self-aligned TFT-LCD

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080530

Year of fee payment: 11