JPH0613405A - Thin film transistor and manufacture thereof - Google Patents

Thin film transistor and manufacture thereof

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JPH0613405A
JPH0613405A JP16870092A JP16870092A JPH0613405A JP H0613405 A JPH0613405 A JP H0613405A JP 16870092 A JP16870092 A JP 16870092A JP 16870092 A JP16870092 A JP 16870092A JP H0613405 A JPH0613405 A JP H0613405A
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source electrode
source
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Yutaka Takizawa
裕 瀧澤
健一 ▲梁▼井
Kenichi Yanai
Tsutomu Tanaka
田中  勉
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Abstract

PURPOSE:To reduce parasitic capacitance among source-drain electrodes and a gate electrode and leakage currents, and to obtain high speed properties while preventing a burden on a peripheral circuit. CONSTITUTION:A source electrode 12a and a drain electrode 12b are formed onto a substrate 10, and parts of the electrodes 12a and 12b are coated with contact layers 14a, 14b. Insulator layers 16a, 16b are formed onto the source- drain electrodes 12a, 12b not coated with the contact layers 14a, 14b. An active layer 18 is shaped onto the substrate 10 between the contact layers 14a, 14b and onto the contact layers 14a, 14b and insulator layers 16a, 16b, and a gate electrode 22 is formed onto the active layer 18 through a gate insulating film 20. Accordingly, the insulator layers 16a, 16b are held among the superposition of the source-drain electrodes 12a, 12b and the gate electrode 22.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は薄膜トランジスタ及びそ
の製造方法に係り、特に液晶表示装置に用いるスタガ型
又は逆スタガ型の薄膜トランジスタ及びその製造方法に
関する。近年、あらゆる分野に広がりつつある情報処理
システムにおいて、薄型軽量な携帯表示装置や大画面表
示装置が要求されており、このために液晶表示装置が提
供されている。特に薄膜トランジスタを使用した液晶表
示装置は、容量が大きく、階調表示に適した表示装置と
して用途を拡げつつある。しかし、より高い表示品位の
ためには、高速動作が可能で入力インピーダンスの大き
い薄膜トランジスタ(TFT;Thin Film Transistor)
が強く求められている。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a manufacturing method thereof, and more particularly to a stagger type or inverted stagger type thin film transistor used in a liquid crystal display device and a manufacturing method thereof. 2. Description of the Related Art In recent years, thin and lightweight portable display devices and large-screen display devices are required in information processing systems that are spreading in all fields, and liquid crystal display devices are provided for this purpose. In particular, a liquid crystal display device using a thin film transistor has a large capacity and is expanding its application as a display device suitable for gradation display. However, for higher display quality, a thin film transistor (TFT) that can operate at high speed and has a large input impedance.
Is strongly demanded.

【0002】[0002]

【従来の技術】従来のスタガ型TFTを図13を用いて
説明する。ガラス基板86上に、ソース電極88a及び
ドレイン電極88bが相対して形成されている。そして
これらソース、ドレイン電極88a、88b上には、そ
れぞれコンタクト層90a、90bが設けられている。
2. Description of the Related Art A conventional staggered TFT will be described with reference to FIG. A source electrode 88a and a drain electrode 88b are formed on the glass substrate 86 so as to face each other. Contact layers 90a and 90b are provided on the source and drain electrodes 88a and 88b, respectively.

【0003】また、コンタクト層90a、90b上及び
コンタクト層90a、90b間のガラス基板86上に
は、活性層92が形成されており、コンタクト層90
a、90bを介してソース、ドレイン電極88a、88
bにオーミック接触している。更に、この活性層92上
には、ゲート絶縁層94を介してゲート電極96が形成
されている。
An active layer 92 is formed on the contact layers 90a and 90b and on the glass substrate 86 between the contact layers 90a and 90b.
source and drain electrodes 88a and 88 via a and 90b.
Ohmic contact with b. Further, a gate electrode 96 is formed on the active layer 92 via a gate insulating layer 94.

【0004】[0004]

【発明が解決しようとする課題】上記従来のスタガ型T
FTにおいては、そのMOS−FET(Metal Oxide Se
miconductor-Field Effect Transistor )の電極間キャ
パシタに、図中の容量Cに示されるように、ゲート電極
96とソース、ドレイン電極88a、88bとがゲート
絶縁層94を介して重なりあった成分があり、この容量
Cは空乏層容量のように本質的な成分ではなく、寄生容
量である。ところが、現在の露光精度では、ゲート電極
96とソース、ドレイン電極88a、88bとの位置合
わせのマージンのために、ゲート電極96とソース、ド
レイン電極88a、88bとの重なりを広くとる必要が
ある。このため、ゲート電極96とソース、ドレイン電
極88a、88bとの間の寄生容量Cがかなりの大きさ
になっていた。
SUMMARY OF THE INVENTION The above-mentioned conventional stagger type T
In FT, the MOS-FET (Metal Oxide Se
In the inter-electrode capacitor of the (miconductor-Field Effect Transistor), there is a component in which the gate electrode 96 and the source / drain electrodes 88a and 88b overlap with each other through the gate insulating layer 94, as shown by the capacitance C in the figure. The capacitance C is not an essential component like the depletion layer capacitance but a parasitic capacitance. However, with the current exposure accuracy, it is necessary to widen the overlap between the gate electrode 96 and the source / drain electrodes 88a and 88b in order to allow a margin for alignment between the gate electrode 96 and the source / drain electrodes 88a and 88b. Therefore, the parasitic capacitance C between the gate electrode 96 and the source / drain electrodes 88a and 88b is considerably large.

【0005】従って、ゲート電極96とソース、ドレイ
ン電極88a、88bとの間には比較的大きなキャパシ
タが形成され、これによってトランジスタの動作速度が
限定される一因となり、また液晶ディスプレイのように
マトリクス化した場合には、周辺の駆動回路に負担をか
けるという問題があった。また、上記従来のスタガ型T
FTの製造方法においては、手番短縮のために、ゲート
電極96、ゲート絶縁層94及び活性層92を同一のマ
スクを用いて一括にパターン形成する場合には、図中の
矢印に示されるように、その端面部においてゲート電極
96からソース、ドレイン電極88a、88bに流れる
リーク電流IL を生じていた。そしてこの端面リーク電
流IL の存在は、トランジスタのON/OFFの電流比
を悪くする原因となるという問題があった。
Therefore, a relatively large capacitor is formed between the gate electrode 96 and the source / drain electrodes 88a and 88b, which contributes to the limitation of the operating speed of the transistor, and the matrix like the liquid crystal display. However, in the case of the realization, there is a problem that the peripheral drive circuit is burdened. Further, the above-mentioned conventional stagger type T
In the FT manufacturing method, when the gate electrode 96, the gate insulating layer 94, and the active layer 92 are collectively patterned using the same mask to shorten the turn, as shown by the arrow in the figure. In addition, a leak current I L flowing from the gate electrode 96 to the source / drain electrodes 88a and 88b was generated at the end face portion. The existence of the end face leak current I L causes a problem that the ON / OFF current ratio of the transistor is deteriorated.

【0006】また、この端面リーク電流を防ぐために基
板全体に窒化珪素膜等を堆積していたが、窒化珪素膜下
のソース、ドレイン電極88a、88bとの接触をとる
ために、新たに窒化珪素膜の穴あけ加工が必要となっ
た。このため、製造工程が増加し、複雑化するという問
題も生じた。そこで本発明は、ソース、ドレイン電極と
ゲート電極との間の寄生容量及びリーク電流を減少さ
せ、高速性と共に周辺回路に負担をかけないTFT及び
その製造方法を提供することを目的とする。
Further, a silicon nitride film or the like is deposited on the entire substrate in order to prevent the end face leak current, but in order to make contact with the source / drain electrodes 88a and 88b under the silicon nitride film, a new silicon nitride film is formed. Membrane drilling was required. For this reason, there is a problem that the number of manufacturing steps increases and becomes complicated. Therefore, it is an object of the present invention to provide a TFT and a method of manufacturing the same which reduce the parasitic capacitance and leak current between the source / drain electrodes and the gate electrode, and which do not impair the peripheral circuit at a high speed.

【0007】[0007]

【課題を解決するための手段】図1は本発明の原理を説
明するためのTFTの断面図である。基板10上に、ソ
ース電極12a及びドレイン電極12bが相対して形成
されている。これらソース、ドレイン電極12a、12
bの一部は、それぞれコンタクト層14a、14bによ
って覆われている。そしてこのコンタクト層14a、1
4bによって覆われていないソース、ドレイン電極12
a、12b上に、絶縁体層16a、16bが形成されて
いる点に、本発明の特徴がある。
FIG. 1 is a sectional view of a TFT for explaining the principle of the present invention. A source electrode 12a and a drain electrode 12b are formed on the substrate 10 so as to face each other. These source and drain electrodes 12a, 12
Part of b is covered with contact layers 14a and 14b, respectively. Then, the contact layers 14a, 1
Source / drain electrode 12 not covered by 4b
The present invention is characterized in that the insulating layers 16a and 16b are formed on the a and 12b.

【0008】また、コンタクト層14a、14b間の基
板10上並びにコンタクト層14a、14b及び絶縁体
層16a、16b上には、活性層18が形成されてお
り、コンタクト層14a、14bを介してソース、ドレ
イン電極12a、12bにオーミック接続されている。
更に、この活性層18上には、ゲート絶縁膜20を介し
てゲート電極22が形成されている。
An active layer 18 is formed on the substrate 10 between the contact layers 14a and 14b and on the contact layers 14a and 14b and the insulator layers 16a and 16b. The active layer 18 is formed via the contact layers 14a and 14b. Ohmic connection is made to the drain electrodes 12a and 12b.
Further, a gate electrode 22 is formed on the active layer 18 via a gate insulating film 20.

【0009】[0009]

【作用】このように本発明では、ソース、ドレイン電極
12a、12bとゲート電極22とが重なり合う間に絶
縁体層16a、16bが挟み込まれていることにより、
ソース、ドレイン電極12a、12bとゲート電極22
との距離が増加する。従って、これらソース、ドレイン
電極12a、12bとゲート電極22との間の寄生容量
Cを減少させることができる。
As described above, in the present invention, the insulator layers 16a and 16b are sandwiched between the source / drain electrodes 12a and 12b and the gate electrode 22 which are overlapped with each other.
Source / drain electrodes 12a and 12b and gate electrode 22
The distance to and increases. Therefore, the parasitic capacitance C between the source / drain electrodes 12a and 12b and the gate electrode 22 can be reduced.

【0010】また、ソース、ドレイン電極12a、12
bが絶縁体層16a、16bによって覆われていること
により、ゲート電極22から端面を経てソース、ドレイ
ン電極12a、12bに流れるリーク電流IL を減少さ
せることができる。
Further, the source and drain electrodes 12a, 12
Since b is covered with the insulating layers 16a and 16b, the leak current I L flowing from the gate electrode 22 to the source / drain electrodes 12a and 12b through the end face can be reduced.

【0011】[0011]

【実施例】以下、図示する実施例に基づいて具体的に説
明する。図2及び図3はそれぞれ本発明の第1の実施例
によるスタガ型TFTを示す断面図及び斜視図である。
ガラス等からなる透明絶縁性基板30上に、ITO(In
dium Tin Oxide)からなる透明なソース電極32a及び
ドレイン電極32bが相対して形成されている。これら
ソース、ドレイン電極32a、32bの対向する側面及
び上面の一部は、それぞれn型コンタクト層34a、3
4bによって覆われている。そしてこのn型コンタクト
層34a、34bによって覆われていないソース、ドレ
イン電極32a、32b上には、例えば窒化珪素、酸化
珪素等からなる絶縁体層36a、36bが形成されてい
る。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A concrete description will be given below based on the illustrated embodiments. 2 and 3 are a sectional view and a perspective view, respectively, showing a stagger type TFT according to a first embodiment of the present invention.
On the transparent insulating substrate 30 made of glass or the like, ITO (In
A transparent source electrode 32a and a drain electrode 32b made of indium tin oxide are formed opposite to each other. The source and drain electrodes 32a and 32b are provided with n-type contact layers 34a and 3a, respectively, on the side surfaces and a part of the upper surface facing each other.
It is covered by 4b. Insulator layers 36a and 36b made of, for example, silicon nitride or silicon oxide are formed on the source and drain electrodes 32a and 32b which are not covered with the n-type contact layers 34a and 34b.

【0012】また、これらn型コンタクト層34a、3
4b間の透明絶縁性基板30上並びにn型コンタクト層
34a、34b及び絶縁体層36a、36b上には、例
えばイントリンシックなi型a−Siからなる活性層3
8が形成されている。そしてこの活性層38は、n型コ
ンタクト層34a、34bを介してソース、ドレイン電
極32a、32bにオーミック接続されている。更に、
この活性層38上には、ゲート絶縁膜40を介して例え
ばAl(アルミニウム)からなるゲート電極42が形成
されている。ここで、絶縁体層36a、36bが、ソー
ス、ドレイン電極32a、32bとゲート電極42とが
重なり合う間に介在している点に、本実施例の特徴があ
る。
The n-type contact layers 34a, 3
On the transparent insulating substrate 30 between 4b and on the n-type contact layers 34a and 34b and the insulator layers 36a and 36b, for example, the active layer 3 made of intrinsic i-type a-Si.
8 is formed. The active layer 38 is ohmic-connected to the source / drain electrodes 32a and 32b via the n-type contact layers 34a and 34b. Furthermore,
A gate electrode 42 made of, for example, Al (aluminum) is formed on the active layer 38 via a gate insulating film 40. Here, the present embodiment is characterized in that the insulator layers 36a and 36b are interposed between the source / drain electrodes 32a and 32b and the gate electrode 42 which are overlapped with each other.

【0013】次に、図2に示すスタガ型TFTの製造方
法を、図4の工程図を用いて説明する。透明絶縁性基板
30上に、ITOからなる透明なソース電極32a及び
ドレイン電極32bを相対して形成する。続いて、全面
に絶縁体層を堆積した後、通常のフォトリソグラフィ法
を用いて、この絶縁体層を所定の形状にパターニング
し、ソース電極32a及びドレイン電極32b上に絶縁
体層36a、36bを階段状に形成する。
Next, a method of manufacturing the stagger type TFT shown in FIG. 2 will be described with reference to the process chart of FIG. On the transparent insulating substrate 30, transparent source electrodes 32a and drain electrodes 32b made of ITO are formed opposite to each other. Then, after depositing an insulator layer on the entire surface, the insulator layer is patterned into a predetermined shape by using a normal photolithography method to form insulator layers 36a and 36b on the source electrode 32a and the drain electrode 32b. Form in a staircase.

【0014】次いで、P(リン)ドーパントを含む雰囲
気において、例えばPH3 (ホスフィン)プラズマを用
い、絶縁体層36a、36bによって覆われていないI
TOからなるソース電極32a及びドレイン電極32b
の露出部分に、Pの吸着層を選択的に形成し、このP吸
着層からなるn型コンタクト層34a、34bを形成す
る(図4(a)参照)。
Then, in an atmosphere containing a P (phosphorus) dopant, for example, PH 3 (phosphine) plasma is used, and I is not covered with the insulator layers 36a and 36b.
Source electrode 32a and drain electrode 32b made of TO
A P adsorption layer is selectively formed on the exposed portion of the n-type contact layers 34a and 34b (see FIG. 4A).

【0015】次いで、全面に活性層38、ゲート絶縁膜
40及びゲート電極42を順に成膜した後、これらゲー
ト電極42、ゲート絶縁膜40及び活性層38を同一の
マスクを用いて一括にパターン形成し、素子分離を行
う。こうして、図2及び図3に示すスタガ型TFTを作
製する(図4(b)参照)。このように本実施例によれ
ば、ソース、ドレイン電極32a、32bとゲート電極
42とが重なり合う間にそれぞれ絶縁体層36a、36
bを挟み込むことにより、ソース、ドレイン電極32
a、32bとゲート電極42との距離を増加させ、これ
ら電極間の寄生容量を減少させることができる。
Next, after the active layer 38, the gate insulating film 40 and the gate electrode 42 are sequentially formed on the entire surface, the gate electrode 42, the gate insulating film 40 and the active layer 38 are collectively patterned using the same mask. Then, the elements are separated. Thus, the staggered TFT shown in FIGS. 2 and 3 is manufactured (see FIG. 4B). As described above, according to this embodiment, the insulating layers 36a and 36a are formed while the source and drain electrodes 32a and 32b and the gate electrode 42 are overlapped with each other.
By sandwiching b, the source and drain electrodes 32
It is possible to increase the distance between a and 32b and the gate electrode 42 and reduce the parasitic capacitance between these electrodes.

【0016】また、ソース、ドレイン電極32a、32
bを絶縁体層36a、36bによって覆うことにより、
ゲート電極42から端面を経てソース、ドレイン電極3
2a、32bに流れるリーク電流を減少させることがで
きる。また、この端面リーク電流を防ぐために、窒化珪
素膜等を堆積したり、その窒化珪素膜下のソース、ドレ
イン電極32a、32bとの接触をとるために窒化珪素
膜の穴あけ加工をしたりする工程が不要になる分だけ、
製造工程を簡略化することができる。更に、本実施例に
おける製造プロセスにおいては、従来の水準の露光精度
をそのまま適用することができる。
Further, source / drain electrodes 32a, 32
By covering b with the insulator layers 36a and 36b,
Source / drain electrode 3 from the gate electrode 42 through the end face
It is possible to reduce the leak current flowing through 2a and 32b. Further, in order to prevent the end face leak current, a step of depositing a silicon nitride film or the like, or a step of boring the silicon nitride film to make contact with the source and drain electrodes 32a and 32b under the silicon nitride film. Is unnecessary,
The manufacturing process can be simplified. Further, in the manufacturing process of this embodiment, the exposure accuracy of the conventional level can be applied as it is.

【0017】次に、本発明の第2の実施例によるスタガ
型TFTを、図5の斜視図を用いて説明する。尚、上記
図3に示すTFTと同一の構成要素には同一の符号を付
して説明を省略する。本実施例によるスタガ型TFT
は、MOS−FET部分は上記第1の実施例によるスタ
ガ型TFTと同様の構造を有しているが、ドレイン電極
32bを覆っている絶縁体層36bがゲート電極42を
兼ねるゲートバスライン44とドレインバスライン46
との交差部の層間絶縁膜として兼用されている点に特徴
がある。
Next, a stagger type TFT according to a second embodiment of the present invention will be described with reference to the perspective view of FIG. The same components as those of the TFT shown in FIG. 3 are designated by the same reference numerals and the description thereof will be omitted. Stagger type TFT according to this embodiment
The MOS-FET portion has a structure similar to that of the staggered TFT according to the first embodiment, but the insulator layer 36b covering the drain electrode 32b serves as the gate bus line 44 which also serves as the gate electrode 42. Drain bus line 46
It is characterized in that it is also used as an interlayer insulating film at the intersection with and.

【0018】従って、本実施例によれば、ソース、ドレ
イン電極32a、32bとゲート電極42との間の寄生
容量を減少させ、ゲート電極42からソース、ドレイン
電極32a、32bへのリーク電流を減少させるための
絶縁体層36a、36bの形成を、ゲートバスライン4
4及びドレインバスライン46間の層間絶縁膜の形成と
同時に行うこととなるため、製造工程の簡略化を図るこ
とができる。
Therefore, according to this embodiment, the parasitic capacitance between the source / drain electrodes 32a, 32b and the gate electrode 42 is reduced, and the leak current from the gate electrode 42 to the source / drain electrodes 32a, 32b is reduced. The formation of the insulator layers 36a and 36b for controlling the gate bus line 4
4 and the drain bus line 46 are formed at the same time when the interlayer insulating film is formed, the manufacturing process can be simplified.

【0019】次に、本発明の第3の実施例によるスタガ
型TFTを、図6の断面図を用いて説明する。尚、上記
図2に示すTFTと同一の構成要素には同一の符号を付
して説明を省略する。透明絶縁性基板30上に、例えば
Cr(クロム)やAl等からなる不透明なソース電極4
8a及びドレイン電極48bが相対して形成されてい
る。これらソース、ドレイン電極48a、48b上に
は、例えば窒化珪素、酸化珪素等からなる絶縁体層50
a、50bが階段状に形成されている。そしてソース、
ドレイン電極48a、48bの対向する側面及び上面の
一部並びに絶縁体層50a、50b上に、それぞれ例え
ばn型a−Siからなるn型コンタクト層52a、52
bが形成されている。
Next, a stagger type TFT according to a third embodiment of the present invention will be described with reference to the sectional view of FIG. The same components as those of the TFT shown in FIG. 2 are designated by the same reference numerals and the description thereof will be omitted. On the transparent insulating substrate 30, an opaque source electrode 4 made of, for example, Cr (chrome) or Al
8a and the drain electrode 48b are formed opposite to each other. An insulator layer 50 made of, for example, silicon nitride or silicon oxide is formed on the source and drain electrodes 48a and 48b.
a and 50b are formed stepwise. And the sauce,
The n-type contact layers 52a and 52 made of, for example, n-type a-Si, are formed on the opposing side surfaces and part of the upper surfaces of the drain electrodes 48a and 48b and on the insulating layers 50a and 50b, respectively.
b is formed.

【0020】また、これらn型コンタクト層52a、5
2b上及びn型コンタクト層52a、52b間の透明絶
縁性基板30上には、活性層38が形成されている。そ
してこの活性層38は、n型コンタクト層52a、52
bを介してソース、ドレイン電極48a、48bにオー
ミック接続されている。更に、この活性層38上には、
ゲート絶縁膜40を介してゲート電極42が形成されて
いる。ここでも、絶縁体層50a、50bは、ソース、
ドレイン電極48a、48bとゲート電極42とが重な
り合う間に介在している。
Further, these n-type contact layers 52a, 5
The active layer 38 is formed on the transparent insulating substrate 30 between the 2b and the n-type contact layers 52a and 52b. The active layer 38 is formed of the n-type contact layers 52a and 52a.
It is ohmic-connected to the source / drain electrodes 48a and 48b through b. Further, on the active layer 38,
A gate electrode 42 is formed via the gate insulating film 40. Again, the insulator layers 50a, 50b are the sources,
The drain electrodes 48a and 48b and the gate electrode 42 are interposed between the overlapping electrodes.

【0021】次に、図6に示すスタガ型TFTの製造方
法を、図7及び図8の工程図を用いて説明する。透明絶
縁性基板30上に、CrやAl等からなる不透明なソー
ス電極48a及びドレイン電極48bを相対して形成す
る(図7(a)参照)。続いて、全面に絶縁体層50を
堆積した後、この絶縁体層50上にレジスト54を塗布
する(図7(b)参照)。
Next, a method of manufacturing the stagger type TFT shown in FIG. 6 will be described with reference to the process diagrams of FIGS. On the transparent insulating substrate 30, opaque source electrodes 48a and drain electrodes 48b made of Cr, Al, or the like are formed opposite to each other (see FIG. 7A). Subsequently, after depositing the insulator layer 50 on the entire surface, a resist 54 is applied on the insulator layer 50 (see FIG. 7B).

【0022】次いで、透明絶縁性基板30側から露光を
行い、更に現像を行うと、図中の矢印に示されるよう
に、光の回り込みによりソース、ドレイン電極48a、
48b間よりも広い間隔をもってパターニングされたレ
ジスト54a、54bが形成される。従って、このレジ
スト54a、54bをマスクとして絶縁体層50をエッ
チングして、絶縁体層50a、50bを形成する。こう
して、ソース、ドレイン電極48a、48b上に絶縁体
層50a、50bを階段状に形成する(図8(a)参
照)。
Then, exposure is performed from the transparent insulating substrate 30 side and further development is performed. As shown by the arrow in the figure, the source and drain electrodes 48a, 48a,
Patterned resists 54a and 54b are formed with an interval wider than 48b. Therefore, the insulating layers 50 are etched using the resists 54a and 54b as masks to form the insulating layers 50a and 50b. Thus, the insulator layers 50a and 50b are formed in steps on the source and drain electrodes 48a and 48b (see FIG. 8A).

【0023】次いで、レジスト54a、54bを除去し
た後、全面に、例えばPドーパントを含むn型a−Si
層を堆積し、通常のフォトリソグラフィ法を用いて所定
の形状にパターニングして、ソース、ドレイン電極48
a、48bの対向する側面及び上面の一部並びに絶縁体
層50a、50b上に、それぞれn型コンタクト層52
a、52bを形成する。
Next, after removing the resists 54a and 54b, for example, an n-type a-Si containing P dopant is formed on the entire surface.
A layer is deposited and patterned into a predetermined shape by using a normal photolithography method to form a source / drain electrode 48.
The n-type contact layer 52 is provided on a part of the opposite side surfaces and upper surfaces of the a and 48b and on the insulator layers 50a and 50b, respectively.
a and 52b are formed.

【0024】続いて、全面に活性層38、ゲート絶縁膜
40及びゲート電極42を順に成膜した後、これらゲー
ト電極42、ゲート絶縁膜40、活性層38及びn型コ
ンタクト層52a、52bを同一のマスクを用いて一括
にパターン形成し、素子分離を行う。こうして、図6に
示すスタガ型TFTを作製する(図8(b)参照)。こ
のように本実施例によれば、ソース、ドレイン電極48
a、48bとゲート電極42とが重なり合う間に絶縁体
層50a、50bを挟み込むことにより、上記第1の実
施例と同様な効果を奏することができる。
Subsequently, after the active layer 38, the gate insulating film 40 and the gate electrode 42 are sequentially formed on the entire surface, the gate electrode 42, the gate insulating film 40, the active layer 38 and the n-type contact layers 52a and 52b are formed in the same structure. The mask is used to form a pattern at a time to separate the elements. Thus, the staggered TFT shown in FIG. 6 is manufactured (see FIG. 8B). Thus, according to this embodiment, the source / drain electrode 48
By sandwiching the insulator layers 50a and 50b between the gate electrodes 42 and 48a and 48b, the same effect as that of the first embodiment can be obtained.

【0025】また、不透明なソース電極48a及びドレ
イン電極48bをマスクとして用いる透明絶縁性基板3
0側から露光を行うことにより、ソース、ドレイン電極
48a、48bと絶縁体層50a、50bとの段差構造
を容易に形成することができるため、製造工程の簡略化
を図ることができる。次に、上記第4の実施例によるス
タガ型TFTの製造方法を、図9及び図10に示す工程
図を用いて説明する。尚、上記図7及び図8に示すTF
Tと同一の構成要素には同一の符号を付して説明を省略
する。
The transparent insulating substrate 3 using the opaque source electrode 48a and drain electrode 48b as a mask
By performing the exposure from the 0 side, a step structure between the source / drain electrodes 48a and 48b and the insulating layers 50a and 50b can be easily formed, so that the manufacturing process can be simplified. Next, a method of manufacturing the staggered TFT according to the fourth embodiment will be described with reference to the process diagrams shown in FIGS. The TF shown in FIGS.
The same components as those of T are designated by the same reference numerals and description thereof will be omitted.

【0026】透明絶縁性基板30上に、CrやAl等か
らなる不透明なソース電極48a及びドレイン電極48
bを相対して形成する。続いて、全面にn型コンタクト
層56及び絶縁体層58を順に堆積した後、この絶縁体
層58上にレジスト60を塗布する(図9(a)参
照)。次いで、透明絶縁性基板30側から図中の矢印に
示されるような光の回り込みを利用した露光を行って、
レジスト60a、60bをパターニングする。そしてこ
のレジスト60a、60bをマスクとして絶縁体層58
及びn型コンタクト層56をドライエッチングする。こ
うして、ソース、ドレイン電極48a、48b上に、絶
縁体層58a、58b及びn型コンタクト層56a、5
6bを階段状に形成する(図9(b)参照)。
On the transparent insulating substrate 30, opaque source electrode 48a and drain electrode 48 made of Cr, Al, or the like.
b are formed oppositely. Subsequently, an n-type contact layer 56 and an insulator layer 58 are sequentially deposited on the entire surface, and then a resist 60 is applied on the insulator layer 58 (see FIG. 9A). Next, exposure is performed from the transparent insulating substrate 30 side using light wraparound as shown by the arrow in the figure,
The resists 60a and 60b are patterned. The insulating layer 58 is formed by using the resists 60a and 60b as masks.
And the n-type contact layer 56 is dry-etched. Thus, the insulator layers 58a and 58b and the n-type contact layers 56a and 5a and 5b are formed on the source and drain electrodes 48a and 48b.
6b is formed stepwise (see FIG. 9B).

【0027】次いで、再びレジスト60a、60bをマ
スクとして絶縁体層58a、58bをウエットエッチン
グする。このとき、図中の矢印に示されるように、サイ
ドエッチを生じさせることにより、n型コンタクト層5
6a、56b上に絶縁体層58a、58bを階段状に形
成する。こうして、ソース、ドレイン電極48a、48
bとn型コンタクト層56a、56bと絶縁体層58
a、58bとの段差構造が形成される(図10(a)参
照)。
Then, the insulator layers 58a and 58b are wet-etched again using the resists 60a and 60b as masks. At this time, as shown by the arrow in the figure, the n-type contact layer 5 is formed by causing side etching.
Insulator layers 58a and 58b are formed stepwise on 6a and 56b. Thus, the source and drain electrodes 48a, 48
b, n-type contact layers 56a and 56b, and insulator layer 58
A step structure with a and 58b is formed (see FIG. 10A).

【0028】次いで、レジスト60a、60bを除去し
た後、全面に活性層38、ゲート絶縁膜40及びゲート
電極42を順に成膜した後、これらゲート電極42、ゲ
ート絶縁膜40及び活性層38を同一のマスクを用いて
一括にパターン形成し、素子分離を行う。こうして、ス
タガ型TFTを作製する(図10(b)参照)。このよ
うに本実施例によれば、ソース、ドレイン電極48a、
48b上のn型コンタクト層56a、56bとゲート電
極42とが重なり合う間に絶縁体層58a、58bを挟
み込む構造は公知であるが、不透明なソース電極48a
及びドレイン電極48bをマスクとして利用する透明絶
縁性基板30側からの露光を行うことにより、ソース、
ドレイン電極48a、48bとn型コンタクト層56
a、56bと絶縁体層58a、58bとの段差構造を容
易に形成することができるため、製造工程の簡略化を図
ることができる。
Next, after removing the resists 60a and 60b, an active layer 38, a gate insulating film 40, and a gate electrode 42 are sequentially formed on the entire surface, and then the gate electrode 42, the gate insulating film 40, and the active layer 38 are made the same. The mask is used to form a pattern at a time to separate the elements. In this way, a staggered TFT is manufactured (see FIG. 10B). Thus, according to this embodiment, the source / drain electrodes 48a,
Although a structure is known in which the insulator layers 58a and 58b are sandwiched between the n-type contact layers 56a and 56b on the gate electrode 48 and the gate electrode 42, the opaque source electrode 48a is known.
By exposing from the transparent insulating substrate 30 side using the drain electrode 48b as a mask, the source,
The drain electrodes 48a and 48b and the n-type contact layer 56
Since the step structure between the a and 56b and the insulating layers 58a and 58b can be easily formed, the manufacturing process can be simplified.

【0029】次に、本発明の第5の実施例によるスタガ
型TFTを、図11の断面図を用いて説明する。尚、上
記図2に示すTFTと同一の構成要素には同一の符号を
付して説明を省略する。透明絶縁性基板30上に、例え
ばITOからなるソース電極62a及びドレイン電極6
2bが相対して形成されている。これらソース、ドレイ
ン電極62a、62b側面及び上面は、例えば窒化珪
素、酸化珪素等からなる絶縁体層64によって覆われて
いる。そしてソース、ドレイン電極62a、62b上の
絶縁体層64に開口されたコンタクト窓内に、それぞれ
例えばn型a−Siからなるn型コンタクト層66a、
66bが形成されている。
Next, a stagger type TFT according to a fifth embodiment of the present invention will be described with reference to the sectional view of FIG. The same components as those of the TFT shown in FIG. 2 are designated by the same reference numerals and the description thereof will be omitted. On the transparent insulating substrate 30, the source electrode 62a and the drain electrode 6 made of, for example, ITO.
2b are formed facing each other. Side surfaces and upper surfaces of the source and drain electrodes 62a and 62b are covered with an insulator layer 64 made of, for example, silicon nitride or silicon oxide. Then, in the contact windows opened in the insulator layer 64 on the source and drain electrodes 62a and 62b, n-type contact layers 66a made of, for example, n-type a-Si,
66b is formed.

【0030】また、これら絶縁体層64及びn型コンタ
クト層66a、66b上には、例えばイントリンシック
なi型a−Siからなる活性層38が形成されている。
そしてこの活性層38は、n型コンタクト層66a、6
6bを介してソース、ドレイン電極62a、62bにオ
ーミック接続されている。更に、この活性層38上に
は、ゲート絶縁膜40を介してゲート電極42が形成さ
れている。ここでは、絶縁体層64は、ソース、ドレイ
ン電極62a、62bとゲート電極42とが重なり合う
間に介在しているのみならず、ソース、ドレイン電極6
2a、62bと活性層38との間にも介在している。
On the insulator layer 64 and the n-type contact layers 66a and 66b, an active layer 38 made of, for example, intrinsic i-type a-Si is formed.
The active layer 38 is the n-type contact layers 66a, 6a.
Ohmic connection is made to the source and drain electrodes 62a and 62b via 6b. Further, a gate electrode 42 is formed on the active layer 38 via a gate insulating film 40. Here, the insulator layer 64 is not only interposed between the source / drain electrodes 62a and 62b and the gate electrode 42 overlapping with each other, but also the source / drain electrode 6 is provided.
It is also interposed between 2a and 62b and the active layer 38.

【0031】このように本実施例によれば、n型コンタ
クト層66a、66b部分を除いてソース、ドレイン電
極62a、62b全体を絶縁体層64によって覆うこと
により、上記第1の実施例と同様に、ゲート電極42か
ら端面を経てソース、ドレイン電極62a、62bに流
れるリーク電流を減少させることができる。また同時
に、絶縁体層64が、ITOからなるソース、ドレイン
電極62a、62bからi型a−Siからなる活性層3
8へのIn(インジウム)、Sn(スズ)等の拡散を阻
止するバリア層として機能するため、こうした不純物拡
散によるトランジスタ特性の劣化を防止することができ
る。
As described above, according to this embodiment, the source and drain electrodes 62a and 62b are entirely covered with the insulating layer 64 except for the n-type contact layers 66a and 66b. In addition, it is possible to reduce the leak current flowing from the gate electrode 42 to the source / drain electrodes 62a and 62b through the end faces. At the same time, the insulator layer 64 includes the source and drain electrodes 62a and 62b made of ITO and the active layer 3 made of i-type a-Si.
Since it functions as a barrier layer that prevents diffusion of In (indium), Sn (tin), etc. into the semiconductor layer 8, deterioration of transistor characteristics due to such impurity diffusion can be prevented.

【0032】次に、本発明の第6の実施例によるUFI
D(Universal Field Induced Drain )構造のスタガ型
TFTを、図12の断面図を用いて説明する。透明絶縁
性基板30上に、例えばAlからなるソース電極68a
及びドレイン電極68bが相対して形成されている。こ
れらソース、ドレイン電極68a、68b側面には、そ
れぞれn型コンタクト層70a、70b及びp型コンタ
クト層72a、72bが2段に設けられている。また、
ソース、ドレイン電極68a、68b上には、例えば窒
化珪素、酸化珪素等からなる絶縁体層74a、74bが
それぞれ形成されている。
Next, a UFI according to a sixth embodiment of the present invention.
A staggered TFT having a D (Universal Field Induced Drain) structure will be described with reference to the sectional view of FIG. A source electrode 68a made of, for example, Al is formed on the transparent insulating substrate 30.
And the drain electrode 68b are formed opposite to each other. N-type contact layers 70a and 70b and p-type contact layers 72a and 72b are provided in two stages on the side surfaces of the source and drain electrodes 68a and 68b, respectively. Also,
Insulator layers 74a and 74b made of, for example, silicon nitride, silicon oxide, or the like are formed on the source and drain electrodes 68a and 68b, respectively.

【0033】また、n型コンタクト層72a、72b間
の透明絶縁性基板30上並びに絶縁体層74a、74b
及びn型コンタクト層72a、72b上には、例えばイ
ントリンシックなi型a−Siからなる活性層76が形
成されている。そしてこの活性層76は、n型コンタク
ト層72a及びp型コンタクト層72aを介してソース
電極68aにオーミック接続され、またn型コンタクト
層72b及びp型コンタクト層72bを介してドレイン
電極68bにオーミック接続されている。
Further, on the transparent insulating substrate 30 between the n-type contact layers 72a and 72b and the insulating layers 74a and 74b.
An active layer 76 made of, for example, intrinsic i-type a-Si is formed on the n-type contact layers 72a and 72b. The active layer 76 is ohmic-connected to the source electrode 68a via the n-type contact layer 72a and the p-type contact layer 72a, and ohmic-connected to the drain electrode 68b via the n-type contact layer 72b and the p-type contact layer 72b. Has been done.

【0034】更に、この活性層76上のソース電極68
a側には、ゲート絶縁膜78を介して第1ゲート電極8
0が形成されている。また、活性層76上のドレイン電
極68b側及び第1ゲート電極80上のドレイン電極6
8b側には、ゲート絶縁膜82を介して第2ゲート電極
84が形成されている。ここでは、絶縁体層74a、7
4bは、ソース、ドレイン電極68a、68bと第1及
び第2ゲート電極80、84とが重なり合う間にそれぞ
れ介在している。
Further, the source electrode 68 on the active layer 76 is formed.
On the a side, the first gate electrode 8 is provided via the gate insulating film 78.
0 is formed. In addition, the drain electrode 68 b on the active layer 76 and the drain electrode 6 on the first gate electrode 80.
A second gate electrode 84 is formed on the 8b side with a gate insulating film 82 interposed therebetween. Here, the insulator layers 74a, 7a
4b is interposed between the source and drain electrodes 68a and 68b and the first and second gate electrodes 80 and 84, respectively.

【0035】このように本実施例によれば、UFID構
造のスタガ型TFTにおいても、ソース、ドレイン電極
68a、68bと第1及び第2ゲート電極80、84と
が重なり合う間に絶縁体層74a、74bを挟み込むこ
とにより、ソース、ドレイン電極68a、68bと第1
及び第2ゲート電極80、84との距離を増加させ、こ
れら電極間の寄生容量の緩和を図ることができる。
As described above, according to this embodiment, also in the staggered TFT having the UFID structure, the insulator layer 74a, while the source / drain electrodes 68a, 68b and the first and second gate electrodes 80, 84 overlap each other. By sandwiching 74b, the source and drain electrodes 68a, 68b and the first
Also, the distance from the second gate electrodes 80 and 84 can be increased to reduce the parasitic capacitance between these electrodes.

【0036】また、ソース、ドレイン電極68a、68
bを絶縁体層74a、74bによって覆うことにより、
第1及び第2ゲート電極80、84から端面を経てソー
ス、ドレイン電極68a、68bに流れるリーク電流を
減少させることができる。尚、上記実施例においては、
ゲート電極が上部に位置するスタガ型TFTについて述
べてきたが、これに限定されるわけではなく、逆スタガ
型TFTにも同様に適用することができる。
Further, the source and drain electrodes 68a, 68
By covering b with the insulator layers 74a and 74b,
It is possible to reduce the leak current flowing from the first and second gate electrodes 80 and 84 to the source / drain electrodes 68a and 68b through the end faces. In the above embodiment,
Although the stagger type TFT in which the gate electrode is located above has been described, the present invention is not limited to this and can be similarly applied to an inverted stagger type TFT.

【0037】[0037]

【発明の効果】以上説明したように本発明によれば、薄
膜トランジスタのソース、ドレイン電極とゲート電極と
が重なり合う間に絶縁体層を設けることにより、これら
の電極間の寄生容量を減少させることができると共に、
ゲート電極からソース、ドレイン電極に流れるリーク電
流を減少させることができるため、高速性と共に周辺回
路に負担をかけない性能向上を実現することができる。
As described above, according to the present invention, by providing the insulating layer between the source and drain electrodes of the thin film transistor and the gate electrode, the parasitic capacitance between these electrodes can be reduced. While you can
Since the leak current flowing from the gate electrode to the source and drain electrodes can be reduced, it is possible to achieve high speed and performance improvement without burdening the peripheral circuits.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の原理を説明するためのTFTの断面図
である。
FIG. 1 is a sectional view of a TFT for explaining the principle of the present invention.

【図2】本発明の第1の実施例によるスタガ型TFTを
示す断面図である。
FIG. 2 is a cross-sectional view showing a stagger type TFT according to a first embodiment of the present invention.

【図3】本発明の第1の実施例によるスタガ型TFTを
示す斜視図である。
FIG. 3 is a perspective view showing a stagger type TFT according to a first embodiment of the present invention.

【図4】図2に示すスタガ型TFTの製造方法を説明す
るための工程図である。
FIG. 4 is a process drawing for explaining the manufacturing method of the staggered TFT shown in FIG.

【図5】本発明の第2の実施例によるスタガ型TFTを
示す斜視図である。
FIG. 5 is a perspective view showing a stagger type TFT according to a second embodiment of the present invention.

【図6】本発明の第3の実施例によるスタガ型TFTを
示す断面図である。
FIG. 6 is a sectional view showing a staggered TFT according to a third embodiment of the present invention.

【図7】図6に示すスタガ型TFTの製造方法を説明す
るための工程図(その1)である。
FIG. 7 is a process diagram (1) for explaining the method of manufacturing the staggered TFT shown in FIG.

【図8】図6に示すスタガ型TFTの製造方法を説明す
るための工程図(その2)である。
8A and 8B are process diagrams (No. 2) for explaining the method of manufacturing the stagger type TFT shown in FIG.

【図9】本発明の第4の実施例によるスタガ型TFTの
製造方法を説明するための工程図(その1)である。
FIG. 9 is a process diagram (1) for explaining a staggered TFT manufacturing method according to a fourth example of the present invention.

【図10】本発明の第4の実施例によるスタガ型TFT
の製造方法を説明するための工程図(その2)である。
FIG. 10 is a stagger type TFT according to a fourth embodiment of the present invention.
FIG. 7 is a process diagram (2) for explaining the manufacturing method of FIG.

【図11】本発明の第5の実施例によるスタガ型TFT
を示す断面図である。
FIG. 11 is a stagger type TFT according to a fifth embodiment of the present invention.
FIG.

【図12】本発明の第6の実施例によるUFID構造の
スタガ型TFTを示す断面図である。
FIG. 12 is a sectional view showing a staggered TFT having a UFID structure according to a sixth embodiment of the present invention.

【図13】従来のスタガ型TFTを示す断面図である。FIG. 13 is a sectional view showing a conventional staggered TFT.

【符号の説明】[Explanation of symbols]

10…基板 12a、32a、48a、62a、68a、88a…ソ
ース電極 12b、32b、48b、62b、68b、88b…ド
レイン電極 14a、14b、90a、90b…コンタクト層 16a、16b、36a、36b、50、50a、50
b、58、58a、58b、64、74a、74b…絶
縁体層 18、38、76、92…活性層 20、40、78、82、94…ゲート絶縁膜 22、42、96…ゲート電極 30…透明絶縁性基板 44…ゲートバスライン 46…ドレインバスライン 34a、34b、52a、52b、56、56a、56
b、66a、66b、70a、70b…n型コンタクト
層 54、54a、54b、60、60a、60b…レジス
ト 72a、72b…p型コンタクト層 80…第1ゲート電極 84…第2ゲート電極 86…ガラス基板
10 ... Substrate 12a, 32a, 48a, 62a, 68a, 88a ... Source electrode 12b, 32b, 48b, 62b, 68b, 88b ... Drain electrode 14a, 14b, 90a, 90b ... Contact layer 16a, 16b, 36a, 36b, 50 , 50a, 50
b, 58, 58a, 58b, 64, 74a, 74b ... Insulating layer 18, 38, 76, 92 ... Active layer 20, 40, 78, 82, 94 ... Gate insulating film 22, 42, 96 ... Gate electrode 30 ... Transparent insulating substrate 44 ... Gate bus line 46 ... Drain bus line 34a, 34b, 52a, 52b, 56, 56a, 56
b, 66a, 66b, 70a, 70b ... N-type contact layer 54, 54a, 54b, 60, 60a, 60b ... Resist 72a, 72b ... P-type contact layer 80 ... First gate electrode 84 ... Second gate electrode 86 ... Glass substrate

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】 基板上に相対して形成されたソース電極
及びドレイン電極と、前記ソース電極及び前記ドレイン
電極上に形成されたコンタクト層と、前記ソース電極及
び前記ドレイン電極間に形成され、前記コンタクト層を
介して前記ソース電極及び前記ドレイン電極とオーミッ
ク接触する活性層と、前記活性層上にゲート絶縁膜を介
して形成されたゲート電極とを有する薄膜トランジスタ
において、 前記ソース電極及び前記ドレイン電極と前記ゲート電極
とが重なり合う領域の一部の領域に形成され、前記ソー
ス電極及び前記ドレイン電極と前記活性層との間に介在
する絶縁体層を有することを特徴とする薄膜トランジス
タ。
1. A source electrode and a drain electrode formed opposite to each other on a substrate, a contact layer formed on the source electrode and the drain electrode, and formed between the source electrode and the drain electrode, In a thin film transistor having an active layer in ohmic contact with the source electrode and the drain electrode via a contact layer, and a gate electrode formed on the active layer via a gate insulating film, the source electrode and the drain electrode A thin film transistor comprising an insulator layer formed in a part of a region where the gate electrode overlaps with the source electrode and the drain electrode and the active layer.
【請求項2】 請求項1記載の薄膜トランジスタにおい
て、 前記ソース電極及び前記ドレイン電極上の一部分に、前
記絶縁体層が形成され、 前記ソース電極及び前記ドレ
イン電極上の他の部分に、前記コンタクト層が形成され
ていることを特徴とする薄膜トランジスタ。
2. The thin film transistor according to claim 1, wherein the insulator layer is formed on a part of the source electrode and the drain electrode, and the contact layer is formed on another part of the source electrode and the drain electrode. A thin film transistor in which a thin film is formed.
【請求項3】 請求項1記載の薄膜トランジスタにおい
て、 前記コンタクト層が、前記ソース電極及び前記ドレイン
電極並びに前記絶縁体層上に形成されていることを特徴
とする薄膜トランジスタ。
3. The thin film transistor according to claim 1, wherein the contact layer is formed on the source electrode, the drain electrode, and the insulator layer.
【請求項4】 基板上に、インジウムティンオキサイド
を主成分とする電極層並びに絶縁体層を順に積層した
後、所定のパターンのレジストをマスクとして前記絶縁
体層及び前記電極層をエッチングして、ソース電極及び
ドレイン電極を相対して形成すると共に、前記ソース電
極及び前記ドレイン電極上に絶縁体層を階段状に形成す
る工程と、 所定の不純物を含むプラズマ処理により、前記ソース電
極及び前記ドレイン電極の露出部分に前記不純物を吸着
させた吸着層からなるコンタクト層を形成する工程と、 全面に活性層、ゲート絶縁膜及びゲート電極層を順に積
層した後、所定の形状にパターニングして、前記コンタ
クト層を介して前記ソース電極及び前記ドレイン電極に
オーミック接触する前記活性層上に、前記ゲート絶縁膜
を介してゲート電極を形成する工程とを有することを特
徴とする薄膜トランジスタの製造方法。
4. An electrode layer containing indium tin oxide as a main component and an insulator layer are sequentially laminated on a substrate, and then the insulator layer and the electrode layer are etched using a resist having a predetermined pattern as a mask, The source electrode and the drain electrode are formed by facing each other, and a step of forming an insulator layer on the source electrode and the drain electrode in a stepwise manner, and the source electrode and the drain electrode by plasma treatment containing a predetermined impurity. A step of forming a contact layer composed of an adsorption layer in which the impurities are adsorbed on the exposed part of the contact layer, and an active layer, a gate insulating film and a gate electrode layer are sequentially laminated on the entire surface, and then patterned into a predetermined shape to form the contact. Through the gate insulating film on the active layer that makes ohmic contact with the source electrode and the drain electrode through a layer Manufacturing method of a thin film transistor which is characterized in that a step of forming a over gate electrode.
【請求項5】 基板上に、インジウムティンオキサイド
を主成分とするソース電極及びドレイン電極を相対して
形成する工程と、 全面に、絶縁体層を形成する工程と、 前記絶縁体層を選択的にエッチングして前記ソース電極
及び前記ドレイン電極の一部を露出させた後、露出した
前記ソース電極及び前記ドレイン電極上に、コンタクト
層を形成する工程と、 全面に活性層、ゲート絶縁膜及びゲート電極層を順に積
層した後、所定の形状にパターニングして、前記コンタ
クト層を介して前記ソース電極及び前記ドレイン電極に
オーミック接触する前記活性層上に、前記ゲート絶縁膜
を介してゲート電極を形成する工程とを有することを特
徴とする薄膜トランジスタの製造方法。
5. A step of opposingly forming a source electrode and a drain electrode containing indium tin oxide as a main component on a substrate, a step of forming an insulator layer on the entire surface, and a step of selectively forming the insulator layer. A step of forming a contact layer on the exposed source electrode and the drain electrode after etching to expose a part of the source electrode and the drain electrode, and an active layer, a gate insulating film, and a gate on the entire surface. After sequentially stacking electrode layers, patterning into a predetermined shape and forming a gate electrode via the gate insulating film on the active layer in ohmic contact with the source electrode and the drain electrode via the contact layer A method of manufacturing a thin film transistor, comprising:
【請求項6】 透明基板上に、不透明な材質からなるソ
ース電極及びドレイン電極を相対して形成する工程と、 全面に、絶縁体層を形成する工程と、 前記絶縁体層上にレジストを塗布し、前記透明基板側か
ら露光して前記レジストを所定の形状にパターニングし
た後、前記レジストをマスクとして前記絶縁体層をエッ
チングして、前記ソース電極及び前記ドレイン電極上に
前記絶縁体層を階段状に形成する工程と、 前記ソース電極及び前記ドレイン電極並びに前記絶縁体
層上に、コンタクト層を形成する工程と、 全面に活性層、ゲート絶縁膜及びゲート電極層を順に積
層した後、所定の形状にパターニングして、前記コンタ
クト層を介して前記ソース電極及び前記ドレイン電極に
オーミック接触する前記活性層上に、前記ゲート絶縁膜
を介してゲート電極を形成する工程とを有することを特
徴とする薄膜トランジスタの製造方法。
6. A step of forming a source electrode and a drain electrode made of an opaque material opposite to each other on a transparent substrate, a step of forming an insulating layer on the entire surface, and a resist coating on the insulating layer. Then, after exposing the transparent substrate side to pattern the resist into a predetermined shape, the insulating layer is etched using the resist as a mask, and the insulating layer is stepped on the source electrode and the drain electrode. Forming a contact layer on the source electrode, the drain electrode, and the insulator layer, and then stacking an active layer, a gate insulating film, and a gate electrode layer on the entire surface, Patterning into a shape, and interposing the gate insulating film on the active layer that makes ohmic contact with the source electrode and the drain electrode through the contact layer. Manufacturing method of a thin film transistor which is characterized in that a step of forming a gate electrode Te.
【請求項7】 透明基板上に、不透明な材質からなるソ
ース電極及びドレイン電極を相対して形成する工程と、 全面に、コンタクト層及び絶縁体層を順に積層する工程
と、 前記絶縁体層上にレジストを塗布し、前記透明基板側か
ら露光して前記レジストを所定の形状にパターニングし
た後、前記レジストをマスクとして前記絶縁体層及び前
記コンタクト層をエッチングして、前記ソース電極及び
前記ドレイン電極上に前記コンタクト層及び前記絶縁体
層を階段状に形成する工程と、 全面に活性層、ゲート絶縁膜及びゲート電極層を順に積
層した後、所定の形状にパターニングして、前記コンタ
クト層を介して前記ソース電極及び前記ドレイン電極に
オーミック接触する前記活性層上に、前記ゲート絶縁膜
を介してゲート電極を形成する工程とを有することを特
徴とする薄膜トランジスタの製造方法。
7. A step of forming a source electrode and a drain electrode opposite to each other made of an opaque material on a transparent substrate, a step of sequentially laminating a contact layer and an insulator layer on the entire surface, and the step of forming an insulator layer on the insulator layer. A resist is applied to the transparent substrate, the resist is exposed to light to pattern the resist into a predetermined shape, and then the insulator layer and the contact layer are etched using the resist as a mask to form the source electrode and the drain electrode. A step of forming the contact layer and the insulator layer in a stepped shape on the upper surface, and an active layer, a gate insulating film, and a gate electrode layer are sequentially stacked on the entire surface, and then patterned into a predetermined shape, with the contact layer interposed therebetween. Forming a gate electrode on the active layer in ohmic contact with the source electrode and the drain electrode via the gate insulating film. A method of manufacturing a thin film transistor, comprising:
【請求項8】 基板上に相対して形成されたソース電極
及びドレイン電極と、前記ソース電極及び前記ドレイン
電極にそれぞれ接続された第1及び第2のp型コンタク
ト層と、前記ソース電極及び前記ドレイン電極にそれぞ
れ接続された第1及び第2のn型コンタクト層と、前記
ソース電極及び前記ドレイン電極間に形成され、前記第
1のp型コンタクト層及び前記第1のn型コンタクト層
を介して前記ソース電極にオーミック接触し、前記第2
のp型コンタクト層及び前記第2のn型コンタクト層を
介して前記ドレイン電極にオーミック接触する活性層
と、前記活性層のソース側領域上に第1のゲート絶縁膜
を介して形成された第1のゲート電極と、前記活性層の
ドレイン側領域及び前記第1のゲート電極のドレイン側
領域上に第2のゲート絶縁膜を介して形成された第2の
ゲート電極とを有する薄膜トランジスタにおいて、 前記ソース電極及び前記ドレイン電極と前記第1及び第
2のゲート電極とが重なり合う間に、それぞれ絶縁体層
が設けられていることを特徴とする薄膜トランジスタ。
8. A source electrode and a drain electrode formed opposite to each other on a substrate, first and second p-type contact layers respectively connected to the source electrode and the drain electrode, the source electrode and the First and second n-type contact layers respectively connected to the drain electrode, and between the source electrode and the drain electrode, and via the first p-type contact layer and the first n-type contact layer Is in ohmic contact with the source electrode, and the second electrode
An active layer which makes ohmic contact with the drain electrode via the p-type contact layer and the second n-type contact layer, and a first gate insulating film formed on the source side region of the active layer. A thin film transistor having a first gate electrode and a second gate electrode formed on a drain side region of the active layer and a drain side region of the first gate electrode via a second gate insulating film, A thin film transistor, wherein an insulating layer is provided between the source electrode and the drain electrode and the first and second gate electrodes overlapping each other.
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