JPH0677485A - Inverted stagger-type thin-film transistor and its manufacture - Google Patents
Inverted stagger-type thin-film transistor and its manufactureInfo
- Publication number
- JPH0677485A JPH0677485A JP22623592A JP22623592A JPH0677485A JP H0677485 A JPH0677485 A JP H0677485A JP 22623592 A JP22623592 A JP 22623592A JP 22623592 A JP22623592 A JP 22623592A JP H0677485 A JPH0677485 A JP H0677485A
- Authority
- JP
- Japan
- Prior art keywords
- concentration impurity
- impurity region
- region
- medium
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は液晶表示装置などに利用
される逆スタッガ型薄膜トランジスタおよびその製造方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inverted stagger type thin film transistor used in a liquid crystal display device or the like and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】従来、アモルファスシリコンを用いた薄
膜トランジスタ（以下ＴＦＴと称する）の１つとして、
ゲート電極がチャネル領域の下に形成された逆スタッガ
構造が知られている。2. Description of the Related Art Conventionally, as one of thin film transistors (hereinafter referred to as TFT) using amorphous silicon,
An inverted stagger structure in which a gate electrode is formed under a channel region is known.
【０００３】図３に従来の逆スタッガ型ＴＦＴを示す。
このＴＦＴは、透明ガラス基板31上に、ゲート電極32が
形成され、その上に第１のゲート絶縁膜33が形成されて
いる。この状態で基板31全体を覆って、第２のゲート絶
縁膜34が形成されている。第２のゲート絶縁膜34上のゲ
ート電極32の上にあたる部分には、真性アモルファスシ
リコンからなる半導体層35が形成されている。チャネル
領域となる半導体層35の中央部の上には、エッチングス
トッパ38が形成され、エッチングストッパ38の端部と半
導体層35の一部を覆って、ｎ+ドープアモルファスシリ
コン膜からなる半導体層37ａ、37ｂが形成されている。
ｎ+半導体層37ａ上には、金属薄膜からなるソース電極3
9ａが形成され、ｎ+半導体層37ｂ上には、金属薄膜から
なるドレイン電極39ｂが形成されている。ドレイン電極
39ｂ上には、絵素電極である透明電極40が形成されてい
る。さらに、保護膜41が形成されて、逆スタッガ型ＴＦ
Ｔとなっている。FIG. 3 shows a conventional inverted stagger type TFT.
In this TFT, a gate electrode 32 is formed on a transparent glass substrate 31, and a first gate insulating film 33 is formed thereon. In this state, the second gate insulating film 34 is formed so as to cover the entire substrate 31. A semiconductor layer 35 made of intrinsic amorphous silicon is formed on a portion of the second gate insulating film 34 corresponding to the gate electrode 32. An etching stopper 38 is formed on the central portion of the semiconductor layer 35 which will be the channel region, and covers the end portion of the etching stopper 38 and a part of the semiconductor layer 35 to form a semiconductor layer 37a made of an n + -doped amorphous silicon film. , 37b are formed.
On the n + semiconductor layer 37a, the source electrode 3 made of a metal thin film
9a is formed, and a drain electrode 39b made of a metal thin film is formed on the n + semiconductor layer 37b. Drain electrode
A transparent electrode 40, which is a pixel electrode, is formed on 39b. Further, the protective film 41 is formed, and the inverted stagger type TF is formed.
It is T.
【０００４】[0004]
【発明が解決しようとする課題】上記のＴＦＴにおい
て、ゲート電極32は、チャネル領域より幅広く形成され
ている。これは、バックライトにより照射されて半導体
層35のアモルファスシリコンの特性が変化し、ＴＦＴの
オフ電流が上昇するのを防ぐためである。また、上記Ｔ
ＦＴには保護膜41が形成されている。これは、空気が触
れて半導体層35のアモルファスシリコンの特性が変化
し、ＴＦＴのオフ電流が上昇するのを防ぐためである。In the above TFT, the gate electrode 32 is formed wider than the channel region. This is to prevent the characteristics of the amorphous silicon of the semiconductor layer 35 from being changed by the irradiation of the backlight and to prevent the off current of the TFT from increasing. Also, the above T
A protective film 41 is formed on the FT. This is to prevent the characteristics of the amorphous silicon of the semiconductor layer 35 from being changed by the contact with air and increasing the off current of the TFT.
【０００５】しかし、このようなＴＦＴでは、ｎ+ドー
プアモルファスシリコン膜からなる半導体層37ａ、37ｂ
を積層し、パターニングする工程および保護膜41を積層
し、パターニングする工程が必要であり、ＴＦＴ製造工
程を複雑なものとしていた。However, in such a TFT, the semiconductor layers 37a and 37b made of an n + -doped amorphous silicon film are used.
The step of laminating and patterning and the step of laminating and patterning the protective film 41 are required, which complicates the TFT manufacturing process.
【０００６】本発明はこの問題点を解決するためになさ
れたものであり、オフ電流が低減でき、製造工程を簡略
化できる逆スタッガ型ＴＦＴおよびその製造方法を提供
することを目的とする。The present invention has been made in order to solve this problem, and an object of the present invention is to provide an inverted stagger type TFT capable of reducing the off current and simplifying the manufacturing process, and a manufacturing method thereof.
【０００７】[0007]
【課題を解決するための手段】本発明の逆スタッガ型Ｔ
ＦＴは、ゲート絶縁膜の一方側に設けられたゲート電極
と、該ゲート絶縁膜の他方側に５つの領域に区分されて
形成され、両側の最外部が高濃度不純物領域、該高濃度
不純物領域の内側が中濃度不純物領域、各々の中濃度不
純物領域で挟まれた領域がチャネル領域である半導体層
と、該高濃度不純物領域の各々の部分を覆って、分断さ
れた状態で設けられたソース電極およびドレイン電極
と、該チャネル領域上に設けられたエッチングストッパ
と、を有し、そのことにより上記目的が達成される。Inverted stagger type T of the present invention
The FT is formed by dividing the gate electrode provided on one side of the gate insulating film into five regions on the other side of the gate insulating film, and the outermost portions on both sides are high-concentration impurity regions and the high-concentration impurity regions. A semiconductor layer having a medium concentration impurity region inside, a region sandwiched between the medium concentration impurity regions is a channel region, and a source provided in a divided state so as to cover each portion of the high concentration impurity region It has an electrode and a drain electrode, and an etching stopper provided on the channel region, whereby the above object is achieved.
【０００８】好ましくは、前記中濃度不純物領域の不純
物濃度がＮｎ＝１０18ｃｍ-3程度であり、前記高濃度不
純物領域の不純物濃度がＮｎ＝１０21ｃｍ-3程度であ
る。Preferably, the impurity concentration of the medium concentration impurity region is about Nn = 10 18 cm −3 , and the impurity concentration of the high concentration impurity region is about Nn = 10 21 cm −3 .
【０００９】本発明の逆スタッガ型ＴＦＴの製造方法
は、ゲート絶縁膜の一方側に設けられたゲート電極と、
該ゲート絶縁膜の他方側に５つの領域に区分されて形成
され、両側の最外部が高濃度不純物領域、該高濃度不純
物領域の内側が中濃度不純物領域、各々の中濃度不純物
領域で挟まれた領域がチャネル領域である半導体層と、
該高濃度不純物領域の各々の部分を覆って、分断された
状態で設けられたソース電極およびドレイン電極と、該
チャネル領域上に設けられたエッチングストッパと、を
有する逆スタッガ型薄膜トランジスタの製造方法であっ
て、該チャネル領域の上にエッチングストッパを形成す
る工程と、該エッチングストッパをマスクとして、該半
導体層の中濃度不純物領域および高濃度不純物領域に不
純物をドーピングする工程と、該エッチングストッパお
よび該中濃度不純物領域を覆うようにしてフォトレジス
トを形成する工程と、該フォトレジストをマスクとし
て、該半導体層の高濃度不純物領域に不純物をドーピン
グする工程と、該フォトレジストを除去して該ソース電
極およびドレイン電極を形成する工程と、を有し、その
ことにより上記目的が達成される。A method of manufacturing an inverted stagger type TFT according to the present invention comprises a gate electrode provided on one side of a gate insulating film,
The gate insulating film is divided into five regions on the other side, and the outermost portions on both sides are sandwiched by high-concentration impurity regions, the inside of the high-concentration impurity regions is a medium-concentration impurity region, and each medium-concentration impurity region is sandwiched. The semiconductor layer in which the closed region is the channel region,
A method for manufacturing an inverted staggered thin film transistor, which includes a source electrode and a drain electrode provided in a divided state so as to cover each part of the high-concentration impurity region, and an etching stopper provided on the channel region. A step of forming an etching stopper on the channel region, a step of doping an impurity into the medium concentration impurity region and the high concentration impurity region of the semiconductor layer using the etching stopper as a mask, the etching stopper and the etching stopper A step of forming a photoresist so as to cover the medium-concentration impurity region; a step of doping the high-concentration impurity region of the semiconductor layer with an impurity using the photoresist as a mask; and a step of removing the photoresist to remove the source electrode. And a step of forming a drain electrode, whereby the above object It is achieved.
【００１０】[0010]
【作用】ＴＦＴのソース電極およびドレイン電極の下に
形成されている高濃度不純物領域とＴＦＴのチャネル領
域との間に、高濃度不純物領域に比べて抵抗が高い中濃
度不純物領域が形成されている。このことにより、ＴＦ
Ｔのオフ電流が低減できる。また、上記中濃度不純物領
域および高濃度不純物領域は、アモルファスシリコンか
らなる半導体層に不純物をドーピングすることにより形
成されている。よって、ＴＦＴ製造工程を簡略化するこ
とができる。A medium-concentration impurity region having a higher resistance than that of the high-concentration impurity region is formed between the high-concentration impurity region formed under the source electrode and drain electrode of the TFT and the channel region of the TFT. . Because of this, TF
The off current of T can be reduced. The medium concentration impurity region and the high concentration impurity region are formed by doping the semiconductor layer made of amorphous silicon with impurities. Therefore, the TFT manufacturing process can be simplified.
【００１１】[0011]
【実施例】以下、本発明を図面を参照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.
【００１２】図１は本発明の一実施例である逆スタッガ
型ＴＦＴの断面図である。このＴＦＴは、基板１上に、
ゲート電極２が形成され、その上に第１のゲート絶縁膜
３が形成されている。この状態で基板１全体を覆って、
第２のゲート絶縁膜４が形成されている。第２のゲート
絶縁膜４上のゲート電極２の上にあたる部分にはアモル
ファスシリコンからなる半導体層が形成され、その中央
部は真性アモルファスシリコンからなるチャネル領域５
となっている。チャネル領域５の両側は中濃度不純物領
域６とされ、その外側は高濃度不純物領域７ａ、７ｂと
されている。チャネル領域５の上にはエッチングストッ
パ８が形成されており、高濃度不純物領域７ａの上には
ソース電極９ａが形成され、高濃度不純物領域７ｂの上
にはドレイン電極９ｂが形成されている。ドレイン電極
９ｂ上には、絵素電極である透明電極10が形成されてい
る。FIG. 1 is a sectional view of an inverted stagger type TFT which is an embodiment of the present invention. This TFT is on the substrate 1,
The gate electrode 2 is formed, and the first gate insulating film 3 is formed thereon. In this state, cover the entire substrate 1,
The second gate insulating film 4 is formed. A semiconductor layer made of amorphous silicon is formed on a portion of the second gate insulating film 4 on the gate electrode 2, and a channel region 5 made of intrinsic amorphous silicon is formed in the central portion thereof.
Has become. Both sides of the channel region 5 are medium-concentration impurity regions 6 and outside thereof are high-concentration impurity regions 7a and 7b. An etching stopper 8 is formed on the channel region 5, a source electrode 9a is formed on the high concentration impurity region 7a, and a drain electrode 9b is formed on the high concentration impurity region 7b. A transparent electrode 10, which is a pixel electrode, is formed on the drain electrode 9b.
【００１３】このＴＦＴの製造方法を以下に示す。A method of manufacturing this TFT will be described below.
【００１４】まず、図２（ａ）に示すように、透明ガラ
スなどからなる基板１上に、金属薄膜などを約３４５０
オングストロームの厚みに積層する。この金属薄膜を所
望の形状、サイズにエッチングして、表面を陽極酸化す
る。このことにより、約１８００オングストロームの厚
みのゲート電極２と、約２２００オングストロームの厚
みの陽極酸化膜からなる第１のゲート絶縁膜３が形成さ
れる。次に、この状態の基板１全体を覆うように、シリ
コン酸化膜やシリコン窒化膜からなる約３０００オング
ストロームの厚みの第２の絶縁膜４をＣＶＤ法などによ
り形成する。第１のゲート絶縁膜３がゲート電極２上に
形成されているので、第２のゲート絶縁膜４にピンホー
ルなどが存在しても、ＴＦＴのリークによる表示不良が
生じることはない。First, as shown in FIG. 2A, a metal thin film or the like is deposited on the substrate 1 made of transparent glass or the like in an amount of about 3450.
Stack to a thickness of Angstrom. This metal thin film is etched into a desired shape and size, and the surface is anodized. As a result, the gate electrode 2 having a thickness of about 1800 Å and the first gate insulating film 3 made of an anodic oxide film having a thickness of about 2200 Å are formed. Next, a second insulating film 4 made of a silicon oxide film or a silicon nitride film and having a thickness of about 3000 angstroms is formed by the CVD method or the like so as to cover the entire substrate 1 in this state. Since the first gate insulating film 3 is formed on the gate electrode 2, even if a pinhole or the like exists in the second gate insulating film 4, a display defect due to a TFT leak does not occur.
【００１５】その後、第２のゲート絶縁膜４上のゲート
電極２の上方にあたる部分に、ＣＶＤ法により真性アモ
ルファスシリコンからなる３００〜１０００オングスト
ロームの厚みの半導体層を積層し、パターニングする。
この半導体層の上に、ｎ+型アモルファスシリコン膜か
らなる薄膜を１０００〜３０００オングストロームの厚
みに積層し、パターニングしてエッチングストッパ８を
形成する。Thereafter, a semiconductor layer made of intrinsic amorphous silicon and having a thickness of 300 to 1000 angstroms is laminated on the portion of the second gate insulating film 4 above the gate electrode 2 by the CVD method and patterned.
On this semiconductor layer, a thin film made of an n + -type amorphous silicon film is laminated in a thickness of 1000 to 3000 angstroms and patterned to form an etching stopper 8.
【００１６】次に、上記半導体層からチャネル領域５、
中濃度不純物領域６、高濃度不純物領域７ａ、７ｂを形
成する。中濃度不純物領域および高濃度不純物領域は、
以下に示すように、イオンドーピング装置またはイオン
注入装置などを用いて、半導体層に不純物を混入するこ
とにより形成される。まず、図２（ｂ）に示すように、
エッチングストッパ８をマスクとして、半導体層を燐
（Ｐ）イオンやヒ素（Ａｓ）イオンでドープする。例え
ば、加速電圧を２０〜８０ｋｅＶ、ドーズ量を１〜５×
１０13ｃｍ-2とすることにより、中濃度不純物領域の不
純物濃度をＮｎ＝１０18ｃｍ-3程度とすることができ
る。次に、図２（ｃ）に示すように、フォトレジスト12
を形成し、これをマスクとして、半導体層をＰイオンや
Ａｓイオンでドープする。例えば、加速電圧を２０〜８
０ｋｅＶ、ドーズ量を１〜５×１０15ｃｍ-2とすること
により、高濃度不純物領域の不純物濃度をＮｎ＝１０21
ｃｍ-3程度とすることができる。Next, from the semiconductor layer to the channel region 5,
The medium concentration impurity region 6 and the high concentration impurity regions 7a and 7b are formed. The medium concentration impurity region and the high concentration impurity region are
As described below, it is formed by mixing impurities into the semiconductor layer using an ion doping apparatus, an ion implantation apparatus, or the like. First, as shown in FIG.
The semiconductor layer is doped with phosphorus (P) ions or arsenic (As) ions using the etching stopper 8 as a mask. For example, the acceleration voltage is 20 to 80 keV and the dose amount is 1 to 5 ×.
By setting the concentration to 10 13 cm -2 , the impurity concentration of the medium concentration impurity region can be set to about Nn = 10 18 cm -3 . Next, as shown in FIG.
Is formed, and the semiconductor layer is doped with P ions or As ions using this as a mask. For example, the acceleration voltage is 20 to 8
By setting 0 keV and the dose amount to 1 to 5 × 10 15 cm −2 , the impurity concentration of the high concentration impurity region is Nn = 10 21
It can be about cm −3 .
【００１７】その後、図２（ｄ）に示すように、フォト
レジスト12を除去する。このことにより、チャネル領域
５、中濃度不純物領域６、高濃度不純物領域７ａ、７ｂ
が得られる。After that, as shown in FIG. 2D, the photoresist 12 is removed. As a result, the channel region 5, the medium concentration impurity region 6, and the high concentration impurity regions 7a and 7b are formed.
Is obtained.
【００１８】続いて、スパッタリングなどにより、金属
薄膜を約３０００オングストロームの厚みに積層し、パ
ターニングしてソース電極９ａおよびドレイン電極９ｂ
を形成する。さらに、ＩＴＯ膜などを３０００〜５００
０オングストロームの厚みに積層し、パターニングして
透明電極10とする。Subsequently, by sputtering or the like, a metal thin film is laminated to a thickness of about 3000 Å, and patterned to form a source electrode 9a and a drain electrode 9b.
To form. Furthermore, ITO film etc.
Layered to a thickness of 0 Å and patterned to form the transparent electrode 10.
【００１９】このＴＦＴにおいては、高濃度不純物領域
とチャネル領域との間に形成されている中濃度不純物領
域において、高濃度不純物領域に比べて抵抗が高くなっ
ている。このため、ＴＦＴのオフ電流を少なくすること
ができる。また、上記チャネル領域、中濃度不純物領域
および高濃度不純物領域は、アモルファスシリコンから
なる半導体層に不純物をイオンドーピングすることによ
り形成されているので簡略な工程によりＴＦＴを製造す
ることができる。In this TFT, the resistance in the medium concentration impurity region formed between the high concentration impurity region and the channel region is higher than that in the high concentration impurity region. Therefore, the off current of the TFT can be reduced. Further, since the channel region, the medium-concentration impurity region, and the high-concentration impurity region are formed by ion-doping the semiconductor layer made of amorphous silicon with impurities, the TFT can be manufactured by a simple process.
【００２０】この実施例では、さらに、チャネル領域は
ゲート電極の幅より狭くなるのでチャネル領域が遮光さ
れ、チャネル領域の上にエッチングストッパが形成され
るのでチャネル部分が空気に触れることはない。よっ
て、ＴＦＴのオフ電流の上昇を防ぐことができる。Further, in this embodiment, since the channel region is narrower than the width of the gate electrode, the channel region is shielded from light and an etching stopper is formed on the channel region, so that the channel portion is not exposed to air. Therefore, an increase in the off current of the TFT can be prevented.
【００２１】この実施例では、不純物をｎ型としたが、
ｐ型不純物としてホウ素（Ｂ）を用いることもできる。In this embodiment, the impurity is n-type,
Boron (B) can also be used as the p-type impurity.
【００２２】[0022]
【発明の効果】以上の説明から明らかなように、本発明
によれば、オフ電流が低減でき、製造工程が簡略化でき
る逆スタッガ型ＴＦＴを得ることができる。As is apparent from the above description, according to the present invention, it is possible to obtain the reverse stagger type TFT in which the off current can be reduced and the manufacturing process can be simplified.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の一実施例である逆スタッガ型ＴＦＴの
断面図である。FIG. 1 is a cross-sectional view of an inverted stagger type TFT which is an embodiment of the present invention.
【図２】本発明の一実施例である逆スタッガ型ＴＦＴの
製造工程図である。FIG. 2 is a manufacturing process diagram of an inverted stagger type TFT which is an embodiment of the present invention.
【図３】従来の逆スタッガ型ＴＦＴの断面図である。FIG. 3 is a cross-sectional view of a conventional inverted stagger type TFT.
１ 基板 ２ ゲート電極 ３ 第１のゲート絶縁膜 ４ 第２のゲート絶縁膜 ５ チャネル ６ 中濃度不純物領域 ７ａ、７ｂ 高濃度不純物領域 ８ エッチングストッパ ９ａ ソース電極 ９ｂ ドレイン電極 １０ 透明電極 1 substrate 2 gate electrode 3 first gate insulating film 4 second gate insulating film 5 channel 6 medium concentration impurity regions 7a, 7b high concentration impurity region 8 etching stopper 9a source electrode 9b drain electrode 10 transparent electrode
───────────────────────────────────────────────────── フロントページの続き (72)発明者 合田 洋 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 平田 貢祥 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hiroshi Goda 22-22 Nagaike-cho, Abeno-ku, Osaka-shi, Osaka Within Sharp Corporation (72) Inventor Mitsuyoshi Hirata 22-22 Nagaike-cho, Abeno-ku, Osaka-shi, Osaka Inside the company
Claims (3)
ト電極と、 該ゲート絶縁膜の他方側に５つの領域に区分されて形成
され、両側の最外部が高濃度不純物領域、該高濃度不純
物領域の内側が中濃度不純物領域、各々の中濃度不純物
領域で挟まれた領域がチャネル領域である半導体層と、 該高濃度不純物領域の各々の部分を覆って、分断された
状態で設けられたソース電極およびドレイン電極と、 該チャネル領域上に設けられたエッチングストッパと、 を有する逆スタッガ型薄膜トランジスタ。1. A gate electrode provided on one side of a gate insulating film, and formed on the other side of the gate insulating film in five regions, the outermost portions on both sides being a high-concentration impurity region and the high-concentration region. A semiconductor layer in which the inside of the impurity region is a medium-concentration impurity region, a region sandwiched by the medium-concentration impurity regions is a channel region, and each portion of the high-concentration impurity region is covered and provided in a divided state An inverted staggered thin film transistor having a source electrode and a drain electrode, and an etching stopper provided on the channel region.
ｎ＝１０18ｃｍ-3程度であり、前記高濃度不純物領域の
不純物濃度がＮｎ＝１０21ｃｍ-3程度である請求項１に
記載の逆スタッガ型薄膜トランジスタ。2. The impurity concentration of the medium concentration impurity region is N
The inverted staggered thin film transistor according to claim 1, wherein n = 10 18 cm -3 and the impurity concentration of the high-concentration impurity region is Nn = 10 21 cm -3 .
ト電極と、 該ゲート絶縁膜の他方側に５つの領域に区分されて形成
され、両側の最外部が高濃度不純物領域、該高濃度不純
物領域の内側が中濃度不純物領域、各々の中濃度不純物
領域で挟まれた領域がチャネル領域である半導体層と、 該高濃度不純物領域の各々の部分を覆って、分断された
状態で設けられたソース電極およびドレイン電極と、 該チャネル領域上に設けられたエッチングストッパと、 を有する逆スタッガ型薄膜トランジスタの製造方法であ
って、 該チャネル領域の上にエッチングストッパを形成する工
程と、 該エッチングストッパをマスクとして、該半導体層の中
濃度不純物領域および高濃度不純物領域に不純物をドー
ピングする工程と、 該エッチングストッパおよび該中濃度不純物領域を覆う
ようにしてフォトレジストを形成する工程と、 該フォトレジストをマスクとして、該半導体層の高濃度
不純物領域に不純物をドーピングする工程と、 該フォトレジストを除去して該ソース電極およびドレイ
ン電極を形成する工程と、 を有する逆スタッガ型薄膜トランジスタの製造方法。3. A gate electrode provided on one side of the gate insulating film, and formed on the other side of the gate insulating film in five regions, the outermost regions on both sides being a high-concentration impurity region, and the high-concentration impurity region. A semiconductor layer in which the inside of the impurity region is a medium-concentration impurity region, a region sandwiched by the medium-concentration impurity regions is a channel region, and each portion of the high-concentration impurity region is covered and provided in a divided state And a source electrode and a drain electrode, and an etching stopper provided on the channel region, the method comprising: forming an etching stopper on the channel region; With the mask as a mask, a step of doping impurities into the medium-concentration impurity region and the high-concentration impurity region of the semiconductor layer, the etching stopper and Forming a photoresist so as to cover the medium-concentration impurity region; doping the high-concentration impurity region of the semiconductor layer with an impurity using the photoresist as a mask; and removing the photoresist to remove the source. And a step of forming an electrode and a drain electrode, and a method for manufacturing an inverted stagger type thin film transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22623592A JPH0677485A (en) | 1992-08-25 | 1992-08-25 | Inverted stagger-type thin-film transistor and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22623592A JPH0677485A (en) | 1992-08-25 | 1992-08-25 | Inverted stagger-type thin-film transistor and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677485A true JPH0677485A (en) | 1994-03-18 |
Family
ID=16842015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22623592A Pending JPH0677485A (en) | 1992-08-25 | 1992-08-25 | Inverted stagger-type thin-film transistor and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677485A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000156504A (en) * | 1998-09-04 | 2000-06-06 | Semiconductor Energy Lab Co Ltd | Semiconductor device with semiconductor circuit consisting of semiconductor element and its manufacture |
| US6204519B1 (en) * | 1996-03-10 | 2001-03-20 | Semicondutor Energy Laboratory Co., Ltd. | Thin film semiconductor device |
| US8519393B2 (en) | 2009-12-10 | 2013-08-27 | Samsung Display Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| JP2015005757A (en) * | 2009-02-13 | 2015-01-08 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US20150034933A1 (en) * | 2013-07-30 | 2015-02-05 | Lg Display Co., Ltd. | Organic light emitting diode display having thin film transistor substrate using oxide semiconductor and method for manufacturing the same |
-
1992
- 1992-08-25 JP JP22623592A patent/JPH0677485A/en active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204519B1 (en) * | 1996-03-10 | 2001-03-20 | Semicondutor Energy Laboratory Co., Ltd. | Thin film semiconductor device |
| US6458635B2 (en) * | 1996-03-10 | 2002-10-01 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film semiconductor device |
| US6977192B2 (en) | 1996-03-10 | 2005-12-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing thin film semiconductor device |
| US7763503B2 (en) | 1996-03-10 | 2010-07-27 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor device and method of manufacturing the same |
| JP2000156504A (en) * | 1998-09-04 | 2000-06-06 | Semiconductor Energy Lab Co Ltd | Semiconductor device with semiconductor circuit consisting of semiconductor element and its manufacture |
| JP4493741B2 (en) * | 1998-09-04 | 2010-06-30 | 株式会社半導体エネルギー研究所 | Method for manufacturing semiconductor device |
| JP2015005757A (en) * | 2009-02-13 | 2015-01-08 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US8519393B2 (en) | 2009-12-10 | 2013-08-27 | Samsung Display Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| US20150034933A1 (en) * | 2013-07-30 | 2015-02-05 | Lg Display Co., Ltd. | Organic light emitting diode display having thin film transistor substrate using oxide semiconductor and method for manufacturing the same |
| US9318616B2 (en) * | 2013-07-30 | 2016-04-19 | Lg Display Co., Ltd. | Organic light emitting diode display having thin film transistor substrate using oxide semiconductor |
| US10134877B2 (en) | 2013-07-30 | 2018-11-20 | Lg Display Co., Ltd. | Organic light emitting diode display having thin film transistor substrate using oxide semiconductor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3762002B2 (en) | Thin film transistor and liquid crystal display device | |
| US5712494A (en) | Thin film field effect transistor having an extension portion acting as a light shield and back gate | |
| US5488005A (en) | Process for manufacturing an offset gate structure thin film transistor | |
| JPH05142577A (en) | Matrix circuit driving device | |
| JPH05129608A (en) | Semiconductor device | |
| KR100532082B1 (en) | An poly-crystalline thin film transistor and a method of fabricating thereof | |
| US5767531A (en) | Thin-film transistor, method of fabricating the same, and liquid-crystal display apparatus | |
| JP2618534B2 (en) | Method for manufacturing active matrix display device | |
| JPH08250742A (en) | Semiconductor device | |
| JP2798537B2 (en) | Active matrix substrate manufacturing method | |
| JPH0613405A (en) | Thin film transistor and manufacture thereof | |
| JPH0677485A (en) | Inverted stagger-type thin-film transistor and its manufacture | |
| JPH01309378A (en) | Thin-film semiconductor element | |
| JPH0864830A (en) | Active matrix substrate and method of fabrication thereof | |
| JPH08148694A (en) | Thin-film transistor | |
| JP3777873B2 (en) | Thin film transistor, active matrix substrate, electro-optical device, and electronic apparatus | |
| JP4100655B2 (en) | Thin film transistor manufacturing method | |
| JP3175390B2 (en) | Thin film transistor and method of manufacturing the same | |
| JPH1187721A (en) | Thin-film transistor and liquid crystal display device comprising the same, and manufacture of tft array substrate | |
| JPH04369229A (en) | Thin-film transistor and manufacture thereof | |
| JP2917925B2 (en) | Method of manufacturing thin film transistor and active matrix array for liquid crystal display device | |
| JP3325356B2 (en) | Thin film transistor and method of manufacturing the same | |
| JP2694912B2 (en) | Active matrix substrate manufacturing method | |
| JPH07162007A (en) | Manufacture of active matrix substrate | |
| KR100328848B1 (en) | Manufacturing Method of Thin Film Transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990315 |