JP2644416B2 - クロック回路 - Google Patents
クロック回路Info
- Publication number
- JP2644416B2 JP2644416B2 JP4126310A JP12631092A JP2644416B2 JP 2644416 B2 JP2644416 B2 JP 2644416B2 JP 4126310 A JP4126310 A JP 4126310A JP 12631092 A JP12631092 A JP 12631092A JP 2644416 B2 JP2644416 B2 JP 2644416B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- delay
- slot
- circuit
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、クロックに同期して動
作する複数の回路にクロックを供給する装置において、
各回路間のクロック同期をとるクロック回路に関する。
作する複数の回路にクロックを供給する装置において、
各回路間のクロック同期をとるクロック回路に関する。
【０００２】
【従来の技術】図４は、従来のクロック回路の構成例を
示すブロック図である。図において、クロック供給源と
なるマスタ回路４１から、バス状のクロック線４２を介
してスレーブ回路４３1 〜４３4 にクロックが供給され
る。このとき、各スレーブ回路では、マスタ回路からの
距離に応じてクロック遅延が生じる。したがって、各ス
レーブ回路のクロック入力段には、マスタ回路４１から
の距離に応じた遅延時間（ｔ1 〜ｔ4 ）を設定する遅延
素子４４1 〜４４4 が配置され、各スレーブ回路間のク
ロック同期をとる構成になっている。なお、遅延素子４
４ 1 〜４４4 に設定される遅延時間ｔ1 〜ｔ4 は、マス
タ回路４１から近い順に大きな値が設定される（ｔ1 ＞
ｔ2 ＞ｔ3 ＞ｔ4 ）。
示すブロック図である。図において、クロック供給源と
なるマスタ回路４１から、バス状のクロック線４２を介
してスレーブ回路４３1 〜４３4 にクロックが供給され
る。このとき、各スレーブ回路では、マスタ回路からの
距離に応じてクロック遅延が生じる。したがって、各ス
レーブ回路のクロック入力段には、マスタ回路４１から
の距離に応じた遅延時間（ｔ1 〜ｔ4 ）を設定する遅延
素子４４1 〜４４4 が配置され、各スレーブ回路間のク
ロック同期をとる構成になっている。なお、遅延素子４
４ 1 〜４４4 に設定される遅延時間ｔ1 〜ｔ4 は、マス
タ回路４１から近い順に大きな値が設定される（ｔ1 ＞
ｔ2 ＞ｔ3 ＞ｔ4 ）。
【０００３】また、マスタ回路から各スレーブ回路へ個
別のクロック線でクロックを供給する構成では、各クロ
ック線の配線長によってクロックの遅延時間を調整する
か、同様の遅延素子により各スレーブ回路間のクロック
同期がとられていた。
別のクロック線でクロックを供給する構成では、各クロ
ック線の配線長によってクロックの遅延時間を調整する
か、同様の遅延素子により各スレーブ回路間のクロック
同期がとられていた。
【０００４】
【発明が解決しようとする課題】ところで、従来の遅延
素子を用いた構成では、スレーブ回路４３の遅延素子４
４に設定される遅延量は、マスタ回路４１から各スレー
ブ回路までの距離に応じてそれぞれ固有の値となってい
た。
素子を用いた構成では、スレーブ回路４３の遅延素子４
４に設定される遅延量は、マスタ回路４１から各スレー
ブ回路までの距離に応じてそれぞれ固有の値となってい
た。
【０００５】したがって、例えば同じ機能を有するスレ
ーブ回路であっても、設置される位置（スロット）に応
じて固有の遅延量を有する遅延素子が必要になるので、
他の位置（スロット）で使用することはできなかった。
ーブ回路であっても、設置される位置（スロット）に応
じて固有の遅延量を有する遅延素子が必要になるので、
他の位置（スロット）で使用することはできなかった。
【０００６】また、個別のクロック線の配線長によって
クロックの遅延時間を調整する構成では、各クロック線
を引き回すスペースが必要となり、他の信号配線の妨げ
になることがあった。
クロックの遅延時間を調整する構成では、各クロック線
を引き回すスペースが必要となり、他の信号配線の妨げ
になることがあった。
【０００７】本発明は、設置位置を自動的に判断し、設
置位置に応じた遅延量を設定することができるクロック
回路を提供することを目的とする。
置位置に応じた遅延量を設定することができるクロック
回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】図１は、本発明の原理構
成を示すブロック図である。図において、所定のパター
ンを有するスロット１１に挿入したときに、そのパター
ンを検出してスロット位置を認識するデコード手段１２
と、クロック供給源１３から供給されるクロック信号を
入力し、そのクロック信号に前記各スロット間で生じる
遅延時間差を単位として、複数種類の遅延クロック信号
を生成する多段遅延手段１４と、前記多段遅延手段１４
の各段から出力される各遅延クロック信号を取り込み、
前記デコード手段１２が認識したスロット位置に応じた
遅延クロック信号を選択して出力するクロック選択手段
１５とを備えたことを特徴とする。
成を示すブロック図である。図において、所定のパター
ンを有するスロット１１に挿入したときに、そのパター
ンを検出してスロット位置を認識するデコード手段１２
と、クロック供給源１３から供給されるクロック信号を
入力し、そのクロック信号に前記各スロット間で生じる
遅延時間差を単位として、複数種類の遅延クロック信号
を生成する多段遅延手段１４と、前記多段遅延手段１４
の各段から出力される各遅延クロック信号を取り込み、
前記デコード手段１２が認識したスロット位置に応じた
遅延クロック信号を選択して出力するクロック選択手段
１５とを備えたことを特徴とする。
【０００９】
【作用】本発明のクロック回路は、まず多段遅延手段１
４ですべてのスロット位置に対応する複数種類の遅延ク
ロック信号を生成させる。一方、デコード手段１２は自
回路が挿入されたスロット位置を各スロット固有のパタ
ーンを検出して自動認識する。クロック選択手段１５
は、このデコード手段１２によるスロット位置自動認識
機能により、多段遅延手段１４によって生成された複数
種類の遅延クロック信号から、そのスロットに対応する
遅延クロック信号を選択出力する。
４ですべてのスロット位置に対応する複数種類の遅延ク
ロック信号を生成させる。一方、デコード手段１２は自
回路が挿入されたスロット位置を各スロット固有のパタ
ーンを検出して自動認識する。クロック選択手段１５
は、このデコード手段１２によるスロット位置自動認識
機能により、多段遅延手段１４によって生成された複数
種類の遅延クロック信号から、そのスロットに対応する
遅延クロック信号を選択出力する。
【００１０】このように、スロット位置とクロック信号
に与える遅延量とを一意に対応付けることにより、各回
路におけるクロック遅延のばらつきを自動的に解消する
ことができ、すべての回路間でクロック同期をとること
ができる。
に与える遅延量とを一意に対応付けることにより、各回
路におけるクロック遅延のばらつきを自動的に解消する
ことができ、すべての回路間でクロック同期をとること
ができる。
【００１１】
【実施例】図２は、本発明のクロック回路に用いられる
デコード手段１２の実施例構成を示す図である。
デコード手段１２の実施例構成を示す図である。
【００１２】図において、バック・プレーン２１の各ス
ロット２２0 〜２２3 では、ここでは３つの端子を用い
てそれぞれ異なる電圧パターンを出力し、各スロットの
識別に供している。すなわち、各端子の電圧レベルを０
（ローレベル）と１（ハイレベル）で表すと、スロット
２２0 ではスロットＩＤ２〜ＩＤ０として（０００）を
出力し、スロット２２1 では（００１）を出力し、スロ
ット２２2 では（０１０）を出力し、スロット２２1 で
は（０１１）を出力する。
ロット２２0 〜２２3 では、ここでは３つの端子を用い
てそれぞれ異なる電圧パターンを出力し、各スロットの
識別に供している。すなわち、各端子の電圧レベルを０
（ローレベル）と１（ハイレベル）で表すと、スロット
２２0 ではスロットＩＤ２〜ＩＤ０として（０００）を
出力し、スロット２２1 では（００１）を出力し、スロ
ット２２2 では（０１０）を出力し、スロット２２1 で
は（０１１）を出力する。
【００１３】各スレーブ回路は、それぞれのコネクタ２
３0 〜２３3 をバック・プレーン２１の対応するスロッ
ト２２0 〜２２3 に挿入すると、各コネクタに割り当て
られたスロットＩＤ用ピンにスロット対応のスロットＩ
Ｄ２〜ＩＤ０が検出され、それぞれデコーダ２４0 〜２
４3 に取り込まれる。各デコーダ２４0 〜２４3 では、
このスロットＩＤ２〜ＩＤ０をデコードすることによ
り、それぞれのスロット番号に対応する出力信号Ｓ０〜
Ｓ３をオンにする。たとえば、デコーダ２４3 がスロッ
トＩＤ（０１１）を検出した場合には、そのスレーブ回
路はスロット番号のスロット２２3 に挿入されたもの
と認識し、対応する出力信号Ｓ３をオンにする。
３0 〜２３3 をバック・プレーン２１の対応するスロッ
ト２２0 〜２２3 に挿入すると、各コネクタに割り当て
られたスロットＩＤ用ピンにスロット対応のスロットＩ
Ｄ２〜ＩＤ０が検出され、それぞれデコーダ２４0 〜２
４3 に取り込まれる。各デコーダ２４0 〜２４3 では、
このスロットＩＤ２〜ＩＤ０をデコードすることによ
り、それぞれのスロット番号に対応する出力信号Ｓ０〜
Ｓ３をオンにする。たとえば、デコーダ２４3 がスロッ
トＩＤ（０１１）を検出した場合には、そのスレーブ回
路はスロット番号のスロット２２3 に挿入されたもの
と認識し、対応する出力信号Ｓ３をオンにする。
【００１４】図３は、本発明のクロック回路に用いられ
る多段遅延手段１４およびクロック選択手段１５の実施
例構成を示す図である。図において、多段遅延手段１４
は、入力端子３１から入力されるクロック信号を遅延の
単位となる複数（ここでは３個）の遅延素子３２1 〜３
２3 を順次通過させ、各遅延素子から単位遅延の整数倍
の遅延量を有するクロック信号を出力させる構成であ
る。クロック選択手段１５は、入力されたクロック信号
および多段遅延手段１４から出力される各遅延量を有す
るクロック信号をバッファ３３0 〜３３3 に取り込み、
そのゲート制御によって１つを選択して出力端子３４に
出力する構成である。各バッファ３３0 〜３３3 は、デ
コーダ２４の出力信号Ｓ０〜Ｓ３に応じていずれかがイ
ネーブルされ、デコーダ２４が認識したスロットに対応
する遅延クロック信号が選択される。
る多段遅延手段１４およびクロック選択手段１５の実施
例構成を示す図である。図において、多段遅延手段１４
は、入力端子３１から入力されるクロック信号を遅延の
単位となる複数（ここでは３個）の遅延素子３２1 〜３
２3 を順次通過させ、各遅延素子から単位遅延の整数倍
の遅延量を有するクロック信号を出力させる構成であ
る。クロック選択手段１５は、入力されたクロック信号
および多段遅延手段１４から出力される各遅延量を有す
るクロック信号をバッファ３３0 〜３３3 に取り込み、
そのゲート制御によって１つを選択して出力端子３４に
出力する構成である。各バッファ３３0 〜３３3 は、デ
コーダ２４の出力信号Ｓ０〜Ｓ３に応じていずれかがイ
ネーブルされ、デコーダ２４が認識したスロットに対応
する遅延クロック信号が選択される。
【００１５】ここで、各遅延素子３２1 〜３２3 の遅延
時間を等しくＴ0 とし、バッファ３３における遅延時間
を無視すると、各バッファ３３0 〜３３3 の選択に応じ
て入力端子３１から出力端子３４までの遅延時間は、そ
れぞれ０，Ｔ0 ，２Ｔ0 ，３Ｔ0 となる。すなわち、遅
延時間は、通過する遅延回路の個数に応じて０から３Ｔ
0 まで変化させることができる。
時間を等しくＴ0 とし、バッファ３３における遅延時間
を無視すると、各バッファ３３0 〜３３3 の選択に応じ
て入力端子３１から出力端子３４までの遅延時間は、そ
れぞれ０，Ｔ0 ，２Ｔ0 ，３Ｔ0 となる。すなわち、遅
延時間は、通過する遅延回路の個数に応じて０から３Ｔ
0 まで変化させることができる。
【００１６】この遅延時間の最小刻みＴ0 として、スロ
ット間で生じるクロック信号の遅延時間差を設定するこ
とにより、スロット位置に対応する遅延クロック信号を
選択することができる。すなわち、クロック供給源に遠
いところのスロットに挿入されたスレーブ回路のデコー
ダ２４から順に出力信号Ｓ０〜Ｓ３をオンとし、遅延時
間０，Ｔ0 ，２Ｔ0 ，３Ｔ0 の各遅延クロック信号の１
つを選択することにより、すべてのスレーブ回路でクロ
ック同期をとることができる。
ット間で生じるクロック信号の遅延時間差を設定するこ
とにより、スロット位置に対応する遅延クロック信号を
選択することができる。すなわち、クロック供給源に遠
いところのスロットに挿入されたスレーブ回路のデコー
ダ２４から順に出力信号Ｓ０〜Ｓ３をオンとし、遅延時
間０，Ｔ0 ，２Ｔ0 ，３Ｔ0 の各遅延クロック信号の１
つを選択することにより、すべてのスレーブ回路でクロ
ック同期をとることができる。
【００１７】
【発明の効果】以上説明したように本発明は、スレーブ
回路が挿入されるスロット位置を自動認識するデコード
手段と、入力されるクロック信号の遅延時間を調整する
可変遅延手段とを組み合わせることにより、クロック供
給源から供給されるクロック信号に対して、各スレーブ
回路間でクロック同期をとるのに最適な遅延時間を自動
的に設定することができる。
回路が挿入されるスロット位置を自動認識するデコード
手段と、入力されるクロック信号の遅延時間を調整する
可変遅延手段とを組み合わせることにより、クロック供
給源から供給されるクロック信号に対して、各スレーブ
回路間でクロック同期をとるのに最適な遅延時間を自動
的に設定することができる。
【図１】本発明の原理構成を示すブロック図。
【図２】本発明のクロック回路に用いられるデコード手
段１２の実施例構成を示す図。
段１２の実施例構成を示す図。
【図３】本発明のクロック回路に用いられる多段遅延手
段１４およびクロック選択手段１５の実施例構成を示す
図。
段１４およびクロック選択手段１５の実施例構成を示す
図。
【図４】従来のクロック回路の構成例を示すブロック
図。
図。
１１ スロット １２ デコード手段 １３ クロック供給源 １４ 多段遅延手段 １５ クロック選択手段 ２１ バック・プレーン ２２ スロット ２３ コネクタ ２４ デコーダ ３１ 入力端子 ３２ 遅延素子 ３３ バッファ ３４ 出力端子 ４１ マスタ回路 ４２ クロック線 ４３ スレーブ回路 ４４ 遅延素子
Claims (1)
- 【請求項１】 所定のパターンを有するスロット（１
１）に挿入したときに、そのパターンを検出してスロッ
ト位置を認識するデコード手段（１２）と、 クロック供給源（１３）から供給されるクロック信号を
入力し、そのクロック信号に前記各スロット間で生じる
遅延時間差を単位として、複数種類の遅延クロック信号
を生成する多段遅延手段（１４）と、 前記多段遅延手段（１４）の各段から出力される各遅延
クロック信号を取り込み、前記デコード手段（１２）が
認識したスロット位置に応じた遅延クロック信号を選択
して出力するクロック選択手段（１５）とを備えたこと
を特徴とするクロック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126310A JP2644416B2 (ja) | 1992-05-19 | 1992-05-19 | クロック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126310A JP2644416B2 (ja) | 1992-05-19 | 1992-05-19 | クロック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05324120A JPH05324120A (ja) | 1993-12-07 |
| JP2644416B2 true JP2644416B2 (ja) | 1997-08-25 |
Family
ID=14932024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4126310A Expired - Lifetime JP2644416B2 (ja) | 1992-05-19 | 1992-05-19 | クロック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2644416B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1020960A (ja) * | 1996-06-28 | 1998-01-23 | Nec Shizuoka Ltd | クロックパルス供給方式 |
-
1992
- 1992-05-19 JP JP4126310A patent/JP2644416B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05324120A (ja) | 1993-12-07 |
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