JP2638845B2

JP2638845B2 - サーボ装置

Info

Publication number: JP2638845B2
Application number: JP62262063A
Authority: JP
Inventors: 博水口; 宰司國平
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-10-16
Filing date: 1987-10-16
Publication date: 1997-08-06
Anticipated expiration: 2012-08-06
Also published as: JPH01107688A

Description

【発明の詳細な説明】産業上の利用分野本発明は位相誤差検出手段と速度誤差検出手段を備え
た回転体のサーボ装置に関するものである。

従来の技術第４図は家庭用ビデオテープレコーダのサーボシステ
ムの再生時における代表的な機能ブロックダイアグラム
を示したものである。第４図において、１は映像信号の
録再用ヘッドが取り付けられた回転シリンダを駆動する
シリンダモータであり、前記回転シリンダにはその回転
速度に依存した周波数の交流信号を発生する周波数発電
機２と、１回転あたり１回の位置検出信号を発生する位
置検出器３が連結されている。前記周波数発電機２の出
力信号はFG信号増幅器４によって増幅ならびに波形整形
され、その出力は分周器５およびコントローラ６に供給
され、前記位置検出器３の出力はPG信号増幅器７によっ
て増幅ならびに波形整形され、その出力はリセット信号
として前記分周器５と２分の１の分周器８に供給されて
いる。また、クロック発生器９の出力信号は分周器10を
経由してシリンダ位相系カウンタ11,シリンダ速度系カ
ウンタ12,キャプスタン位相系カウンタ32,キャプスタン
速度系カウンタ28にそれぞれクロック信号として供給さ
れている。

前記シリンダ位相系カウンタ11のビット数は16ビット
構成になっており、16ビットのシリンダ位相系ROM（読
み出し専用メモリ）13からプリセットデータが供給さ
れ、その出力はデコーダ14と10ビットのラッチ15に供給
され、前記デコーダ14の第１の出力はプリセット信号と
して前記シリンダ位相系カウンタ11に供給され、同第２
の出力は遅延回路16に供給され、前記ラッチ15の出力デ
ータは10ビットのＤ−Ａコンバータ（ディジタル−アナ
ログ変換器）17に供給されている。なお、前記ラッチ15
には前記シリンダ位相系ROM13の16ビットの出力データ
のうちLSB（最下位ビット）を含む下位10ビットのデー
タが供給されている。

また、前記分周器８の出力はロード信号として前記ラ
ッチ15に供給され、前記コントローラ６の第１の出力は
ロード信号として８ビットのラッチ18に供給され、同第
２の出力はプリセット信号として前記シリンダ速度系カ
ウンタ12に供給されている。

前記シリンダ速度系カウンタ12は12ビット構成になっ
ており、12ビットのシリンダ速度系ROM19からプリセッ
トデータが供給され、その出力データのうちLSBを含む
下位８ビットのデータが前記ラッチ18に供給され、前記
ラッチ18の出力データは８ビットのＤ−Ａコンバータ20
に供給されている。

さらに、前記Ｄ−Ａコンバータ17と前記Ｄ−Ａコンバ
ータ20の出力は合成回路21によって合成され、前記合成
回路21の出力信号がシリンダモータ駆動回路22に供給さ
れている。

一方、磁気テープを走行させるためのキャプスタンモ
ータ23には周波数発電機24が連結され、前記周波数発電
機24の出力信号はFG信号増幅器25によって増幅ならびに
波形整形されたのちコントローラ26に供給され、前記コ
ントローラ26の第１の出力はロード信号として８ビット
のラッチ27に供給され、同第２の出力はプリセット信号
として10ビットのキャプスタン速度系カウンタ28に供給
されている。

また、磁気テープに一定間隔で記録されたコントロー
ル信号を再生するコントロールヘッド29の出力信号はコ
ントロール信号増幅器30によって増幅・波形整形された
のち、ロード信号として10ビットのラッチ31に供給され
ている。

前記キャプスタン速度系カウンタ28と、15ビットのキ
ャプスタン位相系カウンタ32には前記分周器10からそれ
ぞれクロック信号が供給されている。前記キャプスタン
位相系カウンタ32には前記遅延回路16からプリセット信
号が供給され、その出力データのうち、LSBを含む下位1
0ビットのデータが前記ラッチ31に供給され、前記ラッ
チ31の出力データは10ビットのＤ−Ａコンバータ33に供
給されている。前記キャプスタン速度系カウンタ28には
10ビットのキャプスタン速度系ROM34からプリセットデ
ータが供給され、その出力データのうちLSBを含む下位
８ビットのデータが前記ラッチ27に供給され、前記ラッ
チ27の出力データは８ビットのＤ−Ａコンバータ35に供
給されている。

さらに、前記Ｄ−Ａコンバータ33と前記Ｄ−Ａコンバ
ータ35の出力は合成回路36によって合成され、前記合成
回路36の出力信号がキャプスタンモータ駆動回路37に供
給されている。

第４図において、シリンダモータ１に連結された周波
数発電機２は１回転あたり６サイクルの交流信号を発生
するものとし、分周器５は３分の１の分周動作を行な
い、分周器８は２分の１の分周動作を行なうものとす
る。また、NTSC仕様（日本および米国において採用され
ているテレビジョン放送の規格。）においてはシリンダ
モータ１の基準回転数は1800rpmであり、このとき前記
周波数発電機２の出力周波数は180Hzで、位置検出器３
の出力周波数は30Hzとなる。したがって、分周器８から
は前記シリンダモータ１の回転位相に依存した位相を有
し、デューティが50パーセントの方形波が得られ、この
信号が回転位相信号となる。また、シリンダ位相系カウ
ンタ11には一定周波数のクロック信号が供給され、所定
のカウント値になったときにデコーダ14が出力パルスを
発生するから、前記デコーダ14の第１の出力がシリンダ
位相系の基準位相信号となり、同第２の出力がトラッキ
ング調整のための遅延回路16を経てキャプスタン位相系
の基準位相信号となる。さらに、コントロールヘッド29
からは磁気テープの走行位相に依存したコントロール再
生信号が得られるから、コントロール信号増幅器30の出
力信号がキャプスタン位相系の走行位相信号となる。

一方、FG信号増幅器４からは回転シリンダの回転速度
信号が得られ、FG信号増幅器25からはキャプスタンの回
転速度信号が得られる。

コントローラ６は前記FG信号増幅器４の出力信号のリ
ーディングエッジにおいて、まず、シリンダ速度系カウ
ンタ12のカウント値をラッチ18に取り込むロード信号を
発生し、続いて前記シリンダ速度系カウンタ12のプリセ
ット信号を発生する。キャプスタン速度系のコントロー
ラ26もまた前記コントローラ６と同様の動作を行なう。
したがって、シリンダ位相系のラッチ15にはシリンダの
回転位相信号と基準位相信号の位相差の計測結果が保持
され、シリンダ速度系のラッチ18には回転速度信号の周
期の計測結果が保持され、同様にキャプスタン位相系の
ラッチ31にはキャプスタンの回転位相差の計測結果が保
持され、キャプスタン速度系のラッチ27にはキャプスタ
ンの回転速度信号の周期の計測結果が保持される。

前記ラッチ15の出力（シリンダ位相系カウンタ11の計
測出力）はＤ−Ａコンバータ17によって直流電圧に変換
され、前記ラッチ18（シリンダ速度系カウンタ12の計測
出力）はＤ−Ａコンバータ20によって直流電圧に変換さ
れ、これらの直流電圧は合成回路21によって合成されて
シリンダの回転誤差出力信号が作り出され、その誤差出
力信号によってシリンダモータ駆動回路22を介してシリ
ンダモータ１が駆動される。

また、前記ラッチ31の出力（キャプスタン位相系カウ
ンタ32の計測出力）はＤ−Ａコンバータ33によって直流
電圧に変換され、前記ラッチ27（キャプスタン速度系カ
ウンタ28の計測出力）はＤ−Ａコンバータ35によって直
流電圧に変換され、これらの直流電圧は合成回路36によ
って合成されたキャプスタンの回転誤差出力信号が作り
出され、その誤差出力信号によってキャプスタンモータ
駆動回路37を介してキャプスタンモータ23が駆動され
る。

発明が解決しようとする問題点ところで第４図において、シリンダ位相系カウンタ1
1,シリンダ速度系カウンタ12、キャプスタン速度系カウ
ンタ28にはそれぞれ個別のROMからプリセットデータが
供給されるが、これらのプリセットデータは主として倍
速再生用に用意されたものである。たとえば、VHS方式
のNTSC仕様において記録時あるいはノーマル（＋１倍
速）再生時の回転ヘッドと磁気テープの相対速度はほぼ
5.8m/secであるが、２時間モードの＋９倍速で磁気テー
プを走行させると（コントローラ26によってFG信号増幅
器25の出力信号を９分の１に分周すれば、キャプスタン
モータ23は９倍の回転速度で回転するので、磁気テープ
の走行速度は９倍になる。）、回転ヘッドの磁気テープ
上の走査方向と磁気テープの通常走行方向とが等しいた
めに、回転ヘッドと磁気テープの相対速度は遅くなり、
再生された水平同期信号の周波数が約4.8パーセントも
低下し、逆に−９倍速で磁気テープを走行させると再生
された水平同期信号の周波数が約5.4パーセントも上昇
する。水平同期信号の周波数が大きく変化すると、テレ
ビ受像機の側で追従できなくなって同期が乱れてしまう
ので、相対速度が変化しないように補正する必要があ
る。これを＋９倍側を例にとって説明すると、相対速度
を補正するためにはシリンダ位相系カウンタ11のカウン
ト周波数がノーマル再生時よりも4.8パーセントだけ高
くなるようなプリセットデータを用意すればよく、ま
た、シリンダ速度系カウンタ12とキャプスタン速度系カ
ウンタ28に供給するプリセットデータも、同期回転時に
速度誤差出力が零になるようにそれぞれ設定される。

このように、シリンダ位相系ROM13,シリンダ速度系RO
M19,キャプスタン速度系ROM34には必要とされる倍速モ
ードの種類に応じた数のデータが用意される。NTSC仕様
において録再時間モードが、２時間モード,4時間モー
ド,6時間モードの３種類があるので、各ROMに必要なデ
ータの数（アドレス数）はかなりのものとなる。たとえ
ば、各時間モードにおいて、±15倍速，±９倍速，±５
倍速，±３倍速，±２倍速，±１倍速,0倍速（停止）が
必要であるとすると、＋１倍速を除いてはすべて異なっ
たプリセットデータを用意しなければならず、各ROMの
アドレス数はそれぞれ37となり、第４図に示されるよう
なシステムをLSI（大規模集積回路）化する場合には、
チップ上に占めるROM部分の面積やそれに付属するアド
レスデコーダ部分の面積がかなりの大きさになるだけで
なく、ROMデータの検査にも多くの時間を要するという
問題があった。

出願人は、先にこのような問題を解消するための具体
的な方法として、特許出願昭和59年第191020号（特開昭
61−68616号）において、シリンダ位相系カウンタのた
めのプリセットデータを格納しておくメモリから任意の
ビット数の上位ビットデータをシリンダ速度系カウンタ
と、キャプスタン速度系カウンタに分配する装置を提案
したが、この方法は前記メモリからのデータをそのまま
利用しているために、シリンダ速度系カウンタとキャプ
スタン速度系カウンタに対しては実際の動作条件（FG周
波数や各カウンタのクロック周波数など。）に前記メモ
リからの供給データを整合させるためのコントローラを
必要とし、これらの動作条件が変更される度に前記コン
トローラの構成を変更する必要があった。

問題点を解決するための手段前記した問題点を解決するために本発明のサーボ装置
では、回転体の回転位相信号と基準位相信号との位相差
を計測する位相誤差検出手段と、前記回転体の回転速度
信号の繰り返し周期を計測する速度誤差検出手段と、両
者の出力を合成して得られる誤差出力信号によって前記
回転体を駆動する駆動手段と、前記回転体の回転速度の
切り換えのための複数の基準値データを前記位相誤差検
出手段に供給するメモリ手段と、前記メモリ手段の出力
データに１よりも小さい小数を乗じて速度制御のための
基準値データを作り出し、その結果を前記速度誤差検出
手段に供給する小数乗算手段を備えている。

作用本発明では前記した構成によって、回転体の回転速度
の切り換えのためのデータ分配機構を従来以上に簡略化
することができ、さらには、仕様変更に対しても柔軟に
対応できるシステムを構築できる。

実施例以下、本発明の実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるサーボ装置のブロ
ックダイアグラムを示したものであり、第４図と同一の
ブロックは同一図番にて示されている。第１図のシステ
ムでは、シリンダモータ１の回転位相信号と基準位相信
号との位相差を計測するシリンダ位相系カウンタ11には
共通メモリ38からプリセットデータが供給されている
が、前記シリンダモータ１の回転速度信号の繰り返し周
期を計測するシリンダ速度系カウンタ12には、加算器39
と小数乗算器40を介して前記共通メモリ39のデータが供
給されている。さらに、キャプスタン速度系カウンタ28
には前記加算器39と小数乗算器41を介して前記共通メモ
リ38のデータが供給されている。

前記小数乗算器40および前記小数乗算器41はそれぞ
れ、加算器39の出力データに１よりも小さい小数に乗じ
た結果を前記シリンダ速度系カウンタ12および前記キャ
プスタン速度系カウンタ28に供給するものであり、その
具体的な構成例を第２図に示す。第２図において、算術
論理演算ユニット50は加算器として用いられ、レジスタ
51には第１図の加算器39から16ビットの被乗数データが
供給され、シフトレジスタ52には16ビットの乗数データ
が供給される。シフトレジスタ52には16回の右シフトパ
ルスが印加され、レジスタ51は前記シフトレジスタ52か
らのシフトキャリーが発生したときにのみデータを算術
論理演算ユニット50に伝送し、それ以外の時には零を伝
送するように構成され、算術論理演算ユニット50には16
回の加算指令パルスが印加されるように構成されてい
る。

いま、レジスタ51に供給される被乗数データが16進数
で〔4E20〕、すなわち、10進数で20000であり、シフト
レジスタ52に供給される乗数データが16進数で〔800
0〕、10進数で32768であるとすると、乗算制御信号とし
て16サイクルのパルス信号が供給されたとき、シフトレ
ジスタ52のデータRn,シフトキャリーCn,算術論理演算ユ
ニット50の出力データDn,右シフタ53の出力データSnは
以下のように遷移する。

乗算結果は被乗数の〔4E20〕に小数の1.0を乗じたも
のに等しくなる。

同様にして、レジスタ51に供給される被乗数データが
16進数で〔4E20〕であり、シフトレジスタ52に供給され
る乗数データが16進数で〔5555〕、10進数で21845であ
るとすると、乗算制御信号として16サイクルのパルス信
号が供給されたとき、シフトレジスタ52のデータRn,シ
フトキャリーCn,算術論理演算ユニット50の出力データD
n,右シフタ53の出力データSnは以下のように遷移する。

この場合の乗算結果は10進数で13333となり、被乗数
の〔4E20〕に小数の0.61、すなわち、（20000/32767）
を乗じたものに等しくなる。

したがって、第２図に示した小数乗算器の被乗数デー
タを第１図の加算器39を介して共通メモリ38から供給す
るようになし、算術論理演算ユニット50の出力データを
シリンダ速度系カウンタ12あるいはキャプスタン速度系
カウンタ28に供給するように構成することによって、前
記加算器39の出力データに１よりも小さい小数を乗じる
ことができる。

さて、第１図のシステムにおいてVTRが再生状態にあ
るときの動作の概要を説明するが、説明の便宜上、具体
的な数値を使用し、ここではクロック発生器９の出力周
波数はNTSC仕様における色副搬送波信号の周波数の357
9.545K Hzと同じであるものとし、分周器10によって４
分の１分周された894.886K Hzの信号がクロック信号と
してシリンダ位相系カウンタ11に供給され、16分の１分
周された223.722K Hzの信号がクロック信号としてシリ
ンダ速度系カウンタ12に供給されているものとする。

定常回転時におけるシリンダ位相系カウンタ11のカウ
ント周期とシリンダ速度系カウンタ12のカウント周期の
比率は、シリンダFG信号とシリンダPG信号の周波数比に
等しく、第１図のシステム構成では６となり、両者のク
ロック信号の周波数比率が４であるから、シリンダ位相
系カウンタ11とシリンダ速度系カウンタ12のカウント周
期あたりのカウント量には24倍の違いがあることにな
る。

ここで、シリンダ位相系カウンタ11のプリセット値を
Np,デコーダ14が出力信号を発生する時点のカウント値
をNfとし、シリンダ速度系カウンタ12のプリセット値を
Nsとする。シリンダ位相系カウンタ11とシリンダ速度系
カウンタ12はいずれもプリセット値からダウンカウント
を始め、定常固定時においては、シリンダ位相系カウン
タ11が〔00……000〕を通りすぎてNfの時点で自己プリ
セットされるのに対して、シリンダ速度系カウンタ12は
〔00……000〕付近でシリンダFG信号のリーディングエ
ッジが到来して再プリセットが行なわれることを考慮す
ると、次式が成立する。

すなわち、シリンダ位相系カウンタ11のためのプリセ
ットデータNpをもとにしてシリンダ速度系カウンタ12の
ためのプリセットデータNsを得るには、（１）式の右辺
の分子に0.0417（1/24）を乗じればよく、具体的には、
第１図の加算器39によって（１）の右辺の分子の演算を
行ない、小数乗算器40によって、演算結果に0.0417を乗
じている。ちなみに、第２図の小数乗算器を用いるな
ら、乗数データとしては16進数で〔0555〕となる。

さて、VTRの再生時においては、キャプスタンモータ2
3はシリンダモータ１と同期して回転するから、第１図
に示したようにキャプスタン速度系カウンタ28もまた共
通メモリ38から加算器39と小数乗算器41を介してプリセ
ットデータの供給を受けることができるが、その考え方
はすでに説明したシリンダ速度系カウンタ12の場合と同
じであるので説明は省略する。

ところで、第１図に示した実施例では、共通メモリ38
からシリンダ速度系カウンタ12とキャプスタン速度系カ
ウンタ28にプリセットデータを分配するために、加算器
39と２個の小数乗算器40,41を必要としているが、実際
には第１図のシステムをマイクロプロセッサによって実
現することが可能であり、前記加算器39,前記小数乗算
器40,41,前記シリンダ速度系カウンタ12,前記キャプス
タン速度系カウンタ28を始めとして、シリンダ位相系カ
ウンタ11,キャプスタン位相系カウンタ32やこれらに付
随するコントローラなどはすべてマイクロプロセッサに
内蔵されるプログラムによって実現されるか、あるいは
マイクロプロセッサが備えている固有のハードウェア
（たとえば、算術論理演算ユニット）をプログラムによ
って利用することになるので、あまり大きな負担とはな
らないし、仕様変更に対する柔軟性も高くなる。なお、
加算器39については、シリンダ位相系の誤差検出部の考
え方を少し変えるだけで不要となる。

第３図は本発明の別の実施例を示すブロックダイアグ
ラムであり、共通メモリ38の出力データをそのまま小数
乗算器40,41の被乗数データとして利用するために、第
１図のデコーダ14の代わりにコンパレータ42を使用して
いる。また、第１図の装置では位相系と速度系の誤差検
出データはそれぞれ別々のＤ−Ａコンバータによってア
ナログ値に変換するように構成されているのに対して、
第３図の装置ではディジタルフィルタ43あるいはディジ
タルフィルタ44によってフィルタリングと位相系と速度
系の誤差検出データの合成の両方を行なうように構成さ
れている。もちろん、前記コンパレータ42,前記ディジ
タルフィルタ43,44の機能はすべてのマイクロプロセッ
サのプログラムによって実現できる。

さて、第１図のデコーダ14はシリンダ位相系カウンタ
11のカウント値がNfに達したか否かの判別を行なうため
に設けられていたのに対して、第３図のコンパレータ42
は、共通メモリ38から供給されるシリンダ位相系カウン
タ11のプリセットデータNpと、前記シリンダ位相系カウ
ンタ11が〔00……000〕までカウントダウンした後のカ
ウント量を比較して、両者が一致したときに再プリセッ
ト指令を前記シリンダ位相系カウンタ11に送出するよう
に構成されている。したがって、（１）式と同じように
シリンダ速度系カウンタ12のプリセット値Nsを求める
と、次式のようになる。

すなわち、シリンダ位相系カウンタ11のためのプリセ
ットデータNpをもとにしてシリンダ速度系カウンタ12の
ためのプリセットデータNsを得るには、Npに0.0833（1/
12）を乗じればよく、第３図の装置では加算器39を必要
としない。なお、第３図の装置ではこの0.0833に相当す
る16ビットの乗数データもまた共通メモリ38から供給す
るように構成されている。

発明の効果以上の説明から明らかなように、本発明のサーボ装置
は、シリンダモータ１のような回転体の回転位相信号と
基準位相信号との位相差を計測する位相誤差検出手段
（実施例においてはシリンダ位相系カウンタ11）と、前
記回転体の回転速度信号の繰り返し周期を計測する速度
誤差検出手段（実施例においてはシリンダ速度系カウン
タ12）と、両者の出力を合成して得られる誤差出力信号
によって前記回転体を駆動する駆動手段（実施例におい
てはシリンダモータ駆動回路22）と、前記回転体の回転
速度の切り換えのための複数の基準値データを前記位相
誤差検出手段に供給するメモリ手段（実施例においては
共通メモリ38）と、前記メモリ手段の出力データに１よ
りも小さい小数を乗じて速度制御のための基準値データ
を作り出し、その結果を前記速度誤差検出手段に供給す
る小数乗算手段（実施例においては小数乗算器40）を備
えているので、回転体の回転速度のためのデータ分配機
構が従来よりも簡略化することができ、さらには仕様変
更に対しても柔軟に対応できるなど、大なる効果を奏す
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すサーボ装置のブロック
ダイアグラム、第２図は小数乗算器の具体的な構成例を
示すブロックダイアグラム、第３図は本発明の別の実施
例を示すブロックダイアグラム、第４図は従来例を示す
ブロックダイアグラムである。 11……シリンダ位相系カウンタ、12……シリンダ速度系
カウンタ、22……シリンダモータ駆動回路、38……共通
メモリ、39……加算器、40……小数乗算器。

Claims

(57)【特許請求の範囲】

【請求項１】回転体の回転位相信号と基準位相信号との
位相差を計測する位相誤差検出手段と、前記回転体の回
転速度信号の繰り返し周期を計測する速度誤差検出手段
と、両者の出力を合成して得られる誤差出力信号によっ
て前記回転体を駆動する駆動手段と、前記回転体の回転
速度の切り換えのための複数の基準値データを前記位相
誤差検出手段に供給するメモリ手段と、前記メモリ手段
の出力データに１よりも小さい小数を乗じて速度制御の
ための基準値データを作り出し、その結果を前記速度誤
差検出手段に供給する小数乗算手段を具備してなるサー
ボ装置。
【請求項２】回転体の回転位相信号と基準位相信号との
位相差を計測する位相誤差検出手段と、前記回転体の回
転速度信号の繰り返し周期を計測する速度誤差検出手段
と、両者の出力を合成して得られる誤差出力信号によっ
て前記回転体を駆動する駆動手段と、前記回転体の回転
速度の切り換えのための複数の基準値データを前記位相
誤差検出手段に供給するメモリ手段と、前記メモリ手段
の出力データに特定のデータを加算する加算手段と、前
記加算手段の出力データ１よりも小さい小数を乗じて速
度制御のための基準値データを作り出し、その結果を前
記速度誤差検出手段に供給する小数乗算手段を具備して
なるサーボ装置。
【請求項３】シリンダモータの回転位相信号と基準位相
信号との位相差を計測するシリンダ位相誤差検出手段
と、前記シリンダモータの回転速度信号の繰り返し周期
を計測するシリンダ速度誤差検出手段と、両者の出力を
合成して得られる誤差出力信号によって前記シリンダモ
ータを駆動するシリンダモータ駆動手段と、前記シリン
ダモータの回転速度の切り換えのための複数の基準値デ
ータを前記シリンダ位相誤差検出手段に供給するメモリ
手段と、前記メモリ手段の出力データに１よりも小さい
小数を乗じて速度制御のための基準値データを作り出
し、その結果を前記シリンダ速度誤差検出手段に供給す
る小数乗算手段を具備してなるサーボ装置。
【請求項４】シリンダモータの回転位相信号と基準位相
信号との位相差を計測するシリンダ位相誤差検出手段
と、前記シリンダモータの回転速度信号の繰り返し周期
を計測するシリンダ速度誤差検出手段と、両者の出力を
合成して得られる誤差出力信号によって前記シリンダモ
ータを駆動するシリンダモータ駆動手段と、キャプスタ
ンモータの回転速度信号の繰り返し周期を計測するキャ
プスタン速度誤差検出手段と、前記キャプスタン速度誤
差検出手段の出力信号によって前記キャプスタンモータ
を駆動するキャプスタンモータ駆動手段と、前記シリン
ダモータの回転速度の切り換えのための複数の基準値デ
ータを前記シリンダ位相誤差検出手段に供給するメモリ
手段と、前記メモリ手段の出力データに１よりも小さい
小数を乗じて速度制御のための基準値データを作り出
し、その結果を前記シリンダ速度誤差検出手段に供給す
る第１の小数乗算手段と、前記メモリ手段の出力データ
に１よりも小さい小数を乗じて速度制御のための基準値
データを作り出し、その結果を前記キャプスタン速度誤
差検出手段に供給する第２の小数乗算手段を具備してな
るサーボ装置。