JP2617194B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電子ギターなどの電子弦楽器を含む各種電
子楽器に関するもので、特に、周波数制御や発音制御が
良好に行なえるようにした電子楽器に関する。

［従来の技術］ 従来より、自然楽器の演奏操作によって発生する波形
信号からピッチ（基本周波数）を抽出し、電子回路で構
成された音源装置を制御して、人工的に楽音等の音響を
得るようにしたものが種々開発されている。

例えば、特公昭57−37074号公報や特公昭57−58672号
公報にもそのような技術の開示がある。

［発明が解決しようとする問題点］ ところで、この種の電子楽器は、入力される波形信号
をそのまま使用してレベル検出をするようにして、発音
（ノートオン）、消音（ノートオフ）などの音源装置へ
の制御を行なっている。

従って、ギター音のような自然減衰をする波形信号を
入力して各種制御をするようなシステムでは、減衰カー
ブによって発音時間つまり発音開始から消音までの時間
が決まってしまう。その結果、速い減衰カーブの場合
は、速くノートオフ（キーオフ）が音源に指示されてし
まう。

従って、ギターなどの場合、音高が高くなると速く減
衰がなされて発音時間が短くなってしまい、極端な場
合、演奏者がノートオフしたくないのに、勝手に音源出
力はオフしてしまうという現象が生じ、音楽的に不都合
が現われることとなっていた。

［発明の目的］ そこで、本発明は、減衰波形を入力しても良好な演奏
効果を得ることができ、特に、入力波形が大きいレベル
でも小さいレベルでも同様に音源に対する制御が行なえ
るようにした電子楽器を提供することを目的とする。

［発明の要点］ 本発明は、前記目的を達成するため、入力波形を圧縮
し、広いダイナミックレンジを確保し、楽音発生制御を
簡単にしたものである。

具体的には、本件第１発明は、入力波形信号に従って
発生すべき楽音を制御する電子楽器において、入力波形
信号のレベルが小さくなるにつれて増幅率が増大する所
定の圧縮変換を前記入力波形信号に対して行い、前記入
力波形信号のレベルを圧縮する圧縮手段と、この圧縮手
段の圧縮出力信号に従って、発生すべき楽音の発音／消
音を制御する発音／消音制御手段と、前記圧縮信号の大
きさに従って前記楽音の音量を制御する音量制御手段と
を具備したことを特徴とする電子楽器である。

この第１発明によれば、入力波形信号のレベルが小さ
くなるにつれて増幅率が増大する所定の圧縮変換を前記
入力波形信号に対して行い、前記入力波形信号のレベル
を圧縮する手段を設け、この圧縮手段の出力信号に従っ
て楽音の発音／消音を制御するため、入力波形信号がギ
ターなどの減衰信号であってもスレッシュホールドレベ
ルを変更することなく最適なノートオフ状態から得られ
ることになる。

また、本件第２発明は、入力波形信号からピッチ抽出
して対応する音高の楽音を発生する電子楽器において、
入力波形信号のレベルが小さくなるにつれて増幅率が増
大する所定の圧縮変換を前記入力波形信号に対して行
い、前記入力波形信号のレベルを圧縮する圧縮手段と、
この圧縮手段の圧縮出力信号をアナログデジタル変換し
てデジタル圧縮波形信号を出力するA/D変換手段と、前
記デジタル圧縮波形信号のレベルに従って発生すべき楽
音の発音／消音を制御する発音／消音制御手段とを具備
したことを特徴とする電子楽器である。

この第２発明は特にピッチ抽出型の電子ギターに適用
して有益であり、デジタル処理により、入力波形信号が
ギターなどの減衰信号であってもスレッシュホールドレ
ベルを変更することなく最適なノートオフ状態が得られ
ることになる。

［実施例］ 以下、本発明の実施例について図面を参照して説明す
るが、ここでは本発明を電子ギダーに適用した場合を例
にあげて説明するが、これに限らず他のタイプの電子楽
器であっても同様に適用できる。

第１図は、全体の回路を示すブロック図であり、ピッ
チ抽出アナログ回路PAは、詳細については後述するが、
図示しない電子ギターボディ上に張設された６つの弦に
夫々設けられ、弦の振動を電気信号に変換するヘキサピ
ックアップと、このピックアップからの出力からゼロク
ロス信号Ziと波形信号Wi（ｉ＝１〜６）とを得るととも
に、これらの信号を時分割のシリアルゼロクロス信号ZC
Rおよびデジタル出力（時分割波形信号）D1とに変換す
る変換手段例えば後述するアナログ−デジタル変換器A/
Dとを備えている。

ピッチ抽出デジタル回路PDは、詳細については後述す
るが、第８図のようにピーク検出回路PEDT、時定数変換
制御回路TCC、波高値取込み回路PVS、ゼロクロス時刻取
込み回路ZTSからなり、前記ピッチ抽出アナログ回路PA
からのゼロクロス信号Ziとシリアルゼロクロス信号ZCR
とデジタル出力D1とに基づき最大ピーク点または最小ピ
ーク点を検出し、MAX I,MIN I（Ｉ＝１〜６）を発生す
るとともに、ゼロクロス点通過でインターラプト（割込
み）信号INTをマイコンMCPに出力し、またゼロクロス点
の時刻情報とピーク値情報及び入力波形信号の瞬時値を
それぞれバスBUSを介してマイコンMCPに出力するもので
ある。なお、ピーク検出回路PEDTの内部には、過去のピ
ーク値を減算しながらホールドする回路を備えている。

制御手段であるマイコンMCPは、メモリ例えばROMおよ
びRAMを有するとともに、タイマーＴを有し、楽音発生
装置SOBに与える為の信号を制御するものである。楽音
発生装置SOBは、音源SSと、デジタル−アナログ変換器D
/Aと、アンプAMPと、スピーカSPとからなり、マイコンM
CPからのノートオン（発音）、ノートオフ（消音）、周
波数を変える音高指示信号に応じた音高の楽音を放音す
るものである。なお、音源SSの入力側とマイコンMCPの
間に、インターフェース（Musical Instrument Digital
Interface）MIDIが設けられている。アドレスデコーダ
DCDは、マイコンMCPからのアドレス読みだし信号ARが入
力されたとき、弦番号の読込み信号▲▼、時刻読
込み信号▲▼（ｊ＝１〜６）とMAX,MINのピーク
値読込み信号RDA I（Ｉ＝１〜12）をピッチ抽出デジタ
ル回路PDに出力する。

第２図は、第１図のピッチ抽出アナログ回路PAの詳細
を示す回路図であり、ヘキサピックアップからの各弦に
対応した入力波形信号をそれぞれローパスフィルタ（LP
F）21〜26の入力端子11〜16に入力し、ここで増幅され
るととともに、高周波成分が除去されて基本波形が抽出
される。このローパスフィルタ21〜26としては、各弦の
出力音の周波数が特定の選択された２オクターブ範囲内
であることに従って、各弦毎にそれぞれ異なるカットオ
フ周波数に設定されたものを用いる。

ローパスフィルタ21〜26の出力すなわち、波形出力
（波高値）W1〜W6はそのまま出力され、また波形出力
（波高値）W1〜W6は夫々ゼロクロスコンパレータ31〜36
に入力され、ここで基準信号と比較されてゼロクロス信
号Z1〜Z6が生成される。

このゼロクロス信号Z1〜Z6は、アンドゲートa1〜a6と
オアゲート01からなるゼロクロスパラレル−シリアル変
換回路４の入力部に入力される。具体的には、アンドゲ
ートa1〜a6にそれぞれ対応して入力され、ここで後述す
る順次パルスφ１〜φ６にて開閉制御されることにより
シリアルゼロクロス信号ZCRに変換される。この場合、
変換回路４は、ゼロクロス信号Z1〜Z6が正のときシリア
ルゼロクロス信号ZCRとして“1"を出力し、またゼロク
ロス信号Z1〜Z6が負のときシリアルゼロクロス信号ZCR
として“0"を出力する。

一方、ローパスフィルタ21〜26からの波形出力W1〜W6
はアナログパラレル−シリアル変換回路５の入力部すな
わちアナログゲートg1〜g6に与えられ、後述する順次パ
ルスΦ１〜Φ６にそれぞれ対応して開閉制御され、ここ
でアナログのシリアル信号に変換される。この場合、変
換回路５は、順次パルスΦ１〜Φ６がハイレベルのとき
対応するアナログゲートg1〜g6はオープン状態となり、
また順次パルスΦ１〜Φ６がロウレベルのときアナログ
ゲートg1〜g6はクローズド状態となる。そして、変換回
路５の出力は抵抗r1,r2が接続された反転アンプ（OP1）
６に入力され、ここで正側および負側の波形がすべて正
側に反転される。即ち、変換回路４からのシリアルゼロ
クロス信号ZCRは直接アナログゲートg7へ入力するとと
もに、インバータi1を介してアナログゲートg8のゲート
端子に入力する。そして、アナログゲートg8の入力端子
に反転アンプ６の出力が入力され、アナログゲートg8の
出力は、必ず正の値となっている。一方、アナログゲー
トg7は、シリアルゼロクロス信号ZCRが“1"のときに開
成することで、アナログゲートg1〜g6をその出力端子へ
送出する結果、必ず正の値の出力となる。

そして、このアナログゲートg7,g8の出力は、圧縮手
段であるログ（log）変換回路７に入力され、ここでデ
ータがログ変換されることにより圧縮され、必要なメモ
リビットが削減される。ログ変換回路７の出力は、アナ
ログ−デジタル変換器A/D（以下、A/D変換器と称す）８
において、AD変換クロック信号ADCKの状態に応じてデジ
タル出力D1に変換される。

第３図は、第２図のピッチ抽出アナログ回路PAの動作
を説明するためのタイムチャートであり、順次パルスΦ
１〜Φ６は、後述するタイミングジェネレーターTG（第
８図参照）から出力されるが、これはそれぞれAD変換ク
ロック信号ADCKの２倍の周期毎に順番に発生される。こ
の順次パルスΦ１〜Φ６にあわせて発生するシリアリゼ
ロクロス信号ZCRは各弦毎のゼロクロス状態を表現し、
またデジタル出力D1は、各弦毎の波高値（ただし正の値
に極性が反転されている）を表現する。このデジタル出
力D1は順次パルスΦ１〜Φ６に対して若干A/D変換器８
の変換時間だけ遅れるが、この時間は後述のように補正
される。なお、第３図において、Q5,MO5は後述する第８
図に示すピッチ抽出デジタル回路PAのタイミングジェネ
レータTGから出力されるタイミング信号であり、その作
用は後述する。

第４図は、第２図のピッチ抽出アナログ回路PAにおけ
るログ変換回路７の具体的な回路図であり、本発明に関
連するものである。なお、図に示すものは４折線近似の
ログ変換回路であるが、これに限るものではない。

この構成は、反転アンプOP3、OP4、トランジスタT1,T
2,T3、抵抗R0,R0,R1,R2,R3,R4,R,R,R/2,R/4,R/4とから
なり、抵抗R2〜R4の抵抗値は以下のような電圧ｖとなる
ように決める。

R2＝（1/2）ＶDD−0.6v R3＝（3/4）ＶDD−0.6v R4＝（7/8）ＶDD−0.6v このような構成のものにおいて、 ＶOUT＜（1/2）ＶDDのときは、トランジスタT1〜T3
はすべてオフ状態であり、この時の増幅度Ａは次の式か
ら４となる。

Ａ＝ＶOUT/VIN＝R/（R/4）＝４ （1/2）ＶDD＜ＶOUT＜（3/4）ＶDD の時は、トランジスタT2,T3はオフであるが、トランジ
スタT1のエミッタ電圧対ベース電圧が−0.6vを越えるの
で、トランジスタT1がオンとなり、エミッタ電流のほと
んどがコレクタに流れる。このため、２段目の反転アン
プOP4の帰還抵抗がR/2となり、増幅度Ａがの半分すな
わち２になる。

Ａ＝［1/（1/R＋1/R）］／（R/4）＝２ （3/4）ＶDD＜ＶOUT＜（7/8）ＶDD の時は、トランジスタT1,T2はオンとなり、T3はオフで
あり、この時の増幅度Ａは次の式から１となる。

Ａ＝［1/（1/R＋1/R＋2/R）］／（R/4）＝１ （7/8）ＶDD＜ＶOUTの時は、トランジスタT1〜T3は
すべてオンなるので、増幅度Ａは、次の式から0.5とな
る。

Ａ＝［1/（1/R＋1/R＋2/R＋4/R）］／（R/4） ＝0.5 第５図は、第４図のように構成されたログ変換回路７
における入力電圧ＶINと出力電圧ＶOUTとの関係を示す
特性図である。

第６図は、第２図の構成において、第１弦が弾かれた
場合の順次パルスΦ１と、波形出力W1と、ログ変換回路
７の入力電圧ＶINと、出力電圧ＶOUTと、シリアルゼロ
クロス信号ZCRのタイミングチャートである。この図か
ら明らかなように、ログ変換回路７によりデータがログ
圧縮され、これによりビット数を減らすことができる。

第７図（ａ），（ｂ）は、それぞれログ変換回路７で
変換する前と変換後の弦振動エンベロープを示すもの
で、（ａ）のような弦振動エンベロープをログ変換回路
７に入力すると、（ｂ）のようなエンベロープとなる。
ここで、注目すべき点は、ノートオン時間である。
（ａ）の波形をA/D変換器８で変換して、ある所定の値
以下をノートオフ領域とした場合のノートオン時間と、
（ｂ）のように同じしきい値でノートオフした場合、明
らかにノートオン時間が長くなる。従って、弦振動が急
に減衰しても、十分それに対応する発音制御ができるこ
とになる。

一方、ピッチ抽出デジタル回路PDにログ変換回路７を
設けずに、つまりデジタル回路でログ変換を行なうこと
なく、これをピッチ抽出アナログ回路PAに設けてアナロ
グ回路でログ変換を行っている理由は、次の通りであ
る。例えば、A/D変換器８に８ビットのものを用い、第
７図（ｂ）のノートオフのしきい値が３であったとする
と、第７図（ａ）で、第７図（ｂ）のようにノートオン
時間を長くするには、3/4＝0.75の値にしきい値を設定
しなければならず、同一A/D変換器では不可能となる。
もちろん、これを行なうには更に２ビット多い10ビット
A/D変換器を使用すれば可能であるが、これだけコスト
が高くなる。

第８図は、第１図のピッチ抽出デジタル回路PDの概略
構成を示すブロック図であり、シリアルゼロクロス信号
ZCRを入力してMAX又はMINのピーク点を検出するピーク
検出回路PEDTと、このピーク検出回路PEDTの時定数を変
換する時定数変換制御回路TCCと、ゼロクロス時刻取込
み回路ZTSと、波高値取込み回路PVSと、種々のタイミン
グ信号すなわち順次パルスΦ１〜６、タイミング信号AD
CK、Q5、MO5、MCを生成するタイミングジェネレータTG
とからなっており、以下これについて詳細に説明する。

第９図は、前記ピーク検出回路PEDTの概念を説明する
たの図であり、第９図（ａ）はこれは１弦のうちの例え
ば正側のみの回路図を示しており、原理的には各弦に対
応して第９図の回路が12個必要である。なお、実際に
は、時分割多重技術によって、同一回路を12個設けるこ
となく複数の弦について処理を実現している。この詳細
については後述する。前記ピッチ抽出アナログ回路PAの
ログ変換回路７からのログ変換後の波形信号が、A/D変
換器８に入力され、これが第８図のタイミングジェネレ
ータTGからのAD変換クロック信号ADCKが入力される毎に
デジタル出力D1に変換され、これが比較器42の一方の入
力端子に入力される（この値をＡとする）。なお、前記
A/D変換器８は、第２図に示したものと同一のものであ
るが、説明の便宜上第９図（ａ）にも示してある。

前記比較器42の他方の入力端子Ｂには後述するメモリ
43の記憶値が入力され（この値をＢとする）、比較器42
内において、Ａ＞Ｂのときは“H"すななち“1"が出力さ
れ、またこれ以外の時は、“L"すなわち“0"が出力され
る。メモリ43には、A/D変換器８の出力または後述する
減算器44の出力が記憶可能になっており、このいずれか
の選択は制御手段例えばデータ切替スイッチ46により可
能になっている。すなわち、比較器42からの出力が“1"
の時は、データ切替スイッチ46が１″側に切替わり、こ
れによりA/D変換器８の出力がメモリ43にロードされ、
また比較器42の出力が“0"の時はデータ切替スイッチ46
が０″側に切替わり、減算器44の出力がメモリ43にロー
ドされる。

一方、減算器44の一方の入力端子には、メモリ43から
の記憶値がそのまま入力され（この値をＡとする）、減
算器44の他方の入力端子には、メモリ43の記憶値が例え
ばシフター45を通して入力されて1/n倍され（この値を
Ｂとする）、減算器44においてＡ−Ｂが演算され、この
結果が出力端子から出力される（この値をＳとする）。
シフター45としては、メモリ43の記憶値から例えば記憶
値の1/256倍した値を差引くものを用いる。従って、減
算器44において、 Ｓ＝Ａ−Ｂ＝Ａ−（1/256）・Ａ が演算される。勿論Ｂは、Ａに依存することなく一定値
であってもよい。しかし、上式によれば、指数的にＳは
変化することとなり、良好な特性が得られる。

このような構成となっているので、比較器42において
第９図（ｂ）に示す波形信号（42の入力）が入力される
と、図のようなMAXピーク検出信号が比較器42から信号
（42の出力）される。すなわち、比較器42の入力である
A/D変換器８の出力が基準電位から立上る際に、比較器4
2の出力が立上り“1"となり、この比較器42の入力がメ
モリ43の記憶値を下まわると、立ち下がり“0"となると
ともに、次にA/D変換器８の出力が負の半波に移り、こ
れから正側に移っていきメモリ43の記憶値に達したと
き、比較器42の出力が立上り“1"となり、A/D変換器８
の出力がMAXのピーク点に達したとき比較器42の出力は
立ち下がり、“0"となる。このようにして42の入力のMA
Xのピーク点を検出できる。なお、前記シフター45の代
りに除算器を用いてもよい。

第18図は、第９図の作用効果を説明するための図で、
（ａ）は入力波形信号が大きい場合のピークとゼロクロ
スの関係を示すタイミングチャートであり、また（ｂ）
は入力波形信号が小さい場合のピークとゼロクロスの関
係を示すタイミングチャートである。（ａ），（ｂ）の
いずれの入力波形の場合であってもピーク、ゼロクロス
を検出できる。

すなわち、第18図（ａ）には、２倍音を含む入力波形
が示されており、本実施例によれば、後述の説明からも
明らかなようにピーク点直後のゼロクロス点どおしの時
間が計測されるので、倍音が除去されて周期検出が行な
える（同図のＴが周期）。

ところで、（ｂ）の場合においても、（ａ）の場合と
同様に倍音除去をするにはメモリ43の減少率を変えねば
ならない。つまり、入力波形が大きいときは速く、入力
波形が小さいときは遅くしなければならない。そこで、
本実施例においては、指数カーブによってメモリ43の内
容を減衰することにより、（ａ）の場合も、（ｂ）の場
場合同様に、倍音除去が良好に行なわれる。

第10図は、第８図および第９図のピーク検出回路PEDT
の具体例を示す回路であり、メモリ43を例えば12ビット
の12個のシフトレジスタ（６弦×２（最大（正）、最小
（負）の２つのピークホールドのため）＝12個必要）で
記憶されている記憶値をゲートGATE1に入力し、ゲート
制御回路GATECからの制御信号PRにより開閉制御され
て、このゲートGATEの出力がシフター45に印加され、シ
フター45の出力は減算器44の一方の入力端子に入力さ
れ、減算器44の他方の入力端子にはメモリ43からの記憶
値が入力される。前記メモリ43のクロック端子CKには、
第８図のタイミングジェネレータTGからのタイミング信
号MO5が入力され、この立ち上りエッジで右回転する。
また、前記シフター45は例えば1/256（８ビットシフ
ト）又は1/16（４ビットシフト）のいずれかにシフト動
作が切替え可能になっており、この切替えは時定数チェ
ンジ信号GXにより行なわれる。

ゲート制御回路GATECは、２ビットのカウンターCOW
1、オアゲートOR1〜OR4、アンドゲートa10,a11とからな
り、いまカウンターCOW1の入力端子には、順次パルスΦ
１が入力されるため、オアゲートOR2に入力される順次
パルスΦ1,Φ２はそのままオアゲートOR1を介して制御
信号PRとして出力し、第11図のタイミングチャートに示
すごとくなる。同様にΦ3,Φ４はアンドゲートa11を介
して出力するため、ＱAの出力が“1"である周期のみ、
つまり２回に１回制御信号PRとして出力し、またΦ5,Φ
６は同様にＱA,QBがともに“1"であるとき、つまり４回
に１回制御信号PRとして出力され、これがゲートGATE1
の開成信号となる。従って、第１弦と第２弦について
は、毎サイクル減算器44による減算動作がなされ、第３
弦と第４弦については、２サイクルに１回減算動作がな
され、第５弦と第６弦については、４サイクルに１回減
算動作がなされる。これは、高音側の（つまり第１弦
側）の弦振動は急速に減衰し、逆に低音側の（つまり第
６弦側）の弦振動はゆるやかに減衰することに基づくも
のである。

即ち、第１弦、第２弦のメモリ43の内容の減少レート
は大で、逆に第５弦、第６弦のメモリ43の内容を減少レ
ートは小で、第３弦、第４弦のメモリ43の内容の減少レ
ートは中である。勿論、各弦毎にその比率を変えてもよ
く、あるいは第１〜第３弦と、第４〜第６弦との２つに
レートをわけてもよい。そして、前記制御信号PRがハイ
レベルとなるタイミングで開成するゲートGATE1の出力
（つまりメモリ43の読みだし出力）は、シフター45へ与
えられる。このシフター45は時定数チェンジ信号GXによ
って前述の通りシフト動作が切替られため、減算器44で
は次の演算が行なわれる。

時定数チェンジ信号GXが０のときは、 Ｓ＝Ｒ（１−1/256）−１ が演算され、また、時定数チェンジ信号GXが１のとき
は、 Ｓ＝Ｒ（１−1/16）−１ が演算される。減算器44には、キャリインの入力端子CI
Nを備えており、これにより減算器44の他方の入力端子
すなわちＢ側が０となっても出力を減少させるためであ
る。

なお、厳密に、減算器44の減算動作をゲート制御回路
GATECからの制御信号PRに同期させて行なわせるのであ
れば、前記キャリーインの入力端子CINには前記制御信
号PRをあたえればよい。このようにすれば、上式の「−
１」の演算も必ず、ゲートGATE1及びシフター45を介し
てメモリ43の内容が減算器44に与えられる都度実行され
ることになる。

そして、オアゲートOR5から“1"が与えられるとき、
減算器44の出力のうち上位８ビットがデータ切替スイッ
チ46を介して、メモリ43へ入力され、下位４ビットはア
ンドゲートa7〜a10を介してメモリ43に入力される。ま
た、オアゲートOR5から“0"が与えられとき、A/D変換器
８から新たなデジタル出力D1がデータ切替スイッチ46を
介して、メモリ43へ入力されることになる。これは、前
記オアゲートOR5の出力が、データ切替スイッチ46の入
力端子SEおよび前記アンドゲートa7〜a10に夫々入力さ
れることに基づくものである。

そして、比較器42の一方の入力端子Ａには、A/D変換
器８からのデジタル出力D1が入力され、また、他の入力
端子Ｂにはメモリ43からの記憶値（上位８ビット）が入
力される。比較器44の一方の入力端子Ａに入力されるデ
ジタル出力D1は、データ切替スイッチ46の他方の入力端
子にも入力される。前記比較器42の出力は、インバータ
IV1を介してオアゲートOR5の一方の入力端子に入力さ
れ、オアゲートOR5の他方の入力端子には排他論理和回
路EXからの出力が入力される。そして、この排他論理和
回路EXの入力端子には前記ピッチ抽出アナログ回路PAか
らのシリアルゼロクロス信号ZRCと、タイミングジェネ
レータTGからのAD変換タイミング信号ADCKとが入力され
る。従って、ZCRとADCKが一致のとき、排他論理和回路E
Xの出力が“0"となる。

そして、この排他論理和回路EXの出力が“0"、すなわ
ち、ZCRとADCKが一致したときであって、新デジタル出
力D1がメモリ43の記憶値を上回ると、オアゲートOR5の
出力が“0"となり、上述のごとく新デジタル出力D1がメ
モリ43にデータ切替スイッチ46を介してロードされる
（そのとき下位４ビットはゼロの入力となる）。また、
排他論理和回路EXの出力が“1"すなわち、ZCRとADCKが
不一致のときは、オアゲートOR5の出力が“1"となるの
で、メモリ43には、減算器44の出力が与えられ、新デジ
タル出力D1が入力されることはない。同様に、ZCRとADC
Kが一致しても比較器42がＡ＜Ｂのときは、オアゲートO
R5の出力が“1"なので、メモリ43には新デジタル出力D1
が与えられない。

前記シリアルゼロクロス信号ZCRは、比較器42の出
力、パルスジェネレータTGからタイミング信号Q5,ADCK
とともに、シリアル−パラレル変換回路のアンドゲート
A1〜A4にそれぞれ入力され、このアンドゲートA1〜A4の
出力と前記タイミングジェネレータTGのからの順次パル
スΦ1,Φ2,…Φ６とともに、アンドゲートa11max,a12ma
x,…a62max,a11min,a12min,…a62minに入力され、これ
らアンドゲートa11max,a11min,…a62minの出力は、フリ
ップフロップFF1a,FF1b,…FF6bに入力され、ここでパラ
レルのMAX I,MIN I（Ｉ＝１〜６）のピーク信号に変換
される。なお、AD変換クロック信号ADCKが“1"のとき
は、アップ用（正側）のアンドゲートA1,A2の出力が
“1"となり、またAD変換クロック信号ADCKが“0"のとき
は、ダウン用（負側）のアンドゲートA3,A4の出力が
“1"となる。

即ち、アンドゲートA1は、シリアルゼロクロス信号ZC
Rが“1"で、かつ比較器42の出力が“0"のときMAX I（Ｉ
＝１〜６）の出力をローレベルにすべくAD変換クロック
信号ADCK,Q5が夫々“1"のときに“1"出力をアンドゲー
トaI1max（Ｉ＝１〜６）に与え、フリップフロップFF1a
〜FF6aのいずれかをリセットする。

同様に、アンドゲートA2は、シリアルゼロクロス信号
ZCRが“1"で、かつ比較器42の出力が“1"のときMAXI
（Ｉ＝１〜６）の出力をハイレベルにすべくAD変換クロ
ック信号ADCK,タイミング信号Q5が夫々“1"のときに
“1"出力をアンドゲートaI2max（Ｉ＝１〜６）に与え、
フリップフロップFF1a〜FF6aのいずれかをセットする。

また、アンドゲートA3は、シリアルゼロクロス信号ZC
Rが“0"で、かつ比較器42の出力が“0"の時MIN I（Ｉ＝
１〜６）をローレベルにすべくAD変換クロック信号ADCK
が“0"で、Q5が“1"のときに“1"出力をアンドゲートaI
2min（Ｉ＝１〜６）に与え、フリップフロップFF1b〜F6
bのいずれかをリセットする。

アンドゲートA4は、シリアルゼロクロス信号ZCRが
“0"で、かつ比較器42の出力が“1"のとき、MIN I（Ｉ
＝１〜６）をハイレベルにすべくタイミング信号ADCKが
“0"、Q5が“1"のときに“1"出力をアンドゲートaI2min
（Ｉ＝１〜６）へ与え、フリップフロップF1b〜F6bのい
ずれかをセットする。

第15図は、第10図の動作を説明するためのタイミング
チャートであるが、この図は、フリップフロップFF1bか
らMIN1のピーク信号が出力される場合を示している。タ
イミング信号MO5の上りエッジの周期で減算器44のＡ入
力端子に、メモリ43で記憶されている記憶値が、1U（第
１弦の正側）、1D（第１弦の負側）、…6D（第６弦の負
側）の順序で入力され、減算器44のＢ入力端子には、順
次パルスΦ１〜Φ６により得られる制御信号PRの状態に
よりゲートGATE1が開閉制御され、所定のレートでメモ
リ43の記憶値がシフター45でビットシフトされた後入力
される。比較器42の出力は、A/D変換器８からのデジタ
ル出力D1が前記減算器44のＡ入力端子に入力されるメモ
リ43の記憶値より大きいときのみ“1"として出力され
る。また、フリップフロップFF1bは、タイミング信号Q5
が“1"のときで、かつAD変換クロック信号ADCKが“0"の
とき、セットタイミング信号が得られてセット状態とな
り、このときフリップフロップFF1bの出力端子ＱからMI
N1のピーク信号が出力される。同様に、他のフリップフ
ロップFF1a、FF2a〜FF6a、FF2b〜FF6bも動作する。

このようにして、フリップフロップFF1a〜FF6bより、
MAX1〜MAX6のピーク信号が、フリップフロップFF1b〜FF
6bよりGMIN1〜MIN6のピーク信号がそれぞれパラレルに
出力されることになる。

第12図は、ピッチ抽出デジタル回路PD（第１図）を構
成している時定数変換制御回路TCC（第８図）の構成を
示すブロップ図であり、ここには第１弦に対応する１回
路分した示されていないが、実際にはこの回路と同じも
のが６回路ある。レジスタ（MREG）RGは、書込み信号WR
1が入力されることにより、マイコンMCPからのデータが
書込まれる。この場合、初めに速く波形の振動を検出す
るため、ノートオフ時に当該弦の最高音フレットに相当
する最高音周期、次に弦振動が検知されると、倍音を拾
わないために当該弦の開放弦周期つまり最低音周期、最
後に当該弦の振動周期が検出されると、その音階周期が
書き込まれる。

一方、ピーク検出回路PEDTからのMIN1（第16図）は、
インバータIV4を介してMIN1タイマーTM1のクリア端子CL
に入力され、またピーク検出回路PEDTからのMAX1（第16
図）は、インバータIV3を介してMAXタイマーTM2のクリ
ア端子CLに入力され、タイマーTM1,TM2はMINとMAXがそ
れぞれ“1"の時クリアされる。タイマーTM1,TM2の出力
は、前記コンパレーターCO1,CO2のＡ入力端子にそれぞ
れ入力され、ここで前記レジスタRGの出力とそれぞれ比
較され、Ａ入力端子とＢ入力端子の両入力が一致したと
き、それぞれから出力される信号がクロック信号として
Ｄ形フリップフロップF2,F1のCK端子に入力される。フ
リップフロップF2,F1のCL端子には前記インバータIV4,I
V3の出力が入力され、MIN1,MAX1のピーク信号が“1"の
ときクリアされる。そして、フリップフロップF1,F2の
出力は３入力端子付のアンドゲートA5,A6の第１入力端
子に入力され、アンドゲートA5,A6の第２入力端子に、
それぞれAD変換クロック信号ADCKが入力されるととも
に、第３入力端子に順次パルスΦ１が入力される。そし
て、アンドゲートA5,A6の出力は、オアゲートOR6に入力
され、この出力はオアゲートOR7に入力される。なお、
図に示すとおり、前記アンドゲートA5には、AD変換クロ
ック信号ADCKが直接、アンドゲートA5には同信号が反転
して印加される。

このような回路において、AD変換クロック信号ADCKが
“1"で、フリップフロップF1が“1"でさらに順次パルス
Φ１が“1"の時は、アンドゲートA5から“1"出力が生
じ、また、AD変換クロック信号ADCKが“0"で、フリップ
フロップF2が“1"でさらに順次パルスΦ１が“1"の時
は、アンドゲートA6から“1"出力が生じ、このA5,A6の
いずれかの出力が生じたときオアゲートOR6から出力が
生じ、これによりオアゲートOR7から時定数チェンジ信
号GXが生じる。この時定数チェンジ信号GXは、通常“0"
であるが、レジスタRGの時間経過すると、“1"となり、
第10図に示したシフター45の段数を切替えることによ
り、メモリ43の当該レジスタの内容、いまの場合は第１
弦の正もしくは負のピーク値を高速でダンプする（第16
図）。

第13図は、前記ピッチ抽出デジタル回路PD（第１図）
を構成しているゼロクロス時刻取込み回路（第８図）ZT
Sを具体的に示す回路図であり、図では６回路のうちの
１回路分つまり、第１弦に対応する回路しか示されてい
ない。ピーク検出回路PEDTからのMAX1はＲ−Ｓフリップ
フロップF3のＲ入力端子に入力され、このＳ入力端子に
は第１弦のゼロクロス信号Z1がインバータIV5を介して
入力され、フリップフロップF3のＱ出力端子からの出力
（第17図の51）は、Ｄ形フリップフロップF5のＤ入力端
子に入力される。また、ピーク検出回路PEDTからのMIN1
はＲ−ＳフリップフロップF4のＲ入力端子に入力され、
このＳ入力端子には第１弦のゼロクロス信号Z1が入力さ
れ、フリップフロップF4のＱ出力端子からの出力（第17
図の52）は、Ｄ形フリップフロップF6のＤ入力端子に入
力される。フリップフロップF5,F6のCK端子には、第８
図のタイミングジェネレータTGからのクロック信号MCが
それぞれ入力され、この上りエッジでＤ入力端子から信
号をそれぞれ取込み、これを出力端子から出力し、ア
ンドゲートA7,A8の一方の入力端子に入力される。アン
ドゲートA7,A8の他方の入力端子には、フリップフロッ
プF3,F4の出力端子Ｑからの出力が入力される。

前記アンドゲートA7,A8の出力（第17図の53と54）
は、夫々ノアゲートNORに入力されるとともに、Ｒ−Ｓ
フリップフロップF7のS,R入力端子に入力され、ノアゲ
ートNORの出力（第17図の55）は、Ｄ形フリップフロッ
プF8のCK端子ならびにＤ形フリップフロップF9のCK端子
に入力され、フリップフロップF7の出力（第17図の56）
はフリップフロップF9のD0入力端子に入力される。フリ
ップフロップF8のCL端子およびF9のOE端子には、第１図
のデコーダーDCDからの時刻読込み信号▲▼（第1
7図）がそれぞれ入力される。フリップフロップF9のD1
〜D15の入力端子にはタイムベースカウンタCOW2の出力
が入力され、フリップフロップF8のＤ入力端子には、基
準電圧ＶDDが印加されている。ゲートGATE2の入力端子
には、フリップフロップF8（第１弦に対応する回路）の
出力（第17図の57）と、他の第２弦〜第６弦の対応する
フリップフロップ（図示しない）との出力がそれぞれ入
力され、ゲートGATE2のOE端子には、弦番号読込み信号
▲▼が入力され、ゲートGATE2の出力は、マイコ
ンバスBUSを介してマイコンMCPに入力される。アンドゲ
ートA9の入力端子には、前記第１弦に対応するノアゲー
トNOR出力及び第２〜第６弦に対応するノアゲート（図
示しない）出力が入力され、これによりアンドゲートA9
から全弦について共通のインタラプト信号（割込み信
号）INTがマイコンMCPへ出力される。

第17図は、第13図のゼロクロス時刻取込み回路のZTS
の動作を説明するためのタイミングチャートであり、図
中MCはフリップフロップF5,F6およびカウンタCOW2に入
力されるクロック信号、MAX1,MIN1はピーク検出回路PED
Tからの検出信号、Z1は第１弦のゼロクロス信号であ
り、51はフリップフロップＦの３出力、52はフリップフ
ロップF4の出力、53はアンドゲートA7の出力、54はアン
ドゲートA8の出力、55はノアゲートNORの出力、56はフ
リップフロップF7の出力、57はフリップフロップF8の出
力を示し、RD1は時刻読み込み信号、INT（55と同じ）は
割込み信号である。

第13図および第17図において、MAX1によりフリップフ
ロップF3がリセット状態でゼロクロス信号Z1が“1"から
“0"へ変化してフリップフロップF3に入力されると、フ
リップフロップF3の出力51が“1"となるとともに、フリ
ップフロップF5の出力（クロック信号MCが入力状態であ
るため）が“1"から“0"となり、アンドゲートA7からク
ロック信号MCの幅のワンショットパルス出力53が生じる
ことからMAX1の次のゼロ点が検出される。

また、MIN1によりフリップフロップF4がリセット状態
でゼロクロス信号Z1がフリップフロップF4に“0"から
“1"へ変化して入力されるとき、フリップフロップF4の
出力52が“1"となるとともに、フリップフロップF6の出
力（クロック信号MCが入力状態であるため）が“1"から
“0"となり、アンドゲートA8からクロック信号MCの幅の
ワンショットパルス出力54が生じることからMIN1の次の
ゼロ点が検出される。

アンドゲートA7からの出力により、フリップフロップ
F7がセットされ、またアンドゲートA8の出力によりフリ
ップフロップF7がリセットされ、このフリップフロップ
F7の出力はフリップフロップF9の最下位ビット入力端子
D0に入力される。従って、ピークの極性（正ならば
“1"、負ならば“0"）が決まる。一方、ノアゲートNOR
は、アンドゲートA7,A8からの出力のいずれかが“1"の
とき“0"出力を生じることから、アンドゲートA9から割
込み信号INTがマイコンMCPに出力され、これによりマイ
コンMCPから先ず、割込み信号INTを発生した弦の番号
（弦ナンバ）を知るべくゲートGATE2へ弦番号読込み信
号RDIを与え、弦番号の確認の後、対応する弦のフリッ
プフロップF9の内容の読みだしを行なうべく時刻読込み
信号RD1〜RD6とのいずれかを与える。そのタイミング
で、フリップフロップF8がクリアされるとともに、既に
ゼロクロス点通過時にフリップフロップF9にラッチされ
ているタイムベースカウンタ（第13図のタイムベースカ
ウンタCOW2）の時刻が読みだされ、これがマイコンバス
を介してマイコンMCPに出力される。この結果、指定さ
れた弦ナンバのゼロクロス時刻（フリップフロップF9の
Q1〜Q15の内容）が、正側信号（Ｕ）と負側信号（Ｄ）
とを区別してゼロクロス時刻が読みだされる。

第14図は、ピッチ抽出デジタル回路PD（第１図）にお
ける波高値取込み回路（第８図）の具体的な回路図であ
り、A/D変換器８のデジタル出力D1は、Ｄ形フリップフ
ロップF11〜F16のＤ入力端子に入力され、例えばそのデ
ジタル出力D1が第１弦に関してのものであれば、CK端子
に順次パルスΦ１をインバータIV11を介して入力される
フリップフロップF11に読みこまれる。そして、そのＱ
出力端子からの出力は、Ｄ形フリップフロップF21,F22
のＤ入力端子にそれぞれ入力されるとともに、ゲートGA
TE23に入力される。このゲートGATE23のOE端子には、読
み出し信号▲▼がマイコンMCPより与えら
れ、マイコンMCPの処理にあわせて、その時点の瞬時値
をマイコンMCPは取込むことができるようになる。

また、フリップフロップF11の出力を最大ピーク時点
で読み込むためのフリップフロップF21のCK端子には、
ピーク検出回路PEDTからのMAX1がインバータIV21を介し
て入力される。また、フリップフロップF11の出力を最
小ピーク時点で読込むために、ピーク検出回路PEDTから
のMIN1がインバータIV22を介してフリップフロップF22
のCK端子に入力される。フリップフロップF21,F22の出
力端子Ｑからの出力は、それぞれゲートGATE11およびGA
TE12に入力され、GATE11の▲▼端子には、MAX値の
読込み信号▲▼が入力され、ゲートGATE12の▲
▼端子には、MIN値の読込み信号が入力され、ゲー
トGATE11,GATE12の出力がマイコンバスBUSを介してマイ
コンMCPに入力される。他の弦についても、フリップフ
ロップF12〜F16、F23〜F32、ゲートGATE24〜GATE28、イ
ンバータIV12〜IV32が、上述した第１弦についてと同様
に構成される。

いま、第14図において、フリップフロップF11〜F16に
A/D変換器８のデジタル出力D1が共通に印加され、順次
パルスΦ1,Φ2,…Φ６が“1"から“0"へ変化すると、そ
の時点のデジタル出力D1が、順次パルスΦ１〜Φ６の対
応するフリップフロップF11〜F16のいずれかにラッチさ
れる。つまり、各弦毎に時分割的にに入力する波形信号
が対応するフリップフロップF11〜F16へセットされる。
そして、このデジタル出力D1は、フリップフロップF21
〜F32、さらにはこれらを介してゲートGATE11〜GATE22
あるいはゲートGATE23〜GATE28に入力され、ピーク値読
込み信号▲▼（Ｉ＝2,4,…12）が入力される
と、負のピーク値MIN1〜MIN16が読みだされ、またピー
ク値読込み信号▲▼（Ｉ＝1,3,…11）が入力さ
れると、正のピーク値MAX1〜MAX6が読みだされ、さら
に、ピーク値読込み信号▲▼（Ｉ＝13〜18）が
入力されると、その時点での波高値がマイコンバスを介
してマイコンMCPに出力される。なお、MAX、MIN、波高
値は、発音（ノートオン）の制御、消音（ノートオフ）
の制御に使用される。

即ち、マイコンMCPは、ピッチ抽出デジタル回路PDか
ら、割込み信号INTを受ける毎に、ゼロクロス時刻取込
み回路ZTS（第13図）より、割込み信号INTを発生した弦
についてのゼロクロス点時刻を上述したように読みだ
し、また、波高値取込み回路PVS（第14図）より、前記
割込み信号INTを発生する直前のピークレベル（正の場
合と負の場合とがあるので、それも指定して）を読みだ
す。

このような動作を繰返すことによって、マイコンMCP
はゼロクロス点時刻間の長さを求めることができ、その
結果弦振動の周期の抽出を可能とする。また、ピークレ
ベルあるいは瞬時レベルによって、発音開始、消音開始
のタイミングをマイコンMCPは知ることができる。従っ
て、マイコンMCPは、上述の如くして得た各情報より、
音源SSに対し、音高指定、音量指定、発音開始、消音開
始の指示を行なうことができる。また、周期情報は、発
音開始後も刻々求まるので、発音開始後の弦操作（例え
ば、チョーキング）やトレモロアームなどの操作による
周波数変更に対しても、リアルタイムで応答できる。

さて、本実施例によれば、既に説明したとおり（第７
図（ｂ）参照）、発生してから消音するまでの期間が長
くなり、演奏者が意図しないタイミングで出力音が消音
するといったことの改善が図れる。

また、このほか、マイコンMCPが以下のような処理を
施して音源SSを制御するといった場合についても改善が
図れる。

即ち、先ずリラティブオフ（relative off）の処理が
簡単化される。ここで、リラティブオフとは、弦を離す
などによって、弦振動のレベルが、前回検出波高値（ピ
ーク値）と、今回検出した波高値（ピーク値）との差が
所定値より大であれば、つまり、波高値が極端に減少し
た場合は、消音操作を演奏者が行なったとみなし、ノー
トオフ処理を行なうことを言う。しかしながら、この場
合、第７図（ａ）のように、実際の振動波形のエンベロ
ープは、振動の開始時には急速に減衰し、その後はゆる
やかなものとなり、このような実際の（ログ変換前の）
波形にて、弦振動の初期には大きく、その後は（徐々
に）小さくするなどの変更を行なわねばならないという
問題が生じる。もし、そのように、前記所定値を変えな
ければ、自然減衰でもリラティブオフとみなしてしまう
といった問題が生じる。このような問題を、ログ変換後
の波形にて同様なリラティブオフ処理をすれば、つま
り、第７図（ｂ）の如く波形が変化するので、波形の変
化に対して前記所定値を変化させなくてもよくなるとい
う利点が生じる。

また、リラティブオン（relative on）が処理も簡単
化できる。ここで、リラティブオンとは、弦をトレモロ
奏法によって続けて弾いたときのノートオン処理に関す
るものである。しかしながら、この場合も、前回検知し
た波高値（ピーク値）と、今回検知した波高値（ピーク
値）との差が所定値より大であれば、つまり波高値が極
端に増大した場合は、再発音開始のための操作を演奏者
がおこなったものとみなし、再度ノートオンを行なわね
ばならない。この場合も、前記所定値を、実際の波形を
使用すると波形のレベルに合せて変更しなければならぬ
という問題がある。例えば、波高値が大きなときは、前
記所定値が大でなければならぬということになる。この
ようなことも、ログ変換後の波形を用いることにより、
前記所定値を変更することなく、リラティブオン処理が
行なえる。

その他、共振除去や倍音除去などの各種処理におい
て、前回検出した波高値（ピーク値）と今回検出した波
高値（ピーク値）との比較などの波高値の比較をする場
合に、スレッシュホールドレベルを、波高値レベルが大
きなとき、小さなときとで変更するといった複雑な制御
しなくてよくなるという利点がある。

なお、前記実施例では、本発明を電子ギターに適用し
たものであったが、その他のタイプの電子楽器に適用可
能であることは言うまでもなく、弦の数などの変更に合
わせて上述した回路を適宜変更可能である。

また、前記実施例では、正（最大）のピークと負（最
小）のピークとの双方を求めるようにしたが、いずれか
一方からでも周期情報を求めることができ、双方を検出
する必要はない。勿論、双方を求めれば、応答性、ピッ
チ抽出の精度などの点で、一方のみを求めるよりも優れ
てくることは言うまでもない。

更に、前記実施例では、ピーク点の次（直後）のゼロ
クロス点で、マイコンMCPに割込み（INT）をかけ、その
ようなゼロクロス点間の時刻情報に基づき、弦振動のピ
ッチの抽出を行なうようにしているが、それに限られる
ものではなく、ピーク点毎つまり最大ピーク点と最小ピ
ーク点間との少なくとも一方を求めて、その時間情報に
よりピッチ抽出をしてもよい。要は、各種手法によって
ピッチ抽出するものであれば、本発明を適用可能であ
る。

加えて、前記実施例においては、第４図に示したよう
にアナログ回路にて、ログ変換を構成したが、その近似
折線数も増加すれば、それだけ良好な変換特性が得られ
ることになり、実施例に限られるものではない。また、
上述したように、アナログ領域でかかる変換をしている
が、コストアップを無視すれば、デジタル領域でも行な
え、その場合ログ変換テーブルを使用するテーブルルッ
クアップ方式を採用することも可能である。また変換
は、ログ変換に限られるものではなく、波高値が圧縮さ
れる変換であればよい。

［発明の効果］ 本発明は上述したとおり、入力波形信号として減衰波
形を使用しても、この入力波形信号のレベルが小さくな
るにつれて増幅率が増大する所定の圧縮変換を行い、こ
の入力波形信号のレベルを圧縮する圧縮手段の出力に従
って、発音、消音その他の制御行なうための、発音時間
が長くなるなどによって良好な演奏効果が得られ、また
波形が大のレベルでも小のレベルても、何等パラメータ
の変更をすることなく同様に処理し得るので、制御の簡
単化が図れるという利点がある。

【図面の簡単な説明】

第１図は本発明による実施例の全体の概略構成を示すブ
ロック図、第２図は第１図のピッチ抽出アナログ回路の
具体例を示す回路図、第３図は第２図の動作を説明する
ためのタイムチャート、第４図は第２図のログ変換回路
の具体例を示す回路図、第５図は第４図の特性を説明す
るための図、第６図は第２図の動作を説明するためのタ
イミングチャート、第７図は第２図の動作を説明するた
めの特性図、第８図は第１図のピッチ抽出デジタル回路
の概略を示すブロック図、第９図および第10図はいずれ
も第８図のピーク検出回路の概略構成を示すブロック図
および具体的な回路図、第11図は第10図のゲート制御回
路の動作を説明するためのタイミングチャート、第12図
〜第14図はそれぞれ第８図の時定数変換回路の具体的な
回路図、ゼロクロス時刻取込み回路の具体的な回路図、
波高値取込み回路を具体的に示す回路図、第15図〜第18
図はいずれも本発明の実施例の動作を説明するためのタ
イミングチャートである。 MCP……マイコン、SS……音源、PEDT……ピーク検出回
路、TCC……時定数変換回路、PVS……波高値取り込み回
路、ZTS……ゼロクロス時刻取込み回路、７……ログ変
換回路、８……A/D変換器。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】入力波形信号に従って発生すべき楽音を制
   御する電子楽器において、 入力波形信号のレベルが小さくなるにつれて増幅率が増
   大する所定の圧縮変換を前記入力波形信号に対して行
   い、前記入力波形信号のレベルを圧縮する圧縮手段と、 この圧縮手段の圧縮出力信号に従って、発生すべき楽音
   の発音／消音を制御する発音／消音制御手段と、 前記圧縮信号の大きさに従って前記楽音の音量を制御す
   る音量制御手段と、 を具備したことを特徴とする電子楽器。
2. 【請求項２】前記圧縮手段は、前記入力波形信号のレベ
   ルをログ（log）変換することにより前記圧縮出力信号
   を得るようにしたことを特徴とする特許請求の範囲第１
   項記載の電子楽器。
3. 【請求項３】前記発音／消音制御手段は、前記圧縮出力
   信号が所定レベルより大きくなったとき前記楽音の発音
   動作を指示し、前記圧縮出力信号が所定レベルより小さ
   くなったとき前記楽音の消音動作を指示するようにした
   ことを特徴とする特許請求の範囲第１項記載の電子楽
   器。
4. 【請求項４】入力波形信号からピッチ抽出して対応する
   音高の楽音を発生する電子楽器において、 入力波形信号のレベルが小さくなるにつれて増幅率が増
   大する所定の圧縮変換を前記入力波形信号に対して行
   い、前記入力波形信号のレベルを圧縮する圧縮手段と、 この圧縮手段の圧縮出力信号をアナログデジタル変換し
   てデジタル圧縮波形信号を出力するA/D変換手段と、 前記デジタル圧縮波形信号のレベルに従って発生すべき
   楽音の発音／消音を制御する発音／消音制御手段と、 を具備したことを特徴とする電子楽器。
5. 【請求項５】前記発音／消音制御手段は、前記デジタル
   圧縮波形信号が所定レベルより大きくなったとき前記楽
   音の発音動作を指示し、前記デジタル圧縮波形信号が所
   定レベルより小さくなったとき前記楽音の消音動作を指
   示するようにしたことを特徴とする特許請求の範囲第４
   項記載の電子楽器。