JP2607280B2 - プロービング方法 - Google Patents
プロービング方法Info
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- wafer
- semiconductor wafer
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、プロービング方法に関する。
（従来の技術） 半導体装置の製造工程においては、ウエハ上にウエハ
チップが完成すると、電極パッドにプローブ針を接触さ
せてウエハチップの電気的特性検査を実行している。
チップが完成すると、電極パッドにプローブ針を接触さ
せてウエハチップの電気的特性検査を実行している。
ところで、一般に半導体ウエハ１は、第９図に示すよ
うにオリエンテーションフラット1aを有した略円形であ
り、その中に多数の矩形状のチップ２が形成されてい
る。
うにオリエンテーションフラット1aを有した略円形であ
り、その中に多数の矩形状のチップ２が形成されてい
る。
従って、その最周縁部のチップ２は、場合によってウ
エハ１の外形によって完全な矩形状を確保できず、一部
が欠けた形状となる場合が多い。そして、この欠け部分
の大きさによっては、半導体チップ２を良品として扱え
ないようになっている。
エハ１の外形によって完全な矩形状を確保できず、一部
が欠けた形状となる場合が多い。そして、この欠け部分
の大きさによっては、半導体チップ２を良品として扱え
ないようになっている。
ここで、このような欠け部分の大きい半導体チップ２
を、他のチップ２と同様に検査した場合、これらは良品
の電気的特性を備えることができないため、確実に不良
と判定され、一般にはこのような不良チップに対して、
インキングまたは針によるスクラッチによりマーキング
を施し、良品のチップ２と区別できるようにしている。
を、他のチップ２と同様に検査した場合、これらは良品
の電気的特性を備えることができないため、確実に不良
と判定され、一般にはこのような不良チップに対して、
インキングまたは針によるスクラッチによりマーキング
を施し、良品のチップ２と区別できるようにしている。
そして、このような欠落部分が大きいチップ２は本来
電気的特性検査が不要であり、万一欠け部分の大きいチ
ップ２を検査し、これにマーキングを施すと、極端な場
合にはそのマーキングがウエハ１より外のウエハチャッ
クに対して実行されることが生ずる恐れがある。
電気的特性検査が不要であり、万一欠け部分の大きいチ
ップ２を検査し、これにマーキングを施すと、極端な場
合にはそのマーキングがウエハ１より外のウエハチャッ
クに対して実行されることが生ずる恐れがある。
そこで、このような欠け部分の大きな半導体チップ２
は、予め検査対象から除外する必要がある。
は、予め検査対象から除外する必要がある。
このため、従来は第10図（Ａ）に示す周縁のチップ２
の４点A,B,C,Dの座標位置（座標中心を例えばウエハ１
の中心X0,Y0とする）を求め、中心までのX,Y方向の距離
a,b,c,dを利用して、各点A,B,C,Dがウエハ１上に存在し
ているか否かを下記の判別式により判定していた。
の４点A,B,C,Dの座標位置（座標中心を例えばウエハ１
の中心X0,Y0とする）を求め、中心までのX,Y方向の距離
a,b,c,dを利用して、各点A,B,C,Dがウエハ１上に存在し
ているか否かを下記の判別式により判定していた。
Ａ点 R2＞a2＋b2 ON WAFER Ｂ点 R2＞a2＋d2 ON WAFER Ｃ点 R2＜b2＋d2 OFF WAFER Ｄ点 R2＞b2＋c2 ON WAFER そして、例えば上記のように３点以上の点がON WEFER
の場合に該チップ２が有効と判断し、２点以下がON WEF
ERの場合には検査が不必要である旨の判定を行ってい
た。
の場合に該チップ２が有効と判断し、２点以下がON WEF
ERの場合には検査が不必要である旨の判定を行ってい
た。
（発明が解決しようとする課題） 上述した従来の有効チップか否かの判定によれば、チ
ップ２の４隅のうちの３点がON WAFERとすると、少なく
ともチップ２の50％以上はON WEFERである事が判別され
るが、例えば第10図（Ｂ）に示すように、チップ２の場
所によっては２点のみがON WEFERであっても、第10図
（Ａ）の場合のように３点がON WAFERである場合よりも
有効面積が大きい場合もあり、上記のような判定によれ
ば本来良品となる可能性のあるチップ２もが検査対象か
ら除外されるという恐れがあり、この場合にはウエハ外
周付近を有効に活用できないという問題があった。
ップ２の４隅のうちの３点がON WAFERとすると、少なく
ともチップ２の50％以上はON WEFERである事が判別され
るが、例えば第10図（Ｂ）に示すように、チップ２の場
所によっては２点のみがON WEFERであっても、第10図
（Ａ）の場合のように３点がON WAFERである場合よりも
有効面積が大きい場合もあり、上記のような判定によれ
ば本来良品となる可能性のあるチップ２もが検査対象か
ら除外されるという恐れがあり、この場合にはウエハ外
周付近を有効に活用できないという問題があった。
また、ユーザーによっては、例えば80％以上などのよ
り精度の高い判定値を基準として有効チップか否かを判
定したいニーズもあり、このようにさらに正確な有効チ
ップの判定を行うことが従来では不可能であった。
り精度の高い判定値を基準として有効チップか否かを判
定したいニーズもあり、このようにさらに正確な有効チ
ップの判定を行うことが従来では不可能であった。
そこで、本発明の目的とするところは、上述した従来
の問題点を解消し、任意に指定された有効面積以上の面
積を有するチップのみを検査対象とすることができ、以
て検査の必要がないチップを確実に検査対象から除外し
て検査スピードを向上でき、しかも、判定精度を向上す
ることでチップ外周付近の有効活用を図ることができる
るプロービング方法を提供することにある。
の問題点を解消し、任意に指定された有効面積以上の面
積を有するチップのみを検査対象とすることができ、以
て検査の必要がないチップを確実に検査対象から除外し
て検査スピードを向上でき、しかも、判定精度を向上す
ることでチップ外周付近の有効活用を図ることができる
るプロービング方法を提供することにある。
［発明の構成］ （問題点を解決するための手段） 請求項１の発明に係るプロービング方法は、半導体ウ
エハ上の各チップの電気的特性検査を行うにあたり、 半導体ウエハに形成されたチップの中心座標位置から
該チップの既知の大きさに基づいて該チップの４隅の座
標位置を検出する工程と、 前記４隅の座標位置が、前記半導体ウエハ上に存在す
るか否かを判定する工程と、 前記チップを検査対象とするか否かを判別する工程
と、 を含み、 前記判別工程においては、 前記判定工程にて４つの座標位置が前記半導体ウエハ
上に存在する場合は該チップを検査対象とすると判別
し、 前記判定工程にて１つのみの座標位置が前記半導体ウ
エハ上に存在するかあるいは４つの座標位置がいずれも
前記半導体ウエハ上に存在しない場合は該チップを検査
対象としないと判別し、 前記判定工程にて２つまたは３つのみの座標位置が前
記半導体ウエハ上に存在する場合は、該チップの面積を
測定する工程と、前記工程にて測定されたチップの面積
と、予め設定された限界チップ面積とを比較する工程
と、を有し、測定されたチップ面積が前記限界チップ面
積以上の場合に該チップを検査対象とすると判別するこ
とを特徴とする。
エハ上の各チップの電気的特性検査を行うにあたり、 半導体ウエハに形成されたチップの中心座標位置から
該チップの既知の大きさに基づいて該チップの４隅の座
標位置を検出する工程と、 前記４隅の座標位置が、前記半導体ウエハ上に存在す
るか否かを判定する工程と、 前記チップを検査対象とするか否かを判別する工程
と、 を含み、 前記判別工程においては、 前記判定工程にて４つの座標位置が前記半導体ウエハ
上に存在する場合は該チップを検査対象とすると判別
し、 前記判定工程にて１つのみの座標位置が前記半導体ウ
エハ上に存在するかあるいは４つの座標位置がいずれも
前記半導体ウエハ上に存在しない場合は該チップを検査
対象としないと判別し、 前記判定工程にて２つまたは３つのみの座標位置が前
記半導体ウエハ上に存在する場合は、該チップの面積を
測定する工程と、前記工程にて測定されたチップの面積
と、予め設定された限界チップ面積とを比較する工程
と、を有し、測定されたチップ面積が前記限界チップ面
積以上の場合に該チップを検査対象とすると判別するこ
とを特徴とする。
請求項２の発明は、請求項１において、 前記面積測定工程は、前記判定工程にて３つの座標位
置のみが前記半導体ウエハ上に存在した時、 前記４隅を結ぶ線と前記半導体ウエハの輪郭とが交わ
る２つの交点座標位置を検出する工程と、 前記半導体ウエハの外に存在する一つの前記座標位置
と２つの前記交点座標位置とで形成される三角形の面積
を算出する工程と、 前記４隅の座標位置で形成される既知の四角形の面積
から前記三角形の面積を減算して、前記チップの面積を
近似的に算出する工程と、 を含むことを特徴とする。
置のみが前記半導体ウエハ上に存在した時、 前記４隅を結ぶ線と前記半導体ウエハの輪郭とが交わ
る２つの交点座標位置を検出する工程と、 前記半導体ウエハの外に存在する一つの前記座標位置
と２つの前記交点座標位置とで形成される三角形の面積
を算出する工程と、 前記４隅の座標位置で形成される既知の四角形の面積
から前記三角形の面積を減算して、前記チップの面積を
近似的に算出する工程と、 を含むことを特徴とする。
請求項３乃発明は、請求項１において、 前記面積測定工程は、前記判定工程にて２つの座標位
置のみが前記半導体ウエハ上に存在した時、 前記４隅を結ぶ線と前記半導体ウエハの輪郭とが交わ
る２つの交点座標位置を検出する工程と、 前記半導体ウエハの上に存在する２つの前記座標位置
と２つの前記交点座標位置とで形成される台形の面積を
算出して、前記チップの面積を近似的に算出する工程
と、 を含むことを特徴とする。
置のみが前記半導体ウエハ上に存在した時、 前記４隅を結ぶ線と前記半導体ウエハの輪郭とが交わ
る２つの交点座標位置を検出する工程と、 前記半導体ウエハの上に存在する２つの前記座標位置
と２つの前記交点座標位置とで形成される台形の面積を
算出して、前記チップの面積を近似的に算出する工程
と、 を含むことを特徴とする。
（作 用） 発明では、ウエハ上の少なくとも予め定められたチッ
プ面積を計算し、この計算された面積と、検査対象とす
るのに不可欠な限界チップ面積とを比較し、この限界チ
ップ面積以上のものを検査対象とするように判定してい
る。
プ面積を計算し、この計算された面積と、検査対象とす
るのに不可欠な限界チップ面積とを比較し、この限界チ
ップ面積以上のものを検査対象とするように判定してい
る。
この結果、具体的数値によってよりきめの細かい限界
チップ面積を指定しても、正確に検査対象か否かの判定
を行うことができ、従って不要な検査を予め除外して検
査スピードを向上することができ、しかも、正確な判定
の確保により、従来検査対象外とせざるを得なかったウ
エハ外周付近のチップの有効利用を図ることができる。
チップ面積を指定しても、正確に検査対象か否かの判定
を行うことができ、従って不要な検査を予め除外して検
査スピードを向上することができ、しかも、正確な判定
の確保により、従来検査対象外とせざるを得なかったウ
エハ外周付近のチップの有効利用を図ることができる。
（実施例） 以下、本発明を適用した一実施例を図面を参照して具
体的に説明する。
体的に説明する。
まず、本実施例のプローブ装置には、第３図に示すよ
うに、ウエハ１を載置保持して、上下方向であるＺ方向
及びX,Y方向に移動可能なウエハチャック10が設けら
れ、かつ、プローブ位置にはプローブ手段の一例である
例えばプローブカード12が設けられている。そして、上
記ウエハチャック10を移動することで、ウエハ１上の各
チップ２の電極パッドにプローブカード12のプローブ針
を接触させ、図示しないテスタによってその電気的特性
検査を実行可能となっている。
うに、ウエハ１を載置保持して、上下方向であるＺ方向
及びX,Y方向に移動可能なウエハチャック10が設けら
れ、かつ、プローブ位置にはプローブ手段の一例である
例えばプローブカード12が設けられている。そして、上
記ウエハチャック10を移動することで、ウエハ１上の各
チップ２の電極パッドにプローブカード12のプローブ針
を接触させ、図示しないテスタによってその電気的特性
検査を実行可能となっている。
一方、上記ウエハチャック10の移動領域内であって、
このプローブ位置から外れた位置には、例えば浮遊容量
を検出することで物体の検知が可能なハイトセンサ14が
設けられ、本実施例の場合、ウエハチャック10のセンタ
ー位置、ウエハ１のセンター位置及びウエハ１の半径の
検出に使用するようになっている。
このプローブ位置から外れた位置には、例えば浮遊容量
を検出することで物体の検知が可能なハイトセンサ14が
設けられ、本実施例の場合、ウエハチャック10のセンタ
ー位置、ウエハ１のセンター位置及びウエハ１の半径の
検出に使用するようになっている。
次に、各チップ２の面積を測定し、その面積値に応じ
て該チップ２を検査対象とするか否かの判定を行う制御
系について、第２図を参照して説明する。
て該チップ２を検査対象とするか否かの判定を行う制御
系について、第２図を参照して説明する。
本実施例のプローブ装置は、チップ面積の演算機能，
有効面積か否かの判定機能を備えたCPU20によって制御
が司どられていて、このCPU20には上記ハイトセンサ14,
ウエハチャック10の駆動部22の他、チップ２の面積計算
に必要な情報例えばウエハ１のセンター座標，ウエハ１
の半径，チップ２の大きさ等を記憶するメモリ24と、検
査対象とするために不可欠な限界チップ面積等を操作入
力するための入力部26と、ウエハチャック10を駆動入力
するためのジョイスティック28などが接続されている。
有効面積か否かの判定機能を備えたCPU20によって制御
が司どられていて、このCPU20には上記ハイトセンサ14,
ウエハチャック10の駆動部22の他、チップ２の面積計算
に必要な情報例えばウエハ１のセンター座標，ウエハ１
の半径，チップ２の大きさ等を記憶するメモリ24と、検
査対象とするために不可欠な限界チップ面積等を操作入
力するための入力部26と、ウエハチャック10を駆動入力
するためのジョイスティック28などが接続されている。
次に、上記実施例装置で実施される本発明方法の一例
について説明する。
について説明する。
まず、第１図のステップ１〜ステップ６を実行するこ
とで、アライメント動作を行う。
とで、アライメント動作を行う。
すなわち、ステップ１では、ウエハチャック10上にウ
エハ１を載置しない状態で、ハイトセンサ14によりウエ
ハチャック10のセンターを求める。なお、この方法は後
述するステップ３でのウエハ１のセンター検出と同様で
あるので、ここではその説明を省略する。
エハ１を載置しない状態で、ハイトセンサ14によりウエ
ハチャック10のセンターを求める。なお、この方法は後
述するステップ３でのウエハ１のセンター検出と同様で
あるので、ここではその説明を省略する。
次に、ウエハチャック10上にウエハ１を載置する（ス
テップ２）。そして、ハイトセンサ14を使用してウエハ
１のセンター座標及び半径を検出する（ステップ３）。
テップ２）。そして、ハイトセンサ14を使用してウエハ
１のセンター座標及び半径を検出する（ステップ３）。
すなわち、第４図に示すようにハイトセンサ14の下方
でウエハ１をＸ方向に移動させることで、容量の相違に
より、あるＸライン（Ｙ＝ｎ）上でのウエハ１の外周の
２点（X1,X2）がCPU20によって検出される。同様にＹ方
向の２点（Y1,Y2）が求められる。この情報より、ウエ
ハ１のセンター座標はそれぞれX0＝（X1＋X2）/2,Y0＝
（Y1＋Y2）/2として求めら、CPU20はこの座標位置をメ
モリ24に記憶する。
でウエハ１をＸ方向に移動させることで、容量の相違に
より、あるＸライン（Ｙ＝ｎ）上でのウエハ１の外周の
２点（X1,X2）がCPU20によって検出される。同様にＹ方
向の２点（Y1,Y2）が求められる。この情報より、ウエ
ハ１のセンター座標はそれぞれX0＝（X1＋X2）/2,Y0＝
（Y1＋Y2）/2として求めら、CPU20はこの座標位置をメ
モリ24に記憶する。
なお、上記と同様にしてステップ１でのウエハチャッ
ク10のセンター位置も検出できる。
ク10のセンター位置も検出できる。
また、上記の情報から、ウエハ１の半径Ｒを求める。
すなわち、第４図においてｘ＝X0−X2,y＝Y0−ｎであ
るから、 として求められる。この半径Ｒを同様にメモリ24に記憶
される。
るから、 として求められる。この半径Ｒを同様にメモリ24に記憶
される。
次に、ウエハチャック10のセンター位置と、ウエハ１
のセンター位置とのずれ（第５図のΔx,Δｙ）をCPU20
で検出し（ステップ４）、この後にプローブカード12の
真下にウエハチャック10のセンターを設定するようにウ
エハチャック10を移動する（ステップ５）。この状態で
は、上記ずれ（Δx,Δｙ）だけウエハ１のセンターがず
れていることがCPU20によって認識される。
のセンター位置とのずれ（第５図のΔx,Δｙ）をCPU20
で検出し（ステップ４）、この後にプローブカード12の
真下にウエハチャック10のセンターを設定するようにウ
エハチャック10を移動する（ステップ５）。この状態で
は、上記ずれ（Δx,Δｙ）だけウエハ１のセンターがず
れていることがCPU20によって認識される。
次に、第６図に示すように、ウエハ１のセンターチッ
プ2a及び左右端，上端の各チップ2b〜2dの４点でのファ
インアライメントを実行する（ステップ６）。
プ2a及び左右端，上端の各チップ2b〜2dの４点でのファ
インアライメントを実行する（ステップ６）。
まず、チャック10を上記ずれ量（Δx,Δｙ）だけ移動
することでセンターチップ2aをプローブカード14の真下
に設定し、図示しないマイクロスコープで観察しなが
ら、もしずれている場合にはジョイスティック28を操作
しながら位置合わせを行い、その電極パッドに触針させ
てファインアライメントを実行する。このように、予め
検出されたずれ量（Δx,Δｙ）だけ移動しても位置ずれ
が生じてしまう理由は、第８図に示すようにウエハ１の
端部はだれ1bを有する形状であるので、ハイトセンサ14
での検出時にそのだれ1bのどの部分をウエハ１の端部と
判定するかによって、ウエハ１のセンター座標が不正確
に測定されるからである。
することでセンターチップ2aをプローブカード14の真下
に設定し、図示しないマイクロスコープで観察しなが
ら、もしずれている場合にはジョイスティック28を操作
しながら位置合わせを行い、その電極パッドに触針させ
てファインアライメントを実行する。このように、予め
検出されたずれ量（Δx,Δｙ）だけ移動しても位置ずれ
が生じてしまう理由は、第８図に示すようにウエハ１の
端部はだれ1bを有する形状であるので、ハイトセンサ14
での検出時にそのだれ1bのどの部分をウエハ１の端部と
判定するかによって、ウエハ１のセンター座標が不正確
に測定されるからである。
次に、他の３点のチップ2b,2c,2dについては、その一
部が欠けたチップであるが、その有効面積は既知とする
ことができるので、入力部26を介してその既知の面積を
入力すると共に、実際に測定される面積（この方法につ
いては後述するものと同様であるので省略する）と比較
し、ずれている場合にはウエハーセンター位置の補正等
を実行する。
部が欠けたチップであるが、その有効面積は既知とする
ことができるので、入力部26を介してその既知の面積を
入力すると共に、実際に測定される面積（この方法につ
いては後述するものと同様であるので省略する）と比較
し、ずれている場合にはウエハーセンター位置の補正等
を実行する。
以上のようにしてアライメント動作が完了する。
次に、本発明方法の要部である被検査対象とするか否
かの判定動作について説明する。
かの判定動作について説明する。
まず、判定されるチップ２の４隅の座標を求める（ス
テップ７）。すなわち、判定されるチップ２のセンター
位置は、前記ウエハセンター（X0,Y0）を基準として、
既知のチップ２の大きさの整数倍の位置となることから
求められ、かつ、その各チップ２のセンター位置が分か
れば、チップ２の大きさより４隅の座標A,B,C,Dが検出
できる。
テップ７）。すなわち、判定されるチップ２のセンター
位置は、前記ウエハセンター（X0,Y0）を基準として、
既知のチップ２の大きさの整数倍の位置となることから
求められ、かつ、その各チップ２のセンター位置が分か
れば、チップ２の大きさより４隅の座標A,B,C,Dが検出
できる。
次に、各点A,B,C,DがON WAFERかOFF WAFERかの判定を
行う（ステップ８）。この判定はウエハ１のセンター
（X0,Y0）より各点までの距離が、先に求められた半径
Ｒよりも大きいか否かによって判定可能であり、例えば
第７図（Ａ）の場合には、 Ａ点 R2＞a2＋b2 ON WAFER Ｂ点 R2＞a2＋d2 ON WAFER Ｃ点 R2＜b2＋d2 OFF WAFER Ｄ点 R2＞b2＋c2 ON WAFER となる。
行う（ステップ８）。この判定はウエハ１のセンター
（X0,Y0）より各点までの距離が、先に求められた半径
Ｒよりも大きいか否かによって判定可能であり、例えば
第７図（Ａ）の場合には、 Ａ点 R2＞a2＋b2 ON WAFER Ｂ点 R2＞a2＋d2 ON WAFER Ｃ点 R2＜b2＋d2 OFF WAFER Ｄ点 R2＞b2＋c2 ON WAFER となる。
次に、上記の結果よりチップ２が有効面積を備えてい
るか否かの判定を行う。
るか否かの判定を行う。
まず、４点が全てON WAFERであれば（ステップ９）、
これは問題なく有効チップとして判定される（ステップ
16）。
これは問題なく有効チップとして判定される（ステップ
16）。
第７図（Ａ）のように３点がON WAFERである場合には
（ステップ10）、以下のの手法によって、チップ２の
有効面積を算出する（ステップ11）。
（ステップ10）、以下のの手法によって、チップ２の
有効面積を算出する（ステップ11）。
すなわち、この場合にはチップの本来有する全体の面
積より、同図（Ａ）のウエハ１より外れた部分の三角形
で近似される面積S1を差し引くことで計算できる。ここ
で、ウエハセンター（X0,Y0）を基準とした第７図
（Ａ）のウエハ１の外周上のチップ２の座標（Xi,Y
i），（Xj,Yj）は、 となり、この座標位置を用いることで上記面積S1が計算
できるので、第７図（Ａ）の場合の面積を算出すること
ができる。
積より、同図（Ａ）のウエハ１より外れた部分の三角形
で近似される面積S1を差し引くことで計算できる。ここ
で、ウエハセンター（X0,Y0）を基準とした第７図
（Ａ）のウエハ１の外周上のチップ２の座標（Xi,Y
i），（Xj,Yj）は、 となり、この座標位置を用いることで上記面積S1が計算
できるので、第７図（Ａ）の場合の面積を算出すること
ができる。
そして、本実施例の場合、検査対象とする限界の面積
が、本来のチップ面積の80％以上として入力部26よりCP
U20に設定されている場合には、計算された面積が80％
以上であるかを判別し（ステップ14）、YESであれば該
チップ２を有効とし（ステップ16）、NOで有れば無効と
する（ステップ15）。
が、本来のチップ面積の80％以上として入力部26よりCP
U20に設定されている場合には、計算された面積が80％
以上であるかを判別し（ステップ14）、YESであれば該
チップ２を有効とし（ステップ16）、NOで有れば無効と
する（ステップ15）。
次に、第７図（Ｂ）に示すように、２点のみがON WAF
ERである場合には（ステップ12）、下記のの手法によ
りチップ２の面積を計算する。
ERである場合には（ステップ12）、下記のの手法によ
りチップ２の面積を計算する。
この場合にはA,B,（Xi,Yi），（Xi,Yk）で囲まれる四
角内の面積S2と、（Xi,Yi），（Xk,Yk），（Xi,Yk）で
囲まれる三角形に近似される面積S3とを加算すれば良
い。
角内の面積S2と、（Xi,Yi），（Xk,Yk），（Xi,Yk）で
囲まれる三角形に近似される面積S3とを加算すれば良
い。
そして、Xi,Yiについては上記と同様に座標が求めら
れ、また、Xk,Ykについては、 であるので、上記各座標を利用すれば面積S2,S3を容易
に計算可能である。
れ、また、Xk,Ykについては、 であるので、上記各座標を利用すれば面積S2,S3を容易
に計算可能である。
そして、この後は、上記と同様に、計算された面積が
80％以上であるかを判別し（ステップ14）、YESであれ
ば該チップ２を有効とし（ステップ16）、NOで有れば無
効とする（ステップ15）。
80％以上であるかを判別し（ステップ14）、YESであれ
ば該チップ２を有効とし（ステップ16）、NOで有れば無
効とする（ステップ15）。
次に、第７図（Ｃ）に示すように１点のみがON WAFER
であるか、あるいはいずれの点もOFF WAFERである場合
には（ステップ12）、本実施例の場合の限界面積の基準
である80％以上を満足することが有り得ないので、この
場合には即座にチップ無効と判定される（ステップ1
5）。
であるか、あるいはいずれの点もOFF WAFERである場合
には（ステップ12）、本実施例の場合の限界面積の基準
である80％以上を満足することが有り得ないので、この
場合には即座にチップ無効と判定される（ステップ1
5）。
ここで、本実施例の場合には上記の判定を各チップ２
がプローブカード14の真下に設定される移動前に行って
いるので、以上の判定結果によってチップ有効と判定さ
れた場合（ステップ16）のみ、該チップ２をプローブカ
ード14の真下に移動して電気的特性の検査が実行される
ことになる（ステップ17）。
がプローブカード14の真下に設定される移動前に行って
いるので、以上の判定結果によってチップ有効と判定さ
れた場合（ステップ16）のみ、該チップ２をプローブカ
ード14の真下に移動して電気的特性の検査が実行される
ことになる（ステップ17）。
そして、チップが有効の場合でも無効の場合でも、次
のステップで全チップに対する判定が終了したか否かを
調べ（ステップ18）、NOであればチップ番号を一つ更新
してチップ７に戻り、該チップの検査の必要を判定し、
YESであれば最終チップに対する電気的特性検査の終了
を待って本動作が完結することになる。
のステップで全チップに対する判定が終了したか否かを
調べ（ステップ18）、NOであればチップ番号を一つ更新
してチップ７に戻り、該チップの検査の必要を判定し、
YESであれば最終チップに対する電気的特性検査の終了
を待って本動作が完結することになる。
なお、同一品種に関する２枚目以降のウエハ１に対し
ては、例えば上記判別結果をメモリ24に記憶しておき、
この判別工程を省略することもできる。
ては、例えば上記判別結果をメモリ24に記憶しておき、
この判別工程を省略することもできる。
このようにして、本実施例ではON WAFER点が２点また
は３点の場合に、該チップ２の有効面積を測定し、判定
基準となる基準面積データと比較して、該チップ２の検
査の必要性を判定しているので、ユーザーの希望に応じ
て所望の面積を有するものを確実に検査対象とすること
ができ、従来よりも判定の確実性が向上するので、無駄
な検査対象を確実に排除することができる。
は３点の場合に、該チップ２の有効面積を測定し、判定
基準となる基準面積データと比較して、該チップ２の検
査の必要性を判定しているので、ユーザーの希望に応じ
て所望の面積を有するものを確実に検査対象とすること
ができ、従来よりも判定の確実性が向上するので、無駄
な検査対象を確実に排除することができる。
なお、本発明は上記実施例に限定されるものではな
く、本発明の要旨の範囲内で種々の変形実施が可能であ
る。上述した実施例において、面積測定等の基準をウエ
ハ１のセンター座標を基準として行ったが、通常CPU20
はウエハチャック10のイニシャルポイントを基準に制御
を行うので、この点を基準として制御を行うものであっ
ても良い。
く、本発明の要旨の範囲内で種々の変形実施が可能であ
る。上述した実施例において、面積測定等の基準をウエ
ハ１のセンター座標を基準として行ったが、通常CPU20
はウエハチャック10のイニシャルポイントを基準に制御
を行うので、この点を基準として制御を行うものであっ
ても良い。
また、チップ２の面積計算についても上記実施例の他
種々の変形実施が可能である。さらに、この判別工程を
実施するタイミングとしては、少なくともチップ２の電
気的特性を実施するためのステップ駆動を行う前であれ
ば良く、例えば予め全チップ２について検査対象とする
か否かの測定を実施しておき、これをメモリなどに記憶
し、その後にこのメモリの情報に基づき対象となるチッ
プ２に対して検査を実施するようにウエハチャック10の
ステップ駆動するものであっても良い。
種々の変形実施が可能である。さらに、この判別工程を
実施するタイミングとしては、少なくともチップ２の電
気的特性を実施するためのステップ駆動を行う前であれ
ば良く、例えば予め全チップ２について検査対象とする
か否かの測定を実施しておき、これをメモリなどに記憶
し、その後にこのメモリの情報に基づき対象となるチッ
プ２に対して検査を実施するようにウエハチャック10の
ステップ駆動するものであっても良い。
［発明の効果］ 以上説明したように、本発明によればウエハの外形に
よって一部が欠落したチップの面積を計算し、検査対象
とする限界の面積値と比較して、該チップを検査対象と
するか否かを判定しているので、上記判定の正確さが向
上し、無駄な検査対象を確実に除去できると共に、判定
精度が向上することでウエハ周縁のチップの有効利用を
も確保することができる。
よって一部が欠落したチップの面積を計算し、検査対象
とする限界の面積値と比較して、該チップを検査対象と
するか否かを判定しているので、上記判定の正確さが向
上し、無駄な検査対象を確実に除去できると共に、判定
精度が向上することでウエハ周縁のチップの有効利用を
も確保することができる。
第１図は、本発明方法の一実施例を示すフローチャー
ト、第２図は、有効チップを判定する制御系のブロック
図、第３図は、ウエハプローバの動作を説明するための
概略説明図、第４図は、ウエハーセンターの検出例を説
明するための概略説明図、第５図は、ウエハチャックと
ウエハの両センターのずれを説明するための概略説明
図、第６図は、ウエハ上の４点チェックを説明するため
の概略説明図、第７図は、ウエハ外形によって一部が欠
落したチップを説明するための概略説明図、第８図は、
ウエハ１の周縁部のだれを説明するための概略説明図、
第９図は、ウエハの平面図、第10図（Ａ），（Ｂ）は、
従来の判定方法による問題点を説明するための概略説明
図である。 １……ウエハ、 ２……チップ、 10……ウエハチャック、 12……プローブ手段、 14……ハイトセンサ、 20……CPU。
ト、第２図は、有効チップを判定する制御系のブロック
図、第３図は、ウエハプローバの動作を説明するための
概略説明図、第４図は、ウエハーセンターの検出例を説
明するための概略説明図、第５図は、ウエハチャックと
ウエハの両センターのずれを説明するための概略説明
図、第６図は、ウエハ上の４点チェックを説明するため
の概略説明図、第７図は、ウエハ外形によって一部が欠
落したチップを説明するための概略説明図、第８図は、
ウエハ１の周縁部のだれを説明するための概略説明図、
第９図は、ウエハの平面図、第10図（Ａ），（Ｂ）は、
従来の判定方法による問題点を説明するための概略説明
図である。 １……ウエハ、 ２……チップ、 10……ウエハチャック、 12……プローブ手段、 14……ハイトセンサ、 20……CPU。
Claims (3)
- 【請求項１】半導体ウエハ上の各チップの電気的特性検
査を行うにあたり、 半導体ウエハに形成されたチップの中心座標位置から該
チップの既知の大きさに基づいて該チップの４隅の座標
位置を検出する工程と、 前記４隅の座標位置が、前記半導体ウエハ上に存在する
か否かを判定する工程と、 前記チップを検査対象とするか否かを判別する工程と、 を含み、 前記判別工程においては、 前記判定工程にて４つの座標位置が前記半導体ウエハ上
に存在する場合は該チップを検査対象とすると判別し、 前記判定工程にて１つのみの座標位置が前記半導体ウエ
ハ上に存在するかあるいは４つの座標位置がいずれも前
記半導体ウエハ上に存在しない場合は該チップを検査対
象としないと判別し、 前記判定工程にて２つまたは３つのみの座標位置が前記
半導体ウエハ上に存在する場合は、該チップの面積を測
定する工程と、前記工程にて測定されたチップの面積
と、予め設定された限界チップ面積とを比較する工程
と、を有し、測定されたチップ面積が前記限界チップ面
積以上の場合に該チップを検査対象とすると判別するこ
とを特徴とするプロービング方法。 - 【請求項２】請求項１において、 前記面積測定工程は、前記判定工程にて３つの座標位置
のみが前記半導体ウエハ上に存在した時、 前記４隅を結ぶ線と前記半導体ウエハの輪郭とが交わる
２つの交点座標位置を検出する工程と、 前記半導体ウエハの外に存在する一つの前記座標位置と
２つの前記交点座標位置とで形成される三角形の面積を
算出する工程と、 前記４隅の座標位置で形成される既知の四角形の面積か
ら前記三角形の面積を減算して、前記チップの面積を近
似的に算出する工程と、 を含むことを特徴とするプロービング方法。 - 【請求項３】請求項１において、 前記面積測定工程は、前記判定工程にて２つの座標位置
のみが前記半導体ウエハ上に存在した時、 前記４隅を結ぶ線と前記半導体ウエハの輪郭とが交わる
２つの交点座標位置を検出する工程と、 前記半導体ウエハの上に存在する２つの前記座標位置と
２つの前記交点座標位置とで形成される台形の面積を算
出して、前記チップの面積を近似的に算出する工程と、 を含むことを特徴とするプロービング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205457A JP2607280B2 (ja) | 1988-08-18 | 1988-08-18 | プロービング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205457A JP2607280B2 (ja) | 1988-08-18 | 1988-08-18 | プロービング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0254544A JPH0254544A (ja) | 1990-02-23 |
| JP2607280B2 true JP2607280B2 (ja) | 1997-05-07 |
Family
ID=16507197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63205457A Expired - Lifetime JP2607280B2 (ja) | 1988-08-18 | 1988-08-18 | プロービング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2607280B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012208128A (ja) * | 2012-07-10 | 2012-10-25 | Hitachi High-Technologies Corp | 検査装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5807624A (en) * | 1996-04-16 | 1998-09-15 | Minnesota Mining And Manufacturing Company | Electrostatically charged imaging manifold |
| JP4408298B2 (ja) | 2007-03-28 | 2010-02-03 | 株式会社日立ハイテクノロジーズ | 検査装置及び検査方法 |
| JP2009283977A (ja) * | 2009-08-21 | 2009-12-03 | Hitachi High-Technologies Corp | 検査装置及び検査方法 |
| CN105224776B (zh) * | 2014-05-26 | 2018-06-08 | 中芯国际集成电路制造(上海)有限公司 | 一种晶圆测试结果比对方法和系统 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58155839U (ja) * | 1982-04-10 | 1983-10-18 | 日本電気ホームエレクトロニクス株式会社 | 半導体素子特性測定装置 |
-
1988
- 1988-08-18 JP JP63205457A patent/JP2607280B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012208128A (ja) * | 2012-07-10 | 2012-10-25 | Hitachi High-Technologies Corp | 検査装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0254544A (ja) | 1990-02-23 |
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