JP2588819B2 - 位相ロックループ回路のデジタル位相・周波数検出器をリセットする論理ゲートおよび位相ロックループ回路のデジタル位相・周波数検出器をリセットする方法 - Google Patents

位相ロックループ回路のデジタル位相・周波数検出器をリセットする論理ゲートおよび位相ロックループ回路のデジタル位相・周波数検出器をリセットする方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電子回路の分野に関し、
特に、多様なコンピュータシステムや電子回路などの用
途に使用できるような位相ロックループ回路に関する。
【０００２】
【従来の技術】従来の典型的な位相ロックループ（ＰＬ
Ｌ）回路は位相・周波数検出器と、低域フィルタと、電
圧制御発振器とから構成されている。位相・周波数検出
器（ＰＦＤ）は基準信号と、フィードバック信号という
２つの入力信号を比較し、それらの信号の位相差を表す
位相誤差信号を発生する。ＰＦＤからの位相誤差信号を
低域フィルタによりフィルタリングし、電圧制御発振器
（ＶＣＯ）の制御入力端子に供給する。ＶＣＯは、フィ
ルタリング後の位相誤差信号により制御される周波数を
もつ周期的信号を発生する。ＶＣＯの出力端子はＰＦＤ
のフィードバック入力端子に結合しており、それによ
り、フィードバックループを形成する。フィードバック
ループは、クロックバッファ又はクロック分配ネットワ
ークなどの他の構成要素を含んでいても良い。フィード
バック信号の周波数が基準信号の周波数と等しくない場
合、ＶＣＯが最終的に基準信号の周波数に「同期」する
まで、フィルタリング後の位相誤差信号がＶＣＯの周波
数を基準の周波数に向かって偏位させる。
【０００３】ＰＬＬ回路の適用用途は多く、多様であ
る。その中には、高速コンピュータシステム用クロック
回路、音声復号、ＡＭ信号及びＦＭ信号の復調、周波数
逓倍、周波数合成並びに雑音源からの信号のパルス同期
などがある。ところが、従来のＰＬＬ回路は、ＶＣＯ制
御電圧を異常に高くさせる条件の下では信頼性を欠く。
システムのパワーアップ又はリセットにより、ＶＣＯ制
御電圧は通常より高くなることがある。この条件は、シ
ステムが試験モードから戻るときにも起こりうる。通常
より高いＶＣＯの制御電圧はＶＣＯ周波数を通常より高
くさせてしまい、その結果、ループ中の構成要素が高周
波数信号を分配できないこともあるので、ループの利得
が低下するおそれがある。分配ネットワークは信号をＰ
ＦＤでフィードバック信号が検出されない程度まで大き
く減衰させてしまう。そのため、ＶＣＯは高い制御電圧
に対する通常の応答としてさらに速く動作するか、ある
いはＶＣＯは停止する。いずれの場合にも、ＰＦＤは基
準信号とフィードバック信号との大きな周波数差を検出
し、ＶＣＯ制御電圧を高くし、その結果としてＶＣＯの
周波数を増し、それにより、問題を悪化させる。
【０００４】さらに、従来のいくつかのＰＬＬ回路で使
用される標準的なデジタルＰＦＤは、ＰＦＤのリセット
中の内部競合条件という弱点をもつ。標準のエッジトリ
ガリード（進み）−ラグ（遅れ）デジタルＰＦＤは、相
いに接続して４つ１組のラッチを形成する複数の論理ゲ
ートから構成されている。そのうち２つのラッチはＰＦ
Ｄのリード（進み）部分にあり、残る２つはラグ（遅
れ）部分にある。ＰＦＤリセットゲートは、ＰＦＤが基
準信号とフィードバック信号をサンプリングした後に４
つのラッチ全てをリセットする。従来の標準的なＰＦＤ
リセットゲートは４入力ＮＯＲ論理ゲートである。ＰＦ
Ｄリセットゲートに対する２つの入力は、ＰＦＤのリー
ド部分にあるラッチがリセットしたことを示し、残る２
つの入力はラグ部分のラッチがリセットしたことを示
す。ＰＦＤリセット信号は、ＰＦＤリセットゲートに対
する４つの入力全てがローであるときに印加される。と
ころが、４つの入力のいずれか１つがハイになれば、Ｐ
ＦＤリセット信号の印加は停止する。ＰＦＤの一方の部
分が他方の部分より高速である場合、２つの部分が共に
リセットする前にＰＦＤリセット信号の印加は停止する
ことがわかる。その結果、ＰＦＤは基準信号又はフィー
ドバック信号の次のサイクルを見のがし、信号の位相差
を検出しそこなってしまうことがある。
【０００５】この競合条件を防止する一般的な方法は、
ＰＦＤの２つの部分が余分なリセット時間の間にリセッ
トすることを期待して、リセット信号のパルス幅を拡張
するために、ＰＦＤリセットゲートの出力側に余分なゲ
ートを追加するというものである。ところが、リセット
パルスの幅を広くしても、延長リセット時間の間にＰＦ
Ｄの２つの部分が確実にリセットするとは限らず、リセ
ットする確率が高くなるだけである。また、リセットパ
ルスを拡張すると、基準信号とフィードバック信号をリ
セット中にサンプリングすることができないので、ＰＦ
Ｄの捕獲範囲は狭くなる。
【０００６】
【発明が解決しようとする課題】以下に説明するよう
に、本発明は、異常に高いＶＣＯ制御を修正するハイパ
ーアクティビティ検出修正回路と、先に説明した内部競
合条件という弱点をもたないＰＦＤリセットゲートとを
設けることにより、従来のＰＬＬ回路に関連する問題を
克服する。
【０００７】
【課題を解決するための手段】発振器及びＰＦＤの機能
状態を監督するためのハイパーアクティビティ検出修正
回路（ＨＤＣ）を有する高信頼性位相ロックループを開
示する。ＨＤＣは発振器制御を監視すると共に、ＰＦＤ
によるフィードバック信号の検出を監視する。発振器制
御が異常に高く且つフィードバック信号が検出されない
場合、ＨＤＣは発振器制御を低レベルにリセットする。
次に、ＰＬＬを通常通りに機能させ、基準信号に同期さ
せるために、ＨＤＣは発振器の制御を解放する。本発明
の高信頼性位相ロックループは、従来のＰＬＬ回路で問
題となっていた内部ＰＦＤ競合条件という弱点をもたな
い一方で、ＰＦＤをリセットするために要求される論理
機能を実行するデジタルＰＦＤのＰＦＤリセットゲート
をさらに含む。
【０００８】ＨＤＣは検出回路、非対称遅延線及びリセ
ット回路という３つの機能部分から構成されている。検
出回路は発振器制御を感知する。検出回路は、発振器制
御が所定の限界を超えたときに、その出力端子でローか
らハイへの電圧遷移をトリガし、発振器制御が所定のリ
セット状態まで降下したときには、その出力端子でハイ
からローへの遷移をトリガする。検出回路の出力端子は
３状態非対称遅延線に結合している。非対称遅延線はロ
ーからハイへの電圧遷移の伝搬を遅延させる一方で、ハ
イからローへの遷移をほとんど遅延なく伝搬させる。非
対称遅延線の出力ノードはリセット回路へ結合してい
る。リセット回路は発振器制御回路へ結合している。
【０００９】ＨＤＣは発振器制御電圧を監視することに
より発振器のハイパーアクティビティを検出する。ＰＬ
Ｌの正規動作中、発振器制御は検出回路の所定の限界を
下回っているべきである。ところが、発振器制御がその
所定の限界を超えてしまったならば、検出回路はその出
力端子でローからハイへの電圧遷移をトリガし、それに
より、発振器のリセットを報知する。そこで、発振器リ
セット信号は非対称遅延線を通ってゆっくりと伝搬し、
最終的にはＨＤＣのリセット回路に到達する。発振器リ
セット信号は、リセット回路に、発振器制御を所定のリ
セット状態にリセットさせる。発振器制御がリセットさ
れている間、検出回路は発振器制御を監視し続ける。発
振器制御が所定のリセット状態に達すると、検出回路は
その出力端子でハイからローへの遷移をトリガする。ハ
イからローへの遷移は非対称遅延線を介してほとんど遅
延なく伝搬し、リセット回路に急速に発振器の制御を解
放させる。そこで、ＰＬＬ回路は通常通りに機能して、
基準信号に同期することができる。
【００１０】ＨＤＣは、ＰＬＬが発振器制御電圧を検出
回路の所定の限界より大きくする事態を対応して招く基
準信号への同期を起こした場合に、発振器制御のリセッ
トを阻止する手段を含む。これを実現するために、ＨＤ
Ｃは、ＰＦＤがフィードバック信号を受信しているか否
かを指示するフィードバックセンス信号をＰＦＤから受
信する。フィードバックセンス信号はＨＤＣに発振器リ
セット信号の印加を停止させる。ＨＤＣは、リセット回
路が発振器制御をリセットし始めたならば、フィードバ
ックセンス信号が発振器のリセットを終結させるのを阻
止する手段をさらに含む。
【００１１】加えて、本発明のＰＦＤリセットゲートは
デジタルＰＦＤをリセットするために要求される４入力
ＮＯＲ論理機能を実行し、ＰＦＤプッシュープル電荷ポ
ンプに対するリード入力とラグ入力のパルス幅をできる
限り狭くするために、高速スイッチングリセット信号を
供給する。本発明のＰＦＤリセットゲートは、ＰＦＤの
リード部分とラグ部分の双方がリセット信号に応答する
まで、ＰＦＤリセット信号の印加を停止しないので、Ｐ
ＦＤのリード部分又はラグ部分のいずれかがより速くリ
セットしたときに起こる競合条件という結果は回避され
る。
【００１２】
【実施例】電圧制御発振器（ＶＣＯ）を用いる本発明の
実施例のブロック図が、ＰＦＤ１０と、ＶＣＯ８０及び
ＨＤＣ５０を示す図１に示されている。ＰＦＤ１０は基
準信号９６と帰還信号９８を比較し、それらの間の位相
差を表す位相誤差信号２７を発生する。位相誤差信号２
７はコンデンサ４５と抵抗４７の直列回路へ結合され
る。抵抗４７は制御ループのダンピングを行う。位相誤
差信号はコンデンサ４５によりろ波されてからＶＣＯ制
御部８９へ送られる。それはＶＣＯ８０への制御入力端
子である。ＶＣＯ８０は、周波数がＶＣＯ制御部８９に
より制御される周期的出力信号を発生する。ＶＣＯ出力
端子９０は、クロック・バッファまたはクロック分配ネ
ットワーク（図示せず）のような他の部品を介してＰＦ
Ｄの帰還信号９８へ結合される。帰還信号９８の周波数
が基準信号９６の周波数に等しくないとすると、ろ波さ
れた位相誤差信号がＶＣＯ８０に、ＶＣＯ８０が基準信
号９６に最終的に「ロック」オンするまで、周波数を基
準信号９６の周波数へ向かって偏移させる。ＨＤＣ５０
はＶＣＯ制御をモニタするために感知線６１を用いる。
ＨＤＣ５０はコンデンサ４５を放電させるために信号線
６０を用いる。感知線７０は帰還感知信号をＰＦＤから
ＨＤＣへ供給して、ＰＦＤが帰還信号９８を受けている
かどうかを示す。この実施例においては、感知線７０は
ＰＦＤ１０のリセットゲートへ結合される。あるいは、
帰還信号９８のための縁部検出器を用いて、帰還感知及
びドライブ感知線７０を提供できる。この実施例におい
ては、信号線２７，６０，６１，８９は１つのノードと
しても機能する。
【００１３】ＨＤＣが図２と図３に示されている。ＨＤ
Ｃは、二重しきい値検出器と、非対称遅延線と、開放ド
レイン出力部との３つの機能部分で構成される。二重し
きい値検出器はＰチャネル・トランジスタＱ100 ，Ｑ
103 ，Ｑ104 と、Ｎチャネル・トランジスタＱ101 ，Ｑ
102 ，Ｑ105 とで構成される。ＶＣＯ制御をモニタする
感知線６１はトランジスタＱ100 ，Ｑ102 のゲートへ結
合されている。二重しきい値検出器は２つのトリガ電圧
Ｖt1とＶt2を有する。それらの電圧は次式により近似的
に与えられる。
【００１４】 Ｖt1＝Ｖcc−Ｖtp Ｖt2＝Ｖtn ここに、Ｖcc＝電源電圧 Ｖtp＝Ｐチャネル・トランジスタのゲート・ソースしき
い値電圧 Ｖtn＝Ｎチャネル・トランジスタのゲート・ソースしき
い値電圧 である。
【００１５】感知線６１における電圧がＶt1より高く上
昇した時と、感知線６１における電圧がＶt2以下に降下
した時にトリガする。この実施例においては、二重しき
い値検出器のフロント・エンドを流れる電流はトランジ
スタＱ101 ，Ｑ104 により制限される。これを行うため
には、トランジスタＱ101 のゲート幅を４ミクロン、ゲ
ート長さを４ミクロンにし、トランジスタＱ104 のゲー
ト幅を４ミクロン、ゲート長さを２ミクロンとすること
が好ましい。また、トランジスタＱ100 のゲート幅を６
０ミクロン、ゲート長さを２ミクロンとし、トランジス
タＱ102 のゲート幅を３０ミクロン、ゲート長さを１ミ
クロンとすることも好ましい。それらの寸法では、トラ
ンジスタＱ100 とＱ102 の各ゲート幅とゲート長さの比
は３０であって、各トランジスタは、ゲート幅とゲート
長さの比がそれぞれ１と２であるトランジスタＱ101 ，
Ｑ104 よりはるかに大きい電流容量を有する。この明細
書で示すトランジスタのゲート寸法は単なる例示である
こと、及びそれら特定の数値なしに本発明を実施できる
ことを記憶しておくことは重要である。この実施例で用
いる技術は１ミクロンより短いゲート長さを達成でき
る。しかし、１ミクロンより長いゲート長さは、極端な
製造条件及び動作条件によりひき起こされるトランジス
タの洩れを防止することを助ける。
【００１６】感知線６１における電圧がＶt1より高くな
ると、トランジスタＱ100 は大きくオフ状態にされ、ト
ランジスタＱ102 はオン状態のままで、トランジスタＱ
101とＱ104 により流される電流は、トランジスタＱ100
を流れることができる電流を超える。その結果、ノー
ド５１における電圧は降下してトランジスタＱ103 をタ
ーンオンし、ノード５２を高に引きあげる。他方、感知
線６１における電圧がＶt2以下に降下すると、トランジ
スタＱ102 は少しずつ導通を開始し、トランジスタＱ
101 とＱ104 により流れることを許される電流は、トラ
ンジスタＱ102 を流れることができる電流を超える。そ
の結果、ノード５３における電圧が上昇してトランジス
タＱ105 をターンオンし、ノード５２における電圧を降
下させる。したがって、二重しきい値検出器は、感知線
６１における電圧がＶt1以上に上昇した時に、ノード５
２において電圧を低電圧から高電圧へ移行させ、感知線
６１における電圧をＶt2以下に降下した時に、ノード５
２における電圧を高電圧から低電圧へ移行させる。
【００１７】図２及び図３に示すように、ノード５２は
３段非対称遅延線へ結合される。この非対称遅延線は、
低電圧から高電圧への移行の伝播を遅らせ、高電圧から
低電圧への移行をほとんど遅れなしに伝播させる。第１
の段はトランジスタＱ106 ，Ｑ109 ，Ｑ110 ，Ｑ111 ，
Ｑ112 で構成され、第２の段はトランジスタＱ114 〜Ｑ
118 で構成され、第３の段はトランジスタＱ119 〜Ｑ
123 で構成される。非対称遅延線の３つの各段は同一の
やり方で機能する。これを第１の段を参照して説明す
る。
【００１８】非対称遅延線の第１の段においては、Ｐチ
ャネル・トランジスタＱ109 のゲートとＮチャネル・ト
ランジスタＱ110 のゲートがノード５２へ結合される。
トランジスタＱ109 のゲート幅とゲート長さの比を、ト
ランジスタＱ110 のゲート幅とゲート長さの比より高く
して、トランジスタＱ109 をトランジスタＱ110 よりも
強力にし、トランジスタＱ109 がトランジスタＱ110 よ
りも電流容量を大きくすることが好ましい。たとえば、
トランジスタＱ109 のゲート幅は６０ミクロン、ゲート
長さは５ミクロンであって、ゲート幅とゲート長さの比
は１２であり、トランジスタＱ110 のゲート幅は４ミク
ロン、ゲート長さは１０ミクロンであって、ゲート幅と
ゲート長さの比は０．４である。トランジスタＱ110 は
比較的弱いから、ノード５２における電圧は、トランジ
スタＱ110 がターンオンを開始する前に、非常に高いレ
ベルを達成せねばならない。更に、トランジスタＱ110
の電流容量がトランジスタＱ109 のそれより小さいか
ら、トランジスタＱ110 はゆっくりターンオンする。ト
ランジスタＱ110 の相対的に大きいゲート長さのために
容量負荷が与えられ、そのために、非対称遅延線の前段
のスイッチング時間により長い遅延時間が付加される。
したがって、ノード５２における低電圧から高電圧への
移行により、トランジスタＱ110 がノード５４の電圧を
引下げるから、ノード５４における高電圧から低電圧へ
の移行が遅くなる結果となる。ノード５２における電圧
が最終的に引上げられ、それによる発振を避けるため
に、Ｐチャネル・トランジスタＱ106が設けられる。
【００１９】また、ノード５４はＰチャネル・トランジ
スタＱ111 及びＮチャネル・トランジスタＱ112 のゲー
トへ結合される。この実施例においては、トランジスタ
Ｑ11 2 はトランジスタＱ111 より強力で、トランジスタ
Ｑ111 よりも大きい電流容量を有することが好ましい。
したがって、たとえば、トランジスタＱ111 のゲート幅
は４ミクロン、ゲート長さは５ミクロン、トランジスタ
Ｑ112 のゲート幅は６０ミクロン、ゲート長さは５ミク
ロンである。トランジスタＱ111 は比較的弱いから、ノ
ード５４における降下する電圧はトランジスタＱ111 が
ターンオンを開始する前に非常に低い値を得なければな
らない。トランジスタＱ111 の電流容量はトランジスタ
Ｑ112 のそれより小さいから、トランジスタＱ111 は徐
々にターンオンする。また、トランジスタＱ111 の比較
的長いゲート長さにより生じさせられた容量負荷が、ト
ランジスタＱ110 のスイッチング時間をより長くする。
したがって、トランジスタＱ111 がノード５５を弱く引
くからノード５４における高電圧から低電圧への電圧移
行の結果として、ノード５５における低電圧から高電圧
への移行は遅い。
【００２０】上記のように、ノード５２における低電圧
から高電圧への移行により、ノード５４は高電圧から低
電圧へ電圧が移行させられる。それにより、ノード５５
において低電圧から高電圧へ電圧が移行させられる。こ
のようにして、ノード５２における低電圧から高電圧へ
の電圧移行は第１の段を通ってノード５５へゆっくり伝
えられる。しかし、ノード５２における高電圧から低電
圧への電圧移行はまったく別の結果を生ずる。ノード５
２における電圧が高電圧から低電圧への移行を開始する
と、トランジスタＱ109 はトランジスタＱ110 よりはる
かに強力であるから、トランジスタＱ109 は迅速にター
ンオンし、ノード５４における電圧を迅速に引上げる。
ノード５４における高速電圧上昇のためにトランジスタ
Ｑ112 がターンオンし、トランジスタＱ112 はトランジ
スタＱ111 よりはるかに強力であるから、ノード５５に
おける電圧が迅速に引下げられる。したがって、第１の
段は、ノード５２における高電圧から低電圧への電圧移
行をほとんど遅れなしに伝える。
【００２１】非対称遅延線には３つの段がある。それら
の段は全て前記のように動作する。しかし、終段の出力
部はＨＤＣの開放ドレイン出力のための移行を行う。次
に図３を参照する。Ｐチャネル・トランジスタＱ122 の
ゲートとＮチャネル・トランジスタＱ123 のゲートがノ
ード５７へ結合される。この実施例においては、トラン
ジスタＱ122 とＱ123 のゲート幅とゲート長さの比は高
い。したがって、たとえば、トランジスタＱ122 のゲー
ト幅が１０ミクロン、ゲート長さが０．８ミクロン、ト
ランジスタＱ123 のゲート幅が６ミクロン、ゲート長さ
が０．８ミクロンである。ノード５７の電圧が約ＶCC／
２以下に降下すると、トランジスタＱ12 2 はノード５８
の電圧を引上げ、ノード５７における電圧が約ＶCC／２
以上に上昇すると、トランジスタＱ125 はノード５８の
電圧を引下げる。したがって、トランジスタＱ122 とＱ
123 は、非対称遅延線を介して高電圧から低電圧への電
圧移行及び低電圧から高電圧への電圧移行に対して、ノ
ード５８におけるスイッチングを迅速に行う。
【００２２】図３に示されているように、ＨＤＣの開放
ドレイン出力部はＮチャネル・トランジスタＱ126 と抵
抗２０で構成される。ノード５８における上昇する電圧
はトランジスタＱ126 をターンオンする。そのために信
号線６０における電圧が引下げられる。信号線６０はピ
ン９２へ結合される。トランジスタＱ126 がターンオン
し、信号線６０の電圧を引下げると、コンデンサ４５が
放電してＶＣＯ制御を減少する。トランジスタＱ126 の
ゲート幅が５０ミクロンで、ゲート長さが１ミクロンで
あることが好ましい。これはコンデンサ４５を放電させ
るためには十分に大きいが、過剰な電流を取り出すため
にはあまり大きくはない。しかし、ノイズ発生を避ける
ために、開放ドレイン出力部を流れる電流を制限するた
めに抵抗２０が設けられる。
【００２３】ＨＤＣはＶＣＯハイパーアクティブを下記
のようにして検出し、修正する。感知線６１がＶＣＯ制
御をモニタする。正常なＰＬＬ動作中は、ＶＣＯ制御電
圧はＶt1以下でなければならない。しかし、ＶＣＯ制御
電圧がＶt1以上になると、二重しきい値検出器がノード
５２における低電圧から高電圧への電圧移行をトリガ
し、それによりＶＣＯリセットを合図する。それからＶ
ＣＯリセット信号が上記のように非対称遅延線を徐々に
伝わる。ＶＣＯリセット信号は最後にはノード５８に達
し、開放ドレイン出力部のトランジスタＱ126 をターン
オンする。それから、トランジスタＱ126 は信号線６０
における電圧を引下げる。そのためにコンデンサ４５か
ら放電されることによりＶＣＯ制御が減少させられる。
感知線６１の電圧がＶt2まで降下すると、二重しきい値
検出器がノード５２における高電圧から低電圧への電圧
移行をトリガし、それによりＶＣＯリセットをデアサー
トする。上記のように、ノード５２のける高電圧から低
電圧への電圧移行はほとんど遅れなしに非対称遅延線で
伝えられる。その結果、ノード５８における電圧は急速
に降下し、トランジスタＱ126 をターンオフする。それ
により信号線６０が開放される。それからＰＬＬ回路は
基準信号９６へロックオンするように進むことができ
る。
【００２４】ＨＤＣは、Ｖt1より高い対応するＶＣＯ制
御電圧を有する基準信号９６にロックオンするならば、
ＶＣＯリセット信号をデアサートする手段を含む。再び
図２を参照すると、帰還感知線７０はＮチャネル・トラ
ンジスタＱ107 のゲートへ結合されている。帰還感知線
７０の低電圧から高電圧への電圧移行は、帰還信号９８
がＰＦＤにより受けられていることを示す。Ｎチャネル
・トランジスタＱ108のゲートがノード５９へ結合され
る。後で説明するように、ノード５９は通常高レベル
で、トランジスタＱ108 を通常ターンオンする。帰還感
知線７０における低電圧から高電圧への電圧移行により
ノード５２がスイッチ・オンされ、引下げられることに
より、ＶＣＯリセット信号をデアサートする。上記のよ
うに、ノード５２における高電圧から低電圧への電圧移
行はほとんど遅れなしに非対称遅延線で伝えられる。し
たがって、感知線６１における電圧がＶt1より高くなっ
たとしても、ＰＦＤが帰還信号９８を受けている間は、
ＨＤＣはＶＣＯをリセットしない。
【００２５】ＨＤＣは、開放ドレイン出力部がコンデン
サ４５を放電している間は、帰還信号７０がＶＣＯリセ
ット信号をデアサートすることを阻止する。図３に示す
ように、Ｐチャネル・トランジスタＱ124 とＮチャネル
・トランジスタＱ125 は相互に接続されてインバータを
形成する。トランジスタＱ124 とＱ125 のゲートはノー
ド５８へ結合される。そのノードは通常は低レベルであ
って、トランジスタＱ124 にノード５９を引下げさせ
る。先に述べたように、ＶＣＯリセット信号はノード５
８において低電圧から高電圧への電圧移行を行わせる。
そのためにトランジスタＱ126 はコンデンサ４５を放電
させる。しかし、ノード５８において低電圧から高電圧
への電圧移行はトランジスタＱ125 もターンオンする。
それによりノード５９は引下げられる。ノード５９が引
下げられると、トランジスタＱ108がターンオフされ、
帰還感知線７０が検出される時にトランジスタＱ107 が
ノード５２を引下げることを阻止する。したがって、Ｈ
ＤＣの開放ドレイン出力部がスイッチ・オンされると、
帰還信号９８がＰＦＤ１０により受けられているかどう
かとは無関係に、それはコンデンサ４５を放電させる。
【００２６】図６は、デジタル制御発振器（ＤＣＯ）を
用いる本発明のＰＬＬの別の実施例を示す。この図にお
いて、信号線上の矢印は信号の流れる向きを示す。ＰＦ
Ｄ２１０が帰還信号２００と基準信号２０１を受け、帰
還信号２００と基準信号２０１間の位相差を示すパルス
を信号線２０２と２０３に発生する。信号線２０２と２
０３はアップ／ダウン・カウンタ２４０をドライブす
る。カウンタ２４０の出力は多ビットバスのバス２０５
である。バス２０５はＤＣＯ２８０を制御する。それ
は、ＤＣＯ制御２０５に含まれているデータに等しい２
進値に比例する周波数を有する周期信号を発生する。た
とえば、ＤＣＯ２８０は、ＤＣＯへ結合されるデジタル
−アナログ変換器で構成できる。そのデジタル−アナロ
グ変換器はＤＣＯ制御２０５上のデジタル・データを、
ＤＣＯをドライブするアナログ電圧へ変換する。
【００２７】図６に示されている別の実施例において
は、ＨＤＣは比較器２５０と非対称遅延線２６０で構成
される。比較器２５０の入力バス２０８はＤＣＯ制御２
０５を感知する。比較器２５０はＤＣＯ制御２０５を、
入力線２０９に受けた所定の限界と比較する。比較器２
５０は発振器リセット２２０を発生する。その発振器リ
セットは非対称遅延線２６０へ結合される。非対称遅延
線２６０は、ＰＦＤ２１０が基準信号２０１を受けてい
るかどうかを示す帰還感知２０７も受ける。この実施例
においては、帰還感知２０７はＰＦＤ２１０のリセット
ゲートへ結合される。非対称遅延線２６０はカウンタ２
４０のリセット線２０６をドライブする。前記実施例に
おけるように、非対称遅延線２６０は低電圧から高電圧
への電圧移行の伝播を遅らせる。
【００２８】図６に示されている実施例におけるＨＤＣ
はＤＣＯハイパーアクティブを次のようにして検出し、
修正する。帰還信号２０１の周波数が基準信号２００よ
り低いとすると、信号２０２と２０３がカウンタ２４０
をカウントアップさせる。他方、帰還信号２０１の周波
数が基準信号２００より高いとすると、信号２０２と２
０３がカウンタ２４０をカウントダウンさせる。ＤＣＯ
制御２０５が異常に高いことを示す所定の限界を超えた
かどうかを比較器２５０が検出する。比較器２５０は発
振器リセット２２０の低から高への移行を行わせる。そ
れは非対称遅延線２６０を徐々に伝わる。帰還信号２０
１がＰＦＤ２１０により受けられていることを帰還感知
２０７が示したとすると、非対称遅延線２６０は徐々に
伝わる発振器リセット信号を迅速にデアサートする。発
振器リセット信号の低から高への移行は非対称遅延線２
６０の出力端子へ伝わって、カウンタ２４０の線２０６
をリセットする。リセット線２０６における低から高へ
の移行により、カウンタ２４０は所定のリセット状態へ
リセットさせられる。ＤＣＯ制御２０５の所定のリセッ
ト状態は比較器２５０により検出される。そのために発
振器リセット２２０がデアサートされる。そうすると、
ＰＬＬは正常に動作できて基準信号２００にロックオン
する。
【００２９】図４は適当な従来のデジタルＰＦＤを示
す。ＰＦＤへの入力は基準信号９６と帰還信号９８であ
る。ＰＦＤは、論理ゲート３１〜３４で構成された進み
部と、論理ゲート３５〜３８で同様に構成された遅れ部
とを有する。この例においては、論理ゲート３１〜３８
はＮＯＲゲートとして示されているが、ＮＡＮＤゲート
を用いても等しい効果を得られる。ＰＦＤの進み部は、
基準信号９６が帰還信号９８より高周波であることを示
すパルスを信号線２５に発生し、ＰＦＤの遅れ部は、基
準信号９６の周波数が帰還信号９８の周波数より低いこ
とを示すパルスを信号線２６に発生する。信号線２５と
２６はプッシュプル電荷ポンプ回路３９へ結合される。
その電荷ポンプは信号線２７を介してコンデンサ４５へ
結合される。電荷ポンプ回路３９は、基準信号９６と帰
還信号９８の間の位相差に応じてコンデンサ４５を充電
し、または放電する。基準信号９６と帰還信号９８の周
波数が等しいと、位相誤差信号２７は一定なままでなけ
ればならない。
【００３０】ＰＦＤの進み部と遅れ部はラッチ対として
機能する。進み部においては、論理ゲート３１と３２が
第１のラッチとして機能し、論理ゲート３３と３４が第
２のラッチとして機能する。同様に遅れ部においては、
論理ゲート３５と３６が第３のラッチとして機能し、論
理ゲート３７と３８が第４のラッチとして機能する。適
当な従来のＰＦＤにおいては、論理ゲート４０は４入力
ＮＯＲゲートであり、ＰＦＤの進み部が基準信号９６の
縁部を検出し、遅れ部が帰還信号９８の縁部を検出した
後で、４つのラッチをリセットするために用いられる。
ＰＦＤリセット７０が全部で４つのＰＦＤラッチへ結合
される。論理ゲート４０への入力２０〜２３が全て低レ
ベルであると、ＰＦＤリセット７０は高レベルになっ
て、４つのラッチを全てリセットする。しかし、ＰＦＤ
の進み部と遅れ部のリセットのために同じ時間を要する
という保証はない。たとえば、進み部が遅れ部より速く
リセットしたとすると、入力２２と２３より入力２０と
２１の方が早く高レベルになる。入力２０と２１が高レ
ベルになると、ＰＦＤリセット７０は低レベルになり、
それにより、遅れ部が適切にリセットされる前にリセッ
トをデアサートする。ＰＦＤリセット７０がデアサート
された時にＰＦＤのための新しいサンプル期間が始ま
る。したがって、ＰＦＤリセットゲートのために標準的
な論理ゲートを用いるＰＦＤは、レース状態においては
（ＰＦＤ回路の全ての部分がリセットされる前にＰＦＤ
に入力のサンプリングを開始させることがあるので）弱
い。
【００３１】本発明のＰＦＤリセットゲートは、４入力
ＮＯＲゲートと同じ論理機能を実行するが上記レース状
態に弱くない。本発明のＰＦＤリセットゲートは、電荷
ポンプ３９へ入力される信号２５と２６のパルス幅をで
きるだけ狭くすることにより、ＶＣＯ制御における入力
の位相スキューと不必要なリップルをできるだけ少なく
するために、非常に高速のスイッチング・リセット信号
の供給もする。この実施例におけるＰＦＤリセットゲー
トが図５に示されている。入力２０がＰチャネル・トラ
ンジスタＱ130 のゲートとＮチャネル・トランジスタＱ
132 のゲートへ結合される。入力２１がＰチャネル・ト
ランジスタＱ131 のゲートとＮチャネル・トランジスタ
Ｑ133 のゲートへ結合される。入力２２がＰチャネル・
トランジスタＱ135 のゲートとＮチャネル・トランジス
タＱ136 のゲートへ結合され、入力２３がＰチャネル・
トランジスタＱ134 のゲートとＮチャネル・トランジス
タＱ137 のゲートへ結合される。トランジスタＱ130 〜
Ｑ137 のそれぞれのゲート幅は２０ミクロン、ゲート長
さが０．８ミクロンである。
【００３２】入力２０〜２３のいずれか１つにおける高
電圧がノード１１を引下げる。説明のために、入力２０
が高レベルになったとすると、トランジスタＱ132 がタ
ーンオンし、ノード１１における電圧を引下げる。同様
に、高レベルの入力２１がノード１１をトランジスタＱ
133 を介して引下げ、高レベルの入力２２がノード１１
をトランジスタＱ136 を介して引下げ、高レベルの入力
２３がノード１１をトランジスタＱ137 を介して引下げ
る。入力２０〜２３が全て低レベルであれば、トランジ
スタＱ130 ，Ｑ131 ，Ｑ134 ，Ｑ135 は全て導通状態に
あり、それにより４入力ＮＯＲ論理機能を達成する。
【００３３】本発明のＰＦＤリセットゲートにおいて
は、引上げトランジスタが２つの経路で結合される。各
経路は２個のトランジスタを直列に有する。トランジス
タＱ13 0 とＱ131 はノード１１とＶＣＣの間に直列に接
続され、トランジスタＱ134 とＱ135 はノード１１とＶ
ＣＣの間に直列に、かつトランジスタＱ130 及びＱ131
と並列に接続される。通常は、ＰＦＤリセットの開始と
同時に、入力２０〜２３は全て低ベルになる。入力２０
〜２３が全て低レベルになると、トランジスタＱ130 ，
Ｑ131 ，Ｑ134 ，Ｑ135 は全て導通状態になり、その結
果として２個のトランジスタ経路がノード１１における
電圧を引上げる。更に、各経路は２個のトランジスタを
直列に有する。その結果、ノード１１における信号が、
４個の直列引上げトランジスタを典型的に有する通常の
ＮＯＲゲートより４倍も速く高レベルへスイッチングす
る。ＰＦＤリセット７０をドライブするために、バイポ
ーラ・トランジスタＱ138 が電流利得を高速スイッチン
グ信号へ供給する。
【００３４】ＰＦＤの進み部と遅れ部がリセットされる
まで、本発明のＰＦＤリセットゲートはＰＦＤリセット
７０をデアサートしない。ＰＦＤリセット７０に応答し
て、入力２０と２１が高レベルになって、ＰＦＤの進み
部がリセットしたことを示し、入力２２と２３が高レベ
ルになって、ＰＦＤの遅れ部がリセットしたことを示
す。上記のように、入力２０〜２３の任意の１つにおけ
る低電圧から高電圧への電圧移行により、ノード１１に
おける電圧が引下げられる。しかし、ノード１１が引下
げられた後でも、ＰＦＤ回路の進み部と遅れ部がリセッ
トに応答するまで、ＰＦＤ７０は高レベルのままであ
る。ノード１１が引下げられた時に、ノード１２におけ
る電圧が降下すること、及びＰＦＤリセット７０のデア
サーティングを阻止するために、トランジスタＱ138 は
論理ダイオードとして機能することがわかるであろう。
ＰＦＤリセット７０は、トランジスタＱ139 と、トラン
ジスタＱ14 0 とＱ142 のいずれかとの組合わせがノード
１２を引下げることにより、またはトランジスタＱ141
と、トランジスタＱ140 とＱ142 のいずれかとの組合わ
せがノード１２を引下げることによってのみデアサート
できる。各トランジスタＱ13 9 〜Ｑ142 はゲート幅が１
６ミクロン、ゲート長さが０．８ミクロンであることが
好ましい。Ｎチャネル・トランジスタＱ139 のゲートが
入力端子２１へ結合され、Ｎチャネル・トランジスタＱ
140 のゲートが入力端子２３へ結合される。Ｎチャネル
・トランジスタＱ141 のゲートが入力端子２０へ結合さ
れ、Ｎチャネル・トランジスタＱ142 のゲートが入力端
子２２へ結合される。入力２１が高レベルになったとす
ると、トランジスタＱ139 がターンオンする。その後
で、ＰＦＤの進み部と遅れ部におけるラッチがリセット
したことを示す入力２２または２３における高レベル
は、トランジスタＱ140 またはＱ142 をターンオンする
ことにより、ノード１２を引下げ、ＰＦＤリセット７０
をデアサートする。同様に、ノード１２が高レベルにな
てトランジスタＱ141 をターンオンすると、入力２２ま
たは２３における高レベルがトランジスタＱ140 または
Ｑ142 をターンオンすることにより、ノード１２を引下
げ、ＰＦＤリセット７０をデアサートする。
【００３５】最後に、トランジスタＱ143 ，Ｑ144 ，Ｑ
145 ，Ｑ146 が相互に接続されて背中合わせ状態のイン
バータを形成する。それらのインバータはＰＦＤリセッ
ト７０が常にドライブされるようにする。ＰＦＤリセッ
ト７０がアサートされた後で入力２０〜２３の１つが高
レベルになったとすると、ノード１１が低レベルにな
り、ＰＦＤリセット７０はドライブされない。その点
で、トランジスタＱ138 のダイオード作用のためにノー
ド１２は依然として高い。ノード１２はＰチャネル・ト
ランジスタＱ143 のゲートとＮチャネル・トランジスタ
Ｑ144 のゲートへ結合される。ノード１２における高電
圧がトランジスタＱ144 をターンオンし、トランジスタ
Ｑ143 をターンオフすることによりノード１３を引下げ
る。ノード１３はＰチャネル・トランジスタＱ145 のゲ
ートとＮチャネル・トランジスタＱ14 6 のゲートへ結合
される。ノード１３における低電圧がトランジスタＱ
145 をターンオンし、トランジスタＱ146 をターンオフ
する。その結果、ＰＦＤリセット７０がトランジスタＱ
139 とＱ140 により、またはトランジスタＱ141 とＱ
142により最終的に引下げられるまで、トランジスタＱ
145 がＰＦＤリセット７０を高レベルへドライブする。
比較的小さいトランジスタＱ145 は信号線７０を、トラ
ンジスタＱ139 ，Ｑ140 ，Ｑ141 ，Ｑ142 の容量と比較
して比較的弱く高レベルへドライブして、ＰＦＤリセッ
ト７０を引下げることが好ましい。その目的のために、
たとえば、各トランジスタＱ143 ，Ｑ144 ，Ｑ145 のゲ
ートの幅は３ミクロン、ゲート長さは０．８ミクロン、
トランジスタＱ146 のゲート幅は３ミクロン、ゲート長
さは２ミクロンである。本発明は高速デジタル・コンピ
ュータ環境において使用するための応用を有し、各種の
デジタル回路及びアナログ回路に組込むことができる。
【図面の簡単な説明】
【図１】電圧制御発振器に用いられる本発明の高信頼度
位相ロックループの一実施例のブロック図である。
【図２】二重しきい値検出器と、トリガ・ラッチと、ト
リガ・リセットと、非対称遅延線とを含むＨＤＣの一部
を示す。
【図３】非対称遅延線の終段と解放ドレイン出力を含
む、ＨＤＣの残りの部分を示す。
【図４】進み部と、遅れ部と、ＮＯＲリセット・ゲート
と、電荷ポンプ回路とを含むＮＯＲゲートで構成されて
いる従来のＰＦＤ回路を示す。
【図５】本発明のＰＦＤリセット・ゲートを示す。
【図６】デジタル的に制御される発振器（ＤＣＯ）をモ
ニタするためにＨＤＣが用いられる、本発明の別の実施
例を示す。
【符号の説明】
１０，２１０ 位相及び周波数検出器 ５０ ハイパーアクティブ検出及び修正回路 ８０，２８０ 電圧制御発振器 ２４０ カウンタ ２５０ 比較器 ２６０ 非対称的遅延線

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 位相ロックループ回路のデジタル位相・
    周波数検出器をリセットする論理ゲートであって、 第１の信号を受信する手段（２０）と； 第２の信号を受信する手段（２１）と； 第３の信号を受信する手段（２２）と； 第４の信号を受信する手段（２３）と； 電圧源と第１のノード（１１）との間に結合され、前記
    第１の信号及び前記第２の信号が第１の状態にあるとき
    に、前記電圧源と前記第１のノードとの間に電流を流す
    第１のスイッチング手段（Ｑ１３０，Ｑ１３１）と； 前記電圧源と前記第１のノードとの間に結合され、前記
    第３の信号及び前記第４の信号が前記第１の状態にある
    ときに、前記電圧源と前記第１のノードとの間に電流を
    流す第２のスイッチング手段（Ｑ１３４，Ｑ１３４）
    と； 前記第１のノードと接地点との間に結合され、前記第１
    の信号に結合する制御入力端子を有し、前記第１の信号
    が第２の状態にあるときに、前記第１のノードと前記接
    地点との間に電気を流す第１のトランジスタ手段（Ｑ１
    ３２）と； 前記第１のノードと前記接地点との間に結合され、前記
    第２の信号に結合する制御入力端子を有し、前記第２の
    信号が前記第２の状態にあるときに、前記第１のノード
    と前記接地点との間に電流を流す第２のトランジスタ手
    段（Ｑ１３３）と； 前記第１のノードと前記接地点との間に結合され、前記
    第３の信号に結合する制御入力端子を有し、前記第３の
    信号が前記第２の状態にあるときに、前記第１のノード
    と前記接地点との間に電流を流す第３のトランジスタ手
    段（Ｑ１３６）と； 前記第１のノードと前記接地点との間に結合され、前記
    第４の信号に結合する制御入力端子を有し、前記第４の
    信号が前記第２の状態にあるときに、前記第１のノード
    と前記接地点との間に電流を流す第４のトランジスタ手
    段（Ｑ１３７）と； 前記電圧源と出力ノードとの間に結合されると共に、前
    記第１のノードに結合される制御入力端子を有し、前記
    第１のノードが前記第２の状態にあるとき、前記電圧源
    と前記出力ノードとの間に電流を流し、また、前記出力
    ノードから前記第１のノードへ電流が流れるのを阻止す
    る電流増幅手段（Ｑ１３８）と； 前記出力ノードと前記接地点との間に結合され、前記第
    ２の信号及び前記第４の信号が前記第２の状態にあると
    きに、前記出力ノードと前記接地点との間に電流を流す
    第３のスイッチング手段（Ｑ１３９，Ｑ１４０）と； 前記出力ノードと前記接地点との間に結合され、前記第
    １の信号及び前記第３の信号が前記第２の状態にあると
    きに、前記出力ノードと前記接地点との間に電流を流す
    第４のスイッチング手段（Ｑ１４１，Ｑ１４２）と；前記第３のスイッチング手段と前記第４のスイッチング
    手段に結合された第２のノードであって、前記第４の信
    号又は前記第３の信号が前記第２の状態にあるとき、前
    記第２のノードと前記接地点との間に電流が流れ、また
    前記第１の信号又は前記第２の信号が前記第２の状態に
    あるとき、前記第２のノードと前記出力ノードとの間に
    電流が流れるように結合された第２のノードとを具備
    し、 前記第１の信号、前記第２の信号、前記第３の信号及び
    前記第４の信号が全て前記第１の状態にあるとき、前記
    出力ノードは前記第１の状態から前記第２の状態に変化
    し、前記第１の信号と、前記第３又は前記第４の信号と
    が前記第２の状態にあるとき、又は前記第２の信号と、
    前記第３又は前記第４の信号とが前記第２の状態にある
    ときには、前記出力ノードは前記第２の状態から前記第
    １の状態に変化する、位相ロックループ回路のデジタル
    位相・周波数検出器をリセットする論理ゲート。
  2. 【請求項２】 第１のラッチ出力信号（２０）、第２の
    ラッチ出力信号（２１）、第３のラッチ出力信号（２
    ２）及び第４のラッチ出力信号（２３）をそれぞれ生じ
    る第１のラッチ、第２のラッチ、第３のラッチ及び第４
    のラッチを有する、フェーズロックループ回路のディジ
    タル位相・周波数検出器をリセットする論理ゲートであ
    って： 第１のノード（１１）と接地点との間に結合され、前記
    第１のラッチ出力信号（２０）に結合される制御入力端
    子を有し、前記第１のラッチ出力信号（２０）が第２の
    状態にあるときに、前記第１のノードと前記接地点との
    間に電流を流す第１のトランジスタ手段（Ｑ１３２）
    と； 前記第１のノードと前記接地点との間に結合され、前記
    第２のラッチ出力信号（２１）に結合される制御入力端
    子を有し、前記第２のラッチ出力信号が前記第２の状態
    にあるときに、前記第１のノードと前記接地点との間に
    電流を流す第２のトランジスタ手段（Ｑ１３３）と； 前記第１のノードと前記接地点との間に結合され、前記
    第３のラッチ出力信号（２２）に結合される制御入力端
    子を有し、前記第３のラッチ出力信号が前記第２の状態
    にあるときに、前記第１のノードと前記接地点との間に
    電流を流す第３のトランジスタ手段（Ｑ１３６）と； 前記第１のノードと前記接地点との間に結合され、前記
    第４のラッチ出力信号（２３）に結合される制御入力端
    子を有し、前記第４のラッチ出力信号が前記第２の状態
    にあるときに、前記第１のノードと前記接地点との間に
    電流を流す第４のトランジスタ手段（Ｑ１３７）と； 電圧源と前記第１のノードとの間に直列に結合された第
    ５のトランジスタ手段（Ｑ１３０）および第６のトラン
    ジスタ手段（Ｑ１３１）にして、前記第５のトランジス
    タ手段の制御入力端子は前記第１のラッチ出力信号（２
    ０）に結合され、前記第６のトランジスタ手段の制御入
    力端子は前記第２のラッチ出力信号（２１）に結合さ
    れ、前記第１のラッチ出力信号（２０）と前記第２のラ
    ッチ出力信号（２１）が共に第１の状態にあるときに、
    前記電圧源と前記第１のノードとの間に電流を流すよう
    に構成されている、第５のトランジスタ手段（Ｑ１３
    ０）および第６のトランジスタ手段（Ｑ１３１）と； 前記電圧源と前記第１のノードとの間に直列に結合され
    た第７のトランジスタ手段（Ｑ１３５）および第８のト
    ランジスタ手段（Ｑ１３４）にして、前記第７のトラン
    ジスタ手段の制御入力端子は前記第３のラッチ出力信号
    （２２）に結合され、前記第８のトランジスタ手段の制
    御入力端子は前記第４のラッチ出力信号（２３）に結合
    され、前記第３のラッチ出力信号と前記第４のラッチ出
    力信号が共に前記第１の状態にあるときに、前記電圧源
    と前記第１のノードとの間に電流を流すように構成され
    ている、第７のトランジスタ手段（Ｑ１３５）および第
    ８のトランジスタ手段（Ｑ１３４）と、 出力ノード（７０）と第２のノードとの間に結合され、
    前記第２のラッチ出力信号（２１）に結合される制御入
    力端子を有し、前記第２のラッチ出力信号（２１）が前
    記第２の状態にあるとき、前記出力ノードと前記第２の
    ノードとの間に電流を流す第９のトランジスタ手段（Ｑ
    １３９）と； 前記第２のノードと前記接地点との間に結合され、前記
    第４のラッチ出力信号（２３）に結合される制御入力端
    子を有し、前記第４のラッチ出力信号（２３）が前記第
    ２の状態にあるとき、前記第２のノードと前記接地点と
    の間に電流を流す第１０のトランジスタ手段（Ｑ１４
    ０）と； 前記出力ノードと前記第２のノードとの間に結合され、
    前記第１のラッチ出力信号（２０）に結合される制御入
    力端子を有し、前記第１のラッチ出力信号（２０）が前
    記第２の状態にあるとき、前記出力ノードと前記第２の
    ノードとの間に電流を流す第１１のトランジスタ手段
    （Ｑ１４１）と； 前記第２のノードと前記接地点との間に結合され、前記
    第３のラッチ出力信号（２２）に結合される制御入力端
    子を有し、前記第３のラッチ出力信号（２２）が前記第
    ２の状態にあるとき、前記第２のノードと前記接地点と
    の間に電流を流す第１２のトランジスタ手段（Ｑ１４
    ２）と； 前記電圧源と前記出力ノード（７０）との間に結合さ
    れ、前記第１のノードに結合される制御入力端子を有
    し、前記第１のノードが前記第２の状態にあるとき、前
    記電圧源と前記出力ノードとの間に電流を流す第１３の
    トランジスタ手段（Ｑ１３８）とを具備し、 前記第１のラッチ出力信号、前記第２のラッチ出力信
    号、前記第３のラッチ出力信号及び前記第４のラッチ出
    力信号が全て前記第１の状態にあるとき、前記出力ノー
    ドは前記第１の状態から前記第２の状態に変化して前記
    ディジタル位相・周波数検出器をリセットし、前記第１
    のラッチ出力信号（２０）と、前記第３又は前記第４の
    ラッチ出力信号とが前記第２の状態にあるとき、又は前
    記第２のラッチ出力信号（２１）と、前記第３又は前記
    第４のラッチ出力信号とが前記第２の状態にあるときに
    は、前記出力ノードは前記第２の状態から前記第１の状
    態に変化する、フェーズロックループ回路のディジタル
    位相・周波数検出器をリセッ トする論理ゲート。
  3. 【請求項３】 第１のラッチと、第２のラッチと、第３
    のラッチと、第４のラッチとを有する、位相ロックルー
    プ回路のデジタル位相・周波数検出器をリセットする方
    法において、 前記第１のラッチの出力端子（２０）から第１の信号を
    受信する過程と； 前記第１の信号が第２の状態にあるとき、第１のノード
    （１１）と接地点との間の電流の流れをスイッチオンす
    る過程と； 前記第２のラッチの出力端子（２１）から第２の信号を
    受信する過程と； 前記第２の信号が前記第２の状態にあるとき、前記第１
    のノード（１１）と前記接地点との間の電流の流れをス
    イッチオンする過程と； 前記第３のラッチの出力端子（２２）から第３の信号を
    受信する過程と； 前記第３の信号が前記第２の状態にあるとき、前記第１
    のノード（１１）と前記接地点との間の電流の流れをス
    イッチオンする過程と； 前記第４のラッチの出力端子（２３）から第４の信号を
    受信する過程と； 前記第４の信号が前記第２の状態にあるとき、前記第１
    のノード（１１）と前記接地点との間の電流の流れをス
    イッチオンする過程と； 前記第１のノード（１１）から出力ノード（７０）に至
    る電流の流れを増幅する過程と； 前記出力ノード（７０）から前記第１のノード（１１）
    に至る電流の流れを阻止する過程と； 前記第１の信号と前記第２の信号が共に第１の状態にあ
    るとき、電圧源（Ｖｃｃ）と前記第１のノード（１１）
    との間の電流の流れをスイッチオンする過程と； 前記第３の信号と前記第４の信号が共に前記第１の状態
    にあるとき、前記電圧源（Ｖｃｃ）と前記第１のノード
    （１１）との間の電流の流れをスイッチオンする過程
    と； 前記第２の信号と、前記第３又は前記第４の信号とが前
    記第２の状態にあるとき、前記出力ノード（７０）と前
    記接地点との間の電流の流れをスイッチオンする過程
    と； 前記第１の信号と、前記第３又は前記第４の信号とが前
    記第２の状態にあるとき、前記出力ノード（７０）と前
    記接地点との間の電流の流れをスイッチオンする過程と
    から成り、 前記出力ノード（７０）は前記第１のラッチ、前記第２
    のラッチ、前記第３のラッチ及び前記第４のラッチに対
    するリセット信号を供給する方法。
JP4355361A 1991-12-19 1992-12-21 位相ロックループ回路のデジタル位相・周波数検出器をリセットする論理ゲートおよび位相ロックループ回路のデジタル位相・周波数検出器をリセットする方法 Expired - Fee Related JP2588819B2 (ja)

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