KR0134180B1 - 위상동기루프내의 위상검파기용 리세트 게이트 - Google Patents

위상동기루프내의 위상검파기용 리세트 게이트

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KR0134180B1
KR0134180B1 KR1019920023670A KR920023670A KR0134180B1 KR 0134180 B1 KR0134180 B1 KR 0134180B1 KR 1019920023670 A KR1019920023670 A KR 1019920023670A KR 920023670 A KR920023670 A KR 920023670A KR 0134180 B1 KR0134180 B1 KR 0134180B1
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씨.로저스 알란
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마이클 에이치.모리스
선 마이크로시스템즈 인코오퍼레이티드
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Abstract

오실레이타와 위상 및 주파수 검파기(PFD)를 감독하는 초활성 검파 및 교정회로(HDC) 및 종래의 위상동기루프회로를 괴롭히는 내부 PFD 레이스 상태에 취약하지 않으며 PFD를 리세트하는 요구된 로직 기능을 수행하는 PFD 리세트 게이트를 구비한 고신뢰성 위상-동기루프(PLL)가 공개된다. HDC는 오실레이트 제어를 감지하고 PED가 피드백신호를 검파하지 않는 중에 오실레이터 제어가 소정한계위의 비정상적 고(高)레벨로 상승한다면 오실레이트 리세트를 신호한다. 그후에 오실레이터 리세트 신호는 비대칭 지연선을 통하여 느리게 전달되고 오실레이터 제어를 소정 리세트 상태에 리세트한다. 오실레이터 제어가 리세트되는 중에, HDC는 계속해서 오실레이터 제어를 모니터하고, 오실레이터 제어가 소정레이트 상태로 떨어질때 오실레이터 리세트를 디-어서트한다. PLL회로는 그후에 기준신호에 정상적으로 동기화한다.
HDC는 PLL이 소정한계보다 큰 해당 오실레이터 제어를 가진 기준신호에 동기화되면 오실레이터 리세트를 막는 수단 및 일단 HDC가 오실레이터 제어의 리세팅을 개시했으면 오실레이터 리세트의 종료를 금지하는 수단을 포함한다.
PFD 리세트 게이트는 요구된 4입력 NOR로직기능을 수행하고 고속 스위칭 리세트 신호를 제공한다. PFD리세트 게이트는 PFD의 모든 부분이 PFD 리세트에 응답완료할때까지 PFD를 디-어서트하지 않는다.

Description

위상동기루프내의 위상검파기용 리세트 게이트
제1도는 전압제어오실레이터와 함께 사용된 본 발명의 고신뢰성 위상동기루프의 실시예의 블록선도.
제2a도는 이중 드레시홀드 검파기, 트리거 래치, 트리거 리세트 및 비대칭 지연선의 첫번째 2스테이지를 포함하는 HDC의 일부분을 도시한 것.
제2b도는 개방 드레인 출력 및 비대칭 지연선의 최종 스테이지를 포함하는 HDC의 나머지 부분을 도시한 것.
제3도는 앞섬부, 뒤짐부, NOR리세트 게이트 및 충전펌프회로를 포함하며, NOR 게이트로 구성된 전형적인 종래의 PFD회로를 도시한 것.
제4도는 본 발명의 PFD리세트 게이트를 도시한 것.
제5도는 HDC가 디지탈 제어 오실레이터(DCO)를 모니터하는데 사용된 본 발명의 제2실시예를 도시한 것.
[발명의 배경]
본 발명은 전자회로분야, 더 자세히는 다양한 컴퓨터 시스템과 전자회로에 사용되는 위상동기루프회로에 관련된다.
전형적인 종래의 위상동기루프(PLL) 회로는 위상 및 주파수 검파기, 로우-패스필터 및 전압제어오실레이터로 구성된다.
위상 및 주파수 검파기(PFD)는 두개의 입력신호(기준신호와 피드백신호)를 비교하여 위상차의 측정치인 위상편차신호를 발생시킨다. PFD로부터의 위상편차신호는 로우-패스필터에 의하여 여과되어 전압제어오실레이터(VCO)의 제어입력내로 공급된다.
VCO는 여과된 위상편차신호에 의해 제어된 주파수를 가진 주기적인 신호를 발생시킨다. VCO출력은 PFD의 피드백입력에 연결되어 피드백루프를 형성한다.
피드백루프는 클록버퍼 또는 클록분배네트웍같은 다른 구성요소를 포함할 수 있다.
피드백신호의 주파수가 기준신호의 주파수와 같지 않다면, 여과된 위상편차신호는 VCO가 기준신호의 주파수와 동기화될때까지 VCO주파수를 기준 주파수 쪽으로 편향되게 한다. PLL회로를 응용한 예는 많고 다양하다.
고속 컴퓨터 시스템, 톤(tone)해독, AM 및 FM 신호의 복조, 주파수 다중화, 주파수 및 잡음원으로부터의 신호펄스의 등기화 등을 위한 클록회로들이 포함된다.
그러나, 종래의 PLL회로는 VCO제어가 비정상적으로 높게되는 상태하에서는 신뢰성이 없다. 시스템 가동 또는 리세트시 VCO제어는 정상보다 높아질 수 있다.
이 상태는 또한 시스템이 검사모드로부터 복귀할때 발생할 수 있다.
정상보다 높은 VCO제어는 정상보다 높은 VCO주파수를 발생시키고, 루프내의 구성요소는 고주파 신호를 분배할 수 없기 때문에 감소된 루프 이득을 야기할 수 있다. 분배 네트웍은 PFD에 의해 피드백신호가 검파되지 않는 점까지 신호를 심하게 감소시킬 수 있다. 그 결과로, VCO는 높은 제어에 대해 정상응답처럼 보다 빨리 구동되거나, 또는 VCO는 실속(失速)한다.
양쪽의 경우에서, PFD는 기준과 피드백신호 사이의 큰 주파수 차이를 검사하고 VCO제어를 증가시켜, VCO주파수가 증가되게 하고 결국 문제를 악화시킨다.
더욱이, 일부 종래의 PLL회로에 사용된 표준 디지탈 PFD는 PFD 리세트동안 내부레이스(race) 상태에 취약하다.
표준 에지트리거 앞섬-뒤짐 디지탈 PFD는 상호접속되어 4개의 래치(PFD의 앞섬부의 2개의 래치 및 뒤짐부의 2개의 래치)를 형성하는 로직 게이트로 구성된다. PFD리세트 게이트는 PFD가 기준 및 피드백신호를 샘플한 후 4개의 래치 모두를 리세트한다. 종래의 표준 PFD리세트 게이트는 4입력 NOR 로직게이트이다. PFD리세트 게이트의 2입력은 PFD의 앞섬부의 래치가 리세트되었음을 가리키고, 남은 2입력은 뒤짐부의 래치가 리세트됐음을 가리킨다. PFD리세트 신호는 PFD리세트 게이트의 4입력 모두가 저(低)일때 어서트(assert)된다.
그러나, 4입력중 어느하나가 고(高)상태가 되면 PFD리세트는 디-어서트(de-assert)한다. PFD의 한부분이 다른 부분보다 빠르다면, PFD리세트는 양쪽부분 모두가 리세트되기전에 디-어서트한다는 것은 인식될 수 있다.
이것 때문에 PFD는 기준 또는 피드백신호의 다음 사이클을 놓치고 그 신호들의 위상차이를 검파하는데 실패할 수 있다.
이 레이스 상태로부터 보호하는 일반적인 방법은 리세트 신호의 펄스폭을 넓힐 목적으로(PFD의 양쪽부분이 여분의 리세트 시간동안 리세트되길 희망하여) PFD리세트 게이트의 출력에 여분의 게이트를 추가하는 것이다. 그러나, 보다 넓어진 리세트 펄스는 PFD의 양쪽부분이 확장된 리세트 시간동안 리세트되는 것을 보장하지 않는다. 단지 좀더 비슷해질 뿐이다. 또한, 리세트 펄스를 증가시키면 기준 및 피드백신호는 리세트동안 샘플될 수 없으므로 PFD의 포획범위는 감소한다.
이후에 논의되듯이, 본 발명은 상기에 기술된 내부 레이스 상태에 취약하지 않은 PFD리세트 게이트 및 비정상적으로 높은 VCO제어를 교정하는 초활성(hyperactivity)검파 및 교정회로를 제공함으로써 종래의 PLL회로에 관련된 문제를 극복한다.
[발명의 요약]
오실레이터 및 PFD의 작동을 감독하는 초활성 검파 및 교정회로(HDC)를 구비한 고신뢰성 위상동기회로가 공개된다.
HDC는 오실레이터 제어를 모니터하고 피드백신호의 PFD 검파를 모니터한다. 오실레이터 제어가 비정상적으로 높고 피드백신호가 검파되지 않으면, HDC는 오실레이터 제어를 저레벨로 리세트한다.
그후 HDC는 오실레이터 제어를 해제하여 PLL이 정상적으로 작동하고 기준신호에 동기되게 한다.
본 발명의 고신뢰성 위상동기루프는 또한 종래의 PLL회로를 괴롭힌 내부 PFD 레이스 상태에 취약하지 않으며, PFD를 리세트하는 요구된 로직기능을 수행하는 디지탈 PFD용 PFD 리세트 게이트를 공개한다.
HDC는 세개의 기능부로 구성된다(검파회로, 비대칭 지연선 및 리세트 회로). 검파회로는 오실레이터 제어를 감지한다. 검파회로는 오실레이터 제어가 소정한계이상 상승할때 출력전압을 저에서 고로 변동시키고 오실레이터 제어가 소정 리세트상태로 떨어질때 출력전압을 고에서 저로 변동시킨다.
검파회로의 출력은 3스테이지 비대칭 지연선에 연결된다.
비대칭 지연선은 저에서 고전압으로의 변동의 전달을 지연시키고 고에서 저전압으로의 변동은 지연이 거의 없이 전달한다.
비대칭 지연선의 출력노드는 리세트 회로에 연결된다.
리세트 회로는 오실레이터 제어회로에 연결된다.
HDC는 오실레이터 제어를 모니터함으로써 오실레이터 초활성을 검파한다. 정상 PLL 동작중에, 오실레이터 제어는 검파회로의 소정한계밑에 있어야 한다.
그러나 오실레이터 제어가 소정한계이상 상승하면, 검파회로는 출력노드에서 저에서 고전압으로 변동시키어 오실레이터 리세트를 신호한다.
오실레이터 리세트 신호는 비대칭 지연선을 통하여 느리게 전달되어, 결국 HDC의 리세트 회로에 도달한다. 오실레이터 리세트 신호로 인해 리세트 회로는 오실레이터제어를 소정 리세트 상태로 리세트한다. 오실레이터 제어가 리세트되는 동안 검파회로는 계속해서 오실레이터 제어를 모니터한다.
오실레이터 제어가 소정 리세트 상태가 도달했을때, 검파회로는 출력을 고에서 저로 변동시킨다. 고에서 저로의 변동은 비대칭 지연선을 통하여 지연이 거의 없이 전달되어 리세트 회로가 오실레이터 제어를 급속히 해제하게 한다.
그후 PLL회로는 정상적으로 기능하여 기준신호에 동기될 수 있다.
HDC는 PLL이 검파회로의 소정한계보다 큰 오실레이터 제어를 가진 기준신호에 동기되는 경우 오실레이터 제어의 리세팅을 막는 수단을 포함한다.
이것을 달성하기 위하여, HDC는 PFD가 피드백신호를 수신중인지 여부를 가리키는 PFD로부터의 피드백감지신호를 수신한다.
피드백감지신호로 인해 HDC는 오실레이터 리세트를 디-어서트한다.
HDC는 일단 리세트회로가 오실레이터 제어의 리세팅을 시작했으면 피드백감지신호가 오실레이터 리세트를 종료하지 못하게 막는 수단을 또한 구비한다.
추가로, 본 발명의 PFD리세트 게이트는 디지탈 PFD를 리세트하도록 요구된 4입력 NOR로직기능을 수행하고, PFD푸시-풀 충전펌프로의 앞섬 및 뒤짐입력의 펄스폴을 최소화하기 위하여 고속 스위칭 리세트 신호를 제공한다.
본 발명의 PFD리세트 게이트는 PFD의 앞섬 및 뒤짐부 모두가 리세트에 응답완료할때까지 PFD리세트 신호를 디-어서트하지 않고, 그것에 의하여 PFD의 앞섬 또는 뒤짐부가 좀더 빨리 리세트할때 야기되는 레이스 상태의 결과를 피할 수 있다.
[상세한 설명]
종래의 PFD회로를 괴롭히는 내부 PFD레이스 상태에 취약하지 않으며, 디지탈 PFD를 리세트하도록 요구된 로직기능을 수행하는 PFD리세트 게이트 및 오실레이터와 PFD의 기능을 감독하는 초활성 검파 및 교정회로(HDC)를 구비한 고신뢰성 위상동기루프가 공개된다. 다음 설명에서 본 발명의 철저한 이해를 제공하기 위하여 특정 트랜지스터, 회로 디바이스, 디바이스 칫수, 회로 아키텍쳐 및 구성요소들이 밝혀진다.
그러나, 기술분야의 전문가에게는 이러한 세부사항이 없어도 본 발명이 실시될 수 있다는 것은 명백하다. 다른 경우에는, 본 발명을 필요없이 모호하게 하지 않기 위하여 종래의 회로 및 디바이스가 개략적인 형태로 도시된다.
전압제어오실레애터(VCO)를 사용하는 본 발명의 블럭선도가 제1도에 제공되어 PFD(10), VCO(80) 및 HDC(50)를 도시한다. PFD(10)는 기준신호(96)와 피드백신호(98)를 비교하고, 이 신호들의 위상차이의 측정치인 위상편차신호(27)를 발생시킨다. 위상편차신호(27)는 저항(47)과 커패시터(45)의 직렬회로에 연결된다.
저항은 제어루프에 대한 제동(damping)을 제공한다. 위상편차신호는 커패시터(45)에 의해 여과되어 VCO(80)의 제어입력인 VCO(89)로 공급된다. VCO(80)는 VCO 제어(89)에 의해 제어된 주파수를 가진 주기적인 신호출력을 발생시킨다.
VCO출력(90)은 도시되지 않은 클록분배네트웍 또는 클록버퍼 같은 다른 구성요소를 통하여 PFD의 피드백신호(98)에 연결된다. 패드백신호(98)의 주파수가 기준신호(96)의 주파수와 같지 않다면, 여과된 위상편차신호로 인하여 VCO(80)는 기준(96)에 최종적으로 동기될때까지 기준(96)의 주파수쪽으로 주파수를 편향시킨다.
HDC(50)는 감지선(61)을 사용하여 VCO 제어를 모니터한다.
HDC(50)는 신호선(60)을 사용하여 커패시터(45)를 방전시킨다.
감지선(70)은 PFD로부터 HDC로의 피드백감지신호를 제공하여 PFD가 피드백신호(98)를 수신하는지 여부를 나타낸다. 본 실시예에서, 감지선(70)은 PFD(10)의 리세트 게이트에 연결된다. 선택적으로, 피드백신호(98)용의 에지검파기가 사용되어 피드백감지 및 구동감지선(70)을 제공할 수 있다, 또한 본 실시예에서, 신호선(27,60,61 및 89)들은 하나의 노드처럼 기능한다.
HDC는 제2a 및 2b도에 도시된다. HDC는 3기능부(이중 드레시홀드 검파기, 비대칭 지연선 및 개방드레인 출력)로 구성된다. 이중 드레시홀드 검파기는 N-채널 트랜지스터(Q101,Q102및 Q105)와 함께 P-채널 트랜지스터(Q100,Q103및 Q104)로 구성된다. VCO제어를 모니터하는 감지선(61)은 트랜지스터(Q100및 Q102)의 게이트에 연결된다. 이중 드레시홀드 검파기는 2트리거 전압(Vt1과 Vt2)을 가진다.
Vt1=Vcc-Vtp및
Vt2=Vtn,
Vcc=공급전압,
Vtp=P-채널 트랜지스터의 게이트 대 소스 드레시홀드 전압 및
Vtn=N-채널 트랜지스터의 게이트 대 소스 드레시홀드 전압.
이중 드레시홀드 검파기는 감지선(61)상의 전압이 Vt1위로 상승할때 감지선(61)상의 전압이 Vt2아래로 떨어질 때 트리거 한다.
본 실시예에서, 이중, 드레시홀드 검파기의 전단(前端)을 통한 전류흐름은 트랜지스터(Q101과 Q104)에 의하여 제한한다. 이것을 달성하기 위하여 트랜지스터(Q101)는 4마이크론의 게이트 폭과 4마이크론의 게이트 길이를 가지고 트랜지스터(Q104)는 4마이크론의 게이트 폭과 2마이크론의 게이트 길이를 가지는 것이 바람직하다. 트랜지스터(Q100)는 60마이크론의 게이트 폭과 1마이크론의 게이트 길이를 가지고 트랜지스터(Q102)는 30마이크론의 게이트 폭과 1마이크론의 게이트 길이를 가지는 것이 또한 바람직하다.
이러한 칫수로써, 트랜지스터(Q100과 Q102)(각각 게이트 폭 대 길이의 비가 30인)는 트랜지스터(Q101과 Q104)(각각 게이트 폭 대 길이의 비가 1과 2인) 보다 더 높은 전류통과능력을 가진다. 여기와 본 명세서의 임의의 위치에 제공된 트랜지스터 게이트 칫수는 단지 예일뿐이고, 본 발명이 이 특정숫자없이도 실행될 수 있다는 것을 기억하는 것은 중요하다.
본 실시예에 사용된 기술은 1마이크론보다 짧은 게이트 길이를 달성할 수 있다. 그러나, 1마이크론 이상의 게이트 길이를 극심한 제조 및 동작상태에 의한 트랜지스터 누출을 방지하는데 도움을 준다.
감지선(61)상의 전압이 Vt1위로 상승할때, 트랜지스터(Q100)는 트랜지스터(Q102)가 스위치 온상태를 유지하는 동안 크게 오프상태로 스위칭되고 트랜지스터(Q101과 Q104)에 의해 허용된 전류흐름은 트랜지스터(Q100)를 통해 통과할 수 있는 전류흐름을 초과한다. 그 결과로서, 노드(51)에서의 전압이 떨어져서 트랜지스터(Q103)는 온상태로 스위칭하고 노드(52)를 고상태로 끌어올린다.
다른 한편으로는, 감지선(61)상의 전압이 Vt2이하로 떨어질때, 트랜지스터(Q102)는 약하게 도통하기 시작하고 트랜지스터(Q101과 Q104)에 의해 허용된 전류흐름은 트랜지스터(Q102)를 통해 통과할 수 있는 전류흐름을 초과한다.
그 결과로서, 노드(53)에서의 전압이 상승하여 트랜지스터(Q105)는 온상태로 스위칭하고 노드(52)를 저상태로 끌어내린다.
그러므로 이중 드레시홀드 검파기는 감지선(61)상의 전압이 Vt1위로 상승할때 노드(52)에서 전압변동을 저에서 고로 만들어내고 감지선(61)상의 전압이 Vt2이하로 떨어질때 노드(52)에서 고에서 저로의 변동을 만들어낸다.
제2a 및 제2b에 도시된 바와 같이, 노드(52)는 3스테이지 비대칭 지연선에 연결된다. 비대칭 지연선은 저에서 고로의 전압변동의 전달을 지연시키고, 고에서 저로의 변동은 지연이 거의 없이 전달한다. 제1스테이지는 트랜지스터(Q106,Q109,Q110,Q111및 Q112)로 구성되고, 제2스테이지는 트랜지스터(Q114내지 Q118)로 구성되고, 그리고 제3스테이지 트랜지스터(Q119내지 Q123)로 구성된다.
비대칭 지연선의 각각의 3스테이지는 동일한 방식으로 작동하므로, 그것은 제1스테이지에 관련하여 설명될 것이다.
비대칭 지연선의 제1스테이지에서, N-채널 트랜지스터(Q110) 및 P-채널 트랜지스터(Q109)의 게이트는 노드(52)에 연결된다. 트랜지스터(Q109)는 트랜지스터(Q110) 보다 좀더 강력하기 위하여 트랜지스터(Q110) 보다 큰 게이트 폭 대 게이트 길이의 비를 가지고 트랜지스터(Q110) 보다 더 높은 전류도통능력을 가지는 것이 바람직하다. 예를들어, 트랜지스터(Q109)는 60마이크론의 게이트 폭과 5마이크론의 게이트 길이(폭대 길이의 비가 12인)를 가지고, 트랜지스터(Q110)는 4마이크론의 게이트 폭과 10마이크론의 길이(폭대 길이의 비가 0.4인)를 가진다.
트랜지스터(Q110)가 비교적 약하므로, 노드(52)에서의 전압은 트랜지스터(Q110)가 온상태로의 스위칭을 시작하기전에 매우 높은 레벨을 얻어야만 한다.
더욱이, 트랜지스터(Q110)는 트랜지스터(Q109)에 비해 낮은 전류도통능력 때문에 느리게 온상태로 스위칭된다.
트랜지스터(Q110)의 비교적 큰 게이트 길이는 비대칭 지연선의 전(前)스테이지의 스위칭 시간에 지연을 좀더 추가하는 용량성 부하를 제공한다.
그러므로, 노드(52)에서의 저에서 고로의 변동은 트랜지스터(Q110)가 노드(54)를 저로 끌어내리려 하기 때문에 노드(54)에서 고에서 저로의 느린 변동을 야기한다. P-채널 트랜지스터(Q106)가 제공되어 노드(52)가 결국 고로 끌어올려지는 것을 보장하므로, 진동이 방지된다.
차례로, 노드(54)는 N-채널 트랜지스터(Q112) 및 P-채널 트랜지스터(Q111)의 게이트에 연결된다.
본 실시예에서, 트랜지스터(Q111)는 트랜지스터(Q112) 보다 작은 전류도통 능력을 가지고 트랜지스터(Q112) 보다 덜 강력한 것이 바람직하다.
그러므로, 예를들어 트랜지스터(Q111)는 4마이크론의 게이트 폭과 5마이크론의 게이트 길이를 가지고 트랜지스터(Q112)는 60마이크론의 게이트 폭과 5마이크론의 게이트 길이를 가진다. 트랜지스터(Q111)가 비교적 약하므로, 노드(54)에서의 강하전압은 트랜지스터(Q111)가 온상태로의 스위칭을 시작하기 전에 저레벨을 얻어야만 한다.
트랜지스터(Q111)가 트랜지스터(Q112)에 비해 낮은 전류도통능력을 가지므로 느리게 온상태로 스위칭한다. 또한 트랜지스터(Q111)의 비교적 큰 게이트 길이에 의한 용량성 부하는 트랜지스터(Q110)의 스위칭 시간에 지연을 좀더 추가한다.
그러므로, 노드(54)에서의 고에서 저로의 변동은 트랜지스터(Q111)가 노드(55)를 약하게 고로 끌어올리므로 느리게 노드(55)에서의 저에서 고로의 변동을 야기한다.
상기에 기술된 바와 같이, 저에서 고로의 변동(노드(52)에서)은 느린 고에서 저로의 변동(노드(54)에서)을 야기하고, 차례로 느린 저에서 고로의 변동(노드(55)에서)을 야기하다.
이 방법으로, 저에서 고로의 변동(노드(52)에서)은 제1스테이지를 통하여 노드(55)로 느리게 전달된다. 그러나, 고에서 저로의 변동(노드(52)에서)은 확실히 다른 결과를 만들어낸다. 노드(52)에서의 전압이 고에서 저로의 변동을 시작할때, 트랜지스터(Q109)는 Q110보다 더 훨씬 강력한 트랜지스터이므로 트랜지스터(Q109)는 빠르게 온상태로 스위칭하고 노드(54)에서의 전압을 빠르게 상승시킨다. 노드(54)에서의 급속한 상승전압은 트랜지스터(Q112)를 온상태로 스위칭하고 트랜지스터(Q112)가 트랜지스터(Q111) 보다 훨씬 강력하므로 트랜지스터(Q112)는 노드(55)에서의 전압을 급속히 강하시킨다. 그러므로, 제1스테이지는 지연이 거의 없이 노드(52)에서의 고에서 저로의 변동을 노드(55)까지 전달한다.
비대칭 지연선에는 3스테이지가 있고, 모든 스테이지들은 상기에 기술된 방법으로 기능한다. 그러나, 최종 스테이지의 출력부는 HDC의 개방 드레인 출력에 변동을 제공한다. 제2b도를 참조하면, N-채널트랜지스터(Q123)와 P-채널 트랜지스터(Q122)의 게이트는 노드(57)에 연결된다.
본 실시예에서, 양쪽 트랜지스터(Q122와 Q123)는 높은 게이트폭 대 게이트길이의 비를 가져야만 한다.
그러므로, 예를들어 트랜지스터(Q122)는 10마이크론의 게이트 폭과 0.8마이크론의 게이트 길이를 가지고, 트랜지스터(Q123)는 6마이크론의 게이트 폭과 0.8마이크론의 게이트 길이를 가진다. 노드(57)에서의 전압이 Vcc/2 이하로 떨어질때 트랜지스터(Q122)는 노드(58)를 고로 끌어올리고, 노드(57)에서의 전압이 Vcc/2 이상으로 상승할때 트랜지스터(Q123)는 노드(58)를 저로 끌어내린다.
그러므로, 트랜지스터(Q122와 Q123)는 비대칭 지연선을 통한 고에서 저로 및 저에서 고로의 변동 모두를 노드(58)에서의 고속 스위칭을 제공한다.
제2b도에 도시한 바와 같이, HDC의 개방 드레인 출력은 N-채널 트랜지스터(Q126)와 저항(20)으로 구성된다. 노드(58)에서의 상승전압은 Q126을 온상태로 스위칭하여 신호선(60)상의 전압을 끌어내린다. 신호선(60)은 핀(92)에 연결된다. 트랜지스터(Q126)가 온상태로 스위칭하고 신호선(60)을 끌어내릴때, 커패시터(45)는 방전하여, VCO제어를 감소시킨다. 트랜지스터(Q126)는 커패시터(45)를 방전시킬만큼 크지만 초과전류를 도입할 정도로 크지는 않게 50마이크론의 게이트 폭과 1마이크론의 게이트 길이를 가지는 것이 바람직하다.
역시, 저항(20)이 제공되어, 노이즈 발생을 피하기 위하여 개방 드레인 출력을 통한 전류흐름을 제한한다.
HDC는 다음 방법으로 VCO초활성을 검파하고 교정한다.
감지선(61)은 VCO 제어를 모니터한다.
정상 PLL 동작동안, VCO제어전압은 Vt1아래에 있어야 한다.
그러나, VCO제어전압이 Vt1위로 상승하면, 이중 드레시홀드 검파기는 노드(52)에서 전압을 저에서 고로 변동시키어, VCO리세트를 신호한다. 그후에 VCO리세트 신호는 상기에 기술한 바와 같이 비대칭 지연선을 통하여 느리게 전달된다.
VCO 리세트 신호는 노드(58)에 도달하여 개방 드레인 출력의 트랜지스터(Q126)를 온상태로 스위칭한다. 그후 트랜지스터(Q126)은 신호선(60)상의 전압을 끌어내려서, 캐패시터(45)로부터 전하를 배수시킴으로써 VCO제어를 감소시킨다. 캐패시터(45)가 방전함으로써, 감지선(61)상의 전압은 떨어진다.
감지선(61)상의 전압이 Vt2로 떨어질때, 이중 드레시홀드 검파기는 노드(52)에서 전압을 고에서 저로 변동시키어, VCO리세트를 디-어서트한다.
상기에 논의한 바와 같이, 노드(52)에서 고에서 저로의 변동은 비대칭 지연선을 통하여 지연이 거의 없이 전달된다. 그 결과로서, 노드(58)에서의 전압은 급속히 떨어지고 신호선(60)을 해제시키는 트랜지스터(Q126)를 오프상태로 스위칭한다. PLL회로는 그후 진행되어 기준신호(96)에 동기될 수 있다.
HDC는 Vt1보다 큰 VCO 제어전압을 가진 기준신호(96)에 PLL이 동기한다면 VCO리세트 신호를 디-어서트하는 수단을 포함한다. 다시 제2a도를 참조하면, 피드백감지(70)는 N-채널 트랜지스터(Q107)의 게이트에 연결된다.
피드백감지(70)상의 저에서 고로의 전압변동은 피드백신호(98)가 PFD에 의해 수신되는 중이라는 것을 가리킨다. N-채널 트랜지스터(Q108)의 게이트는 노드(59)에 연결된다. 이후에 논의되듯이, 노드(59)는 정상적으로 고상태이므로 트랜지스터(Q108)가 정상적으로 온상태로 스위칭되게 한다.
피드백감지(70)상의 저에서 고로의 변동은 트랜지스터(Q107)가 온상태로 스위칭하게 하고 노드(52)를 끌어내리고, VCO라세트 신호를 디-어서트한다. 상기에 논의된 바와 같이, 노드(52)에서의 고에서 저로의 변동은 노드(58)까지 지연이 거의 없이 전달된다. 그러므로, 감지선(61)상의 전압이 Vt1위로 상승할지라도, HDC는 PFD가 피드백신호(98)를 수신하고 있는 동안 VCO를 리세트하지는 않는다.
HDC는 개방 드레인 출력이 커패시터(45)를 방전시키는 동안 피드백감지(70)가 VCO리세트 신호를 디-어서트하지 못하도록 막는 수단을 또한 포함한다.
제2b도에 도시한 바와 같이, P-채널 트랜지스터(Q124)와 N-채널 트랜지스터(Q125)는 상호 접속되어 인버터를 형성한다.
트랜지스터(Q124와 Q125)의 게이트는 노드(58)에 연결되어 있고, 노드(58)는 정상적으로는 저이어서 트랜지스터(Q124)가 노드(59)를 고로 끌어올리게 한다.
상기에 기술된 바와 같이, VCO리세트 신호는 노드(58)에서의 저에서 고로의 변동을 야기하여, 트랜지스터(Q126)가 커패시터(45)를 방전시키게 한다. 그러나, 노드(58)에서의 저에서 고로의 변동은 또한 Q125를 온상태로 스위칭하여, 노드(59)를 저로 끌어내린다. 노드(59)가 저로 내려갈때, 트랜지스터(Q108)는 오프상태로 스위칭되고 피드백감지(70)가 검파될때 트랜지스터(Q107)가 노드(52)를 끌어내리지 못하게 막는다.
그러므로, 일단 HDC의 개방 드레인 출력이 온상태로 스위칭되면, 피드백신호(98)가 PFD(10)에 의해 수신되고 있는지 여부와는 무관하게 커패시터(45)를 방전시킨다. 제5도는 디지탈 제어 오실레이터(DCO)를 사용하는 본 발명의 PLL의 제2실시예를 도시한다. 제5도에서, 신호선상의 화살표는 신호흐름의 방향을 가리킨다. PFD(210)는 기준신호(200)와 피드백신호(201)를 수신하고, 기준신호(200)와 피드백신호(201) 사이의 위상차를 나타내는 신호선(202와 203) 상의 펄스를 발생시킨다.
신호선(202와 203)은 상향/하향 카운터인 카운터(240)를 구동한다.
카운터(240)의 출력은 멀티비트버스인 버스(250)이다.
버스(205)는 DCO(280)에게 제어를 제공한다. DCO(280)는 DCO 제어(205)에 포함된 데이타의 이진값에 비례하는 주파수를 가진 주기적인 신호(281)를 발생시킨다. 예를들어, DCO(280)는 VCO에 연결된 디지탈 대 아날로그 컨버터로 구성되어 DCO제어(205) 상의 디지탈 데이타가 VCO를 구동하는 아날로그 전압으로 변환될 수 있다.
제5도의 제2실시예에서, HDC는 비교기(250) 및 비대칭 지연선(260)으로 구성된다. 비교기(250)의 입력버스(208)는 DCO제어(205)를 감지한다.
비교기(250)는 입력버스(209)로 수신된 소정한계와 DCO제어(205)를 비교한다.
비교기(250)는 비대칭 지연선(260)에 연결되는 오실레이터 리세트(220)를 발생시킨다. 비대칭 지연선(260)은 PFD(210)가 피드백신호(201)를 수신중인지 여부를 나타내는 피드백감지(270)을 또한 수신한다.
본 실시예에서, 피드백감지(207)는 PFD(210)의 리세트 게이트에 연결된다.
선택적으로, 피드백신호(201)용 에지 검파기가 사용되어 피드백감지(207)를 제공할 수 있다. 비대칭 지연선(260)은 카운터(240)의 리세트선(206)을 구동한다. 제1실시예에서, 비대칭 지연선은 저에서 고로의 전압변동의 전달을 지연시킨다.
제5도의 실시예내의 HDC는 다음의 방법으로 DCO 초활성을 검파하고 교정한다. 피드백신호(201)가 기준신호(200) 보다 느리게 이동중이라면, 신호(202 및 203)는 카운터(240)가 위쪽으로 세어가게 한다.
다른 한편으로는 피드백신호(201)가 기준신호(200) 보다 빨리 이동중이라면, 신호(202와 203)는 카운터(240)가 아래쪽으로 세어가게 한다.
비교기(250)는 DCO 제어(205)가 소정한계(DCO제어(205)가 비정상적으로 높다는 것을 나타내는)를 초과하는지 여부를 검파한다. 비교기(250)는 비대칭, 지연선(260)을 통하여 느리게 전달하는 오실레이터 리세트(220)의 저에서 고로의 변동을 발생시킨다. 피드백신호(201)가 PFD(210)에 의해 수신되고 있는 중이라는 것을 피드백감지(207)가 나타낸다면, 비대칭 지연선(260)은 느리게 전달되는 오실레이터 리세트 신호를 급속히 디-어서트한다. 오실레이터 리세트 신호의 저에서 고로의 변동은 비대칭 지연선(260)의 출력을 통하여 카운터(240)의 리세트선(206)으로 전달된다.
리세트선(206)에서의 저에서 고로의 변동은 카운터(240)가 소정 리세트 상태로 리세트하게 한다. DCO제어(205)의 소정 리세트 상태는 비교기(250)에 의해 감지되어, 차례로 오실레이터 리세트(220)를 디-어서트한다.
그후 PLL은 정상적으로 기능하여 기준신호(200)에 맞추어야 한다.
제3도는 전형적인 종래의 디지탈 PFD를 도시한다.
PFD로의 입력은 기준신호(96)와 피드백신호(98)이다.
PFD는 로직게이트(31 내지 34)로 구성된 앞섬부와 로직게이트(35 내지 38)로 구성된 유사구조의 뒤짐부를 가지고 있다. 로직게이트(31 내지 38)는 이예에서 NOR게이트로 도시되지만, 동일한 효과를 가진 NAND게이트가 사용될 수 있다.
PFD의 앞섬부는 기준신호(96)가 피드백시호(98) 보다 빠르게 이동중이라는 것을 나타내는 신호선(25)에서의 펄스를 발생시킨다. PFD의 뒤짐부는 기준신호(96)가 피드백신호(98) 보다 느리게 이동중이라는 것을 나타내는 신호선(26)에서의 펄스를 발생시킨다.
신호선(25와 26)은 푸시-풀 충전펌프회로(39)에 연결되고, 이 회로(39)는 신호선(27)을 통하여 커패시터(45)에 연결된다. 충전펌프(39)는 기준신호(96)와 피드백신호(98) 사이의 위상차이에 따라 커패시터(45)를 충전 또는 방전시킨다.
충전 또는 방전량은 신호선(25와 26)상의 신호의 상대 펄스폭에 의해 결정된다. 피드백신호(98)와 기준신호(96)가 동일한 주파수를 가지면, 위상편차신호(27)는 일정하게 유지되어야만 한다.
PFD의 앞섬부 및 뒤짐부 양쪽 모두는 래치의 쌍으로서 기능한다.
앞섬부에서, 로직게이트(31과 33)는 제1래치로서 기능하고 로직게이트(33과 34)는 제2래치로서 기능한다. 유사하게 뒤짐부에서, 로직게이트(35와 36)는 제3래치로서 기능하고 로직게이트(37과 38)는 제4래치로서 기능한다. 전형적인 종래의 PFD에서 로직게이트(40)는 4입력 NOR게이트이고 PFD의 앞섬부가 기준신호(96)의 애지를 검파하고 뒤짐부가 피드백신호(98)의 에지를 검파한 후 제4래치를 리세트하는데 사용된다. PFD리세트(70)는 4개의 PFD래치 모두에 연결된다. 로직게이트(40)의 입력(20 내지 23)이 모두 저일때, PFD리세트(70)는 고로 가고 4개의 래치 모두를 리세트한다. 그러나, PFD의 앞섬부와 뒤짐부가 동일한 리세트 시간을 가진다고 보장할 수 없다. 만약 예를들어 앞섬부가 뒤짐부전에 리세트된다면, 입력(20과 21)은 입력(22와 23)전에 고로 올라갈 것이다. 일단 입력(20 또는 21)이 고로 올라가면, PFD 리세트(70)는 저로 내려가서, 뒤집부가 적절하게 리세트되기전에 리세트를 디-어서트한다.
PFD리서트(70)가 디-어서트될때 PFD의 새로운 샘플 간격이 개시된다.
그러므로, PFD리세트 게이트에 대하여 표준 로직 게이트를 사용하는 PFD회로는 PFD회로의 모든 부분이 리세트되기 전에 PFD로 하여금 샘플링 입력을 개시하게 하는 레이스 상태에 취약하다.
본 발명의 PFD리세트 게이트는 상기에 논의된 레이스 상태에 취약하지 않으며 4입력 NOR게이트로서의 동일한 로직기능을 수행한다.
본 발명의 PFD리세트 게이트는 충전펌프(39)로 입력되는 신호(25와 26)의 펄스폭을 최소화하기 위하여 고속 스위칭 리세트 신호를 또한 제공하여, 입력위상스큐(skew) 및 VCO제어상의 불필요한 리플(ripple)을 최소화한다.
본 실시예의 PFD리세트 게이트는 제4도에 도시된다.
입력(20)은 P-채널 트랜지스터(Q130)와 N-채널 트랜지스터(Q132)의 게이트에 연결된다.
입력(21)은 N-채널 트랜지스터(Q133)와 P-채널 트랜지스터(Q131)의 게이트에 연결된다.
입력(22)은 N-채널 트랜지스터(Q136)와 P-채널 트랜지스터(Q135)의 게이트에 연결되고, 입력(23)은 N-채널 트랜지스터(Q137)와 P-채널 트랜지스터(Q134)의 게이트에 연결된다. 트랜지스터(Q130내지 Q137)는 20마이크론이 게이트 폭과 0.8마이크론의 게이트 길이를 가지는 것이 바람직하다.
입력(20 내지 23) 중의 어느 한 입력상의 고전압은 노드(11)가 저로 끌어내려지게 한다. 만약 입력(20)이 고로 올라가면, 트랜지스터(Q132)은 온상태로 스위칭하고 노드(11)에서의 전압을 아래로 끌어내린다.
유사하게, 입력(21)에서의 고는 트랜지스터(Q133)를 통하여 노드(11)를 저로 끌어내리고, 입력(22)에서의 고는 트랜지스터(Q136)를 통하여 노드(11)를 저로 끌어내리고, 입력(23)에서의 고는 트랜지스터(Q137)를 통하여 노드(11)를 저로 끌어내린다. 입력(20 내지 23)이 모두 저일때, 트랜지스터(Q130,Q131,Q134및 Q135)는 모두 온상태로 되고 노드(11)에서의 전압을 고로 끌어올려, 4입력 NOR 로직기능을 달성한다.
본 발명의 PFD 리세트 게이트에서, 풀-업(pull-up) 트랜지스터는 각각 직렬로 연결된 2개의 트랜지스터를 가진 2개의 경로로 연된다.
트랜지스터(Q130와 Q131)는 노드(11)와 Vcc사이에 직렬로 연결된다.
트랜지스터(Q134와 Q135)는 노드(11)와 Vcc사이에 직렬로 연결되고 트랜지스터(Q130와 Q131)에는 병렬로 연결된다. 정상적으로, 입력(20 내지 23)은 모두 동일한 시간에 저로 가서 PFD 리세트를 개시한다. 입력(20 내지 23)이 모두 저로 갈때, 트랜지스터(Q130,Q131,Q134및 Q135)는 모두 온상태로 스위칭하여, 노드(11)상의 전압을 끌어올리는 2개의 트랜지스터 경로를 만들어낸다.
더욱이, 각각의 경로는 직렬로 연결된 2개의 풀-업 트랜지스터를 가진다.
그 결과로서, 노드(11)에서의 신호는 전형적으로 직렬로 연결된 4개의 풀-업 트랜지스터를 가진 종래의 NOR 게이트보다 4배만큼 빨리 고로 스위칭한다.
바이폴라 트랜지스터(Q138)는 PFD리세트(70)를 구동하기 위하여 노드(11)에서의 고속스위칭 신호에 전류이득을 제공한다.
본 발명의 PFD리세트 게이트는 PFD의 앞섬 및 뒤짐부 양쪽 모두가 리세트될때가지는 PFD리세트(70)를 디-어서트하지 않을 것이다.
PFD리세트(70)에 응답하여, 입력(20과 21)은 고로 올라가서 PFD의 앞섬부가 리세트된 것을 나타내고, 입력(22와 23)은 고로 올라가서 뒤집부가 리세트된 것을 나타낸다. 상기에 기술한 바와 같이, 입력(20 내지 23)중의 어느 한 입력상의 저에서 고로의 전압변동은 노드(11)상의 전압이 끌어 내려지게 한다.
그러나, 노드(11)가 끌어내려진 후에도, PFD 리세트(70)는 PFD회로의 앞섬 및 뒤짐부가 모두 리세트에 응답할때까지 고를 유지한다.
트랜지스터(Q138)가 로직 다이오드로써 기능하여 노드(11)가 저로 끌어내려질때 노드(12)에서의 전압이 강하하고 PFD리세트를 디-어서트하는 것을 금지한다.
PFD리세트(70)는 노드(12)를 저로 끌어내리는 트랜지스터(Q142) 또는 트랜지스터(Q140)와 트랜지스터(Q139)의 조합, 또는 노드(12)를 저로 끌어내리는 트랜지스터(Q142) 또는 트랜지스터(Q140)와 트랜지스터(Q141)의 조합에 의해서만 디-어서트될 수 있다.
각각의 트랜지스터(Q139내지 Q142)는 16마이크론의 게이트 폭과 0.8마이크론의 게이트 길이를 가진다. N-채널 트랜지스터(Q139)의 게이트는 입력(21)에 연결되고 N-채널 트랜지스터(Q140)의 게이트는 입력(23)에 연결된다.
N-채널 트랜지스터(Q141)의 게이트는 입력(20)에 연결되고 N-채널 트랜지스터(Q142)의 게이트는 입력(22)에 연결된다.
입력(21)이 고로 가면, 트랜지스터(Q139)는 온으로 스위칭된다.
PFD의 앞섬 및 뒤짐부 양쪽에 래치가 리세트된 것을 가리키는 입력(22) 또는 입력(23)에서의 고 이후에, 트랜지스터(Q140) 또는 트랜지스터(Q142)가 온으로 스위칭되어, 노드(12)가 저로 끌어내려지고 PFD리세트(70)를 디-어서트하게 한다.
유사하게, 입력(20)이 고로 가서 트랜지스터(Q141)를 온으로 스위칭하면, 그후 입력(22) 또는 입력(23)에서의 고가 트랜지스터(Q140) 또는 트랜지스터(Q142)를 온으로 스위칭하여 노드(12)를 저로 끌어내리고 PFD리세트(70)를 디-어서트한다.
결국, 트랜지스터(Q143,Q144,Q145및 Q146)는 상호 접속되어 연속적인 인버터를 형성하고, PFD 리세트(70)가 항상 구동하게 하는데 사용된다.
PFD리세트(70)가 어세트된 후 입력(20 내지 23) 중의 하나가 고로 가면, 노드(11)가 저로 가고 PFD리세트(70)는 구동되지 않는다.
그 시점에서, 노드(12)는 트랜지스터(Q138)의 다이오드 효과때문에 고를 유지한다.
노드(12)는 N-채널 트랜지스터(Q144)와 P-채널 트랜지스터(Q143)의 게이트에 연결된다. 노드(12)에서의 고전압은 트랜지스터(Q144)를 온으로 스위칭하고 트랜지스터(Q143)를 오프로 스위칭하여, 노드(13)를 저로 끌어내린다.
노드(13)는 N-채널 트랜지스터(Q146)와 P-채널 트랜지스터(Q145)의 게이트에 연결된다. 노드(13)에서의 저전압은 트랜지스터(Q145)를 온으로 스위칭하고 트랜지스터(Q146)를 오프로 스위칭한다.
그 결과로서, 트랜지스터(Q145)는 상기에 기술한 바와 같이 트랜지스터(Q141과 Q142) 또는 트랜지스터(Q139와 Q140)에 의하여 최종적으로 저를 끌어내려질때까지 PFD리세트(70)를 고로 구동한다. 트랜지스터(Q145)는 비교적 작고, PFD리세트(70)를 저로 끌어내리는 트랜지스터(Q139,Q140,Q141및 Q142)의 용량에 비해 비교적 약하게 고로 신호선(70)을 구동하는 것이 바람직하다.
끝부분에 관하여, 예를들어 각각의 트랜지스터(Q143,Q144및 Q145)는 3마이크론의 게이트 폭과 0.8마이크론의 게이트 길이를 가지고 트랜지스터(Q146)는 3마이크론의 게이트 폭과 2마이크론의 게이트 길이를 가진다.
본 발명은 고속 디지탈 컴퓨터 환경에 사용될 수 있고 다양한 디지탈 및 아날로그 회로내로 합병될 수 있다. 본 발명이 제1,2,4 및 5도에 도시된 실시예에 관하여 기술되었지만, 당해분야의 전문가에게는 전술한 설명에 비추어 수많은 변경, 수정 및 용도가 있을 수 있다는 것은 명백하다.

Claims (16)

  1. 제1신호를 수신하는 수단; 제2신호를 수신하는 수단; 제3신호를 수신하는 수단; 제4신호를 수신하는 수단; 전압원과 제1노드 사이에 연결되어, 상기 제1신호와 상기 제2신호가 제1상태에 있을때 상기 전압원과 상기 제1노드 사이에 전류를 통과시키는 제1스위칭 수단; 상기 전압원과 상기 제1노드에 연결되어, 상기 제3신호와 상기 제4신호가 상기 제1상태에 있을때 상기 전압원과 상기 제1노드 사이에 전류를 통과시키는 제2스위칭 수단; 상기 제1노드와 접지사이에 연결되어, 상기 제1신호에 연결된 제어입력을 가지고, 상기 제1신호가 제2상태에 있을때 상기 제1노드와 상기 접지 사이에 전류를 통과시키는 제1트랜지스터 수단; 상기 제1노드와 상기 접지 사이에 연결되어, 상기 제2신호에 연결된 제어입력을 가지고, 상기 제2신호가 상기 제2상태에 있을때 상기 제1노드와 상기 접지 사이에 전류를 통과시키는 제2트랜지스터 수단; 상기 제1노드와 상기 접지 사이에 연결되어, 상기 제3신호에 연결된 제어입력을 가지고, 상기 제3신호가 상기 제2상태에 있을때 상기 제1노드와 상기 접지 사이에 전류를 통과시키는 제3트랜지스터 수단; 상기 제1노드와 상기 접지 사이에 연결되어, 상기 제4신호에 연결된 제어입력을 가지고, 상기 제4신호가 상기 제2상태에 있을때 상기 제1노드와 상기 접지 사이에 전류를 통과시키는 제4트랜지스터 수단; 상기 전압원과 출력노드 사이에 연결되고, 상기 제1노드에 연결되어, 상기 전압원과 상기 출력노드 사이에 전류를 통과시키고, 상기 출력노드로부터 상기 제1노드로의 전류의 통과를 막는 전류증폭수단; 상기 출력노드와 상기 접지 사이에 연결되어, 상기 제2신호와 상기 제4신호가 상기 제2상태에 있을때 상기 출력노드와 상기 접지 사이에 전류를 통과시키는 제3스위칭 수단; 및 상기 출력노드와 상기 접지 사이에 연결되어, 상기 제1신호와 상기 제3신호가 상기 제2상태에 있을때 상기 출력노드와 상기 접지 사이에 전류를 통과시키는 제4스위칭 수단으로 구성되며, 상기 출력노드는 상기 제1과 제2과 제3과 제4신호가 모두 상기 제1상태에 있을때 제1상태로부터 상기 제2상태로 변경되고, 상기 출력노드는 상기 제1신호와 상기 제3 또는 상기 제4신호가 상기 제2상태에 있을때 또는 상기 제2신호와 상가 제2신호와 상기 제3 또는 상기 제4신호가 상기 제2상태에 있을때 상기 제2상태로부터 상기 제1상태로 변경되는 것을 특징으로 하는 로직 게이트.
  2. 제1항에 있어서, 상기 제1스위칭 수단은 상기 전압원과 상기 제1노드 사이에 직렬로 연결된 제5트랜지스터 수단과 제6트랜지스터 수단으로 구성되고, 상기 제5트랜지스터 수단은 상기 제1신호에 연결된 제어입력을 가지고, 상기 제6트랜지스터 수단은 상기 제2신호에 연결된 제어입력을 가지고, 상기 제5 및 제6트랜지스터 수단은 상기 제1신호와 상기 제2신호가 상기 제1상태에 있을때 상기 전압원과 상기 제1노드 사이에 전류를 통과시키는 것을 특징으로 하는 로직 게이트.
  3. 제2항에 있어서, 상기 제2스위칭 수단은 상기 전압원과 상기 제1노드 사이에 직렬로 연결된 제7트랜지스터 수단과 제8트랜지스터 수단으로 구성되고, 상기 제7트랜지스터 수단은 상기 제3신호에 연결된 제어입력을 가지고, 상기 제8트랜지스터 수단은 제4신호에 연결된 제어입력을 가지고, 상기 제7 및 상기 제8트랜지스터 수단은 상기 제3신호와 상기 제4신호가 상기 제1상태에 있을때 상기 전압원과 상기 제1노드 사이에 전류를 통과시키는 것을 특징으로 하는 로직게이트.
  4. 제3항에 있어서, 상기 제3스위칭 수단은; 상기 출력노드와 제2노드 사이에 연결되어, 상기 제2신호에 연결된 제어입력을 가지고, 상기 제2신호가 상기 제2상태가 있을때 상기 출력노드와 상기 제2노드 사이에 전류를 통과시키는 제9트랜지스터 수단; 및 상기 제2노드와 상기 접지 사이에 연결되어, 제4신호에 연결된 제어입력을 가지고, 상기 제4신호가 상기 제2상태에 있을때 상기 제2노드와 상기 접지 사이에 통과시키는 제10트랜지스터 수단으로 구성되는 것을 특징으로 하는 로직 게이트.
  5. 제4항에 있어서, 상기 제4스위칭 수단은; 상기 출력노드와 상기 제2노드 사이에 연결되어, 상기 제1신호에 연결된 제어입력을 가지고, 상기 제1신호가 상기 제2상태에 있을때 상기 출력노드와 상기 제2노드 사이에 전류를 통과시키는 제11트랜지스터 수단; 및 상기 제2노드와 상기 접지 사이에 연결되어, 상기 제3신호에 연결된 제어입력을 가지고, 상기 제3신호가 상기 제2상태에 있을때 상기 제2노드와 상기 접지 사이에 전류를 통과시키는 제12트랜지스터 수단으로 구성되는 것을 특징으로 하는 로직 게이트.
  6. 제5항에 있어서, 상기 제1트랜지스터 수단과 제2트랜지스터 수단과 상기 제3트랜지스터 수단과 상기 제4트랜지스터 수단과 상기 제9트랜지스터 수단과 상기 제10트랜지스터 수단과 상기 제11트랜지스터 수단과 상기 제12트랜지스터 수단은 각각 N-채널 트랜지스터로 구성되고, 상기 제5트랜지스터 수단과 제6트랜지스터 수단과 제7트랜지스터 수단과 제8트랜지스터 수단은 각각 P-채널 트랜지스터로 구성되는 것을 특징으로 하는 로직게이트.
  7. 제5항에 있어서, 상기 전류증폭수단은 상기 전압원과 상기 출력노드 사이에 연결되고, 상기 제1노드에 연결된 제어입력을 가지고, 상기 제1노드와 상기 제2상태에 있을때 상기 전압원과 상기 출력 노드 사이에 전류를 통과시키는 제13트랜지스터 수단으로 구성되는 것을 특징으로 하는 로직게이트.
  8. 제7항에 있어서, 상기 제13트랜지스터 수단은 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 로직게이트.
  9. 제7항에 있어서, 상기 제13트랜지스터 수단은 상기 출력노드에 연결된 에미터, 상기 전압원에 연결된 콜렉터 및 상기 제1노드에 연결된 베이스를 가진 바이폴라 NPN 트랜지스터로 구성되는 것을 특징으로 하는 로직게이트.
  10. 제9항에 있어서, 상기 출력노드와 제3노드 사이에 연결된 제1인버터 수단; 및 상기 제3노드와 상기 출력노드 사이에 연결된 제2인버터 수단으로 구성되는 것을 특징으로 하는 로직게이트.
  11. 제10항에 있어서, 상기 제1인버터 수단은; 상기 전압원과 상기 제3노드 사이에 연결되어, 상기 출력노드에 연결된 제어입력을 가지고, 상기 출력노드가 상기 제1상태에 있을때 상기 전압원과 상기 제3노드 사이에 전류를 통과시키는 제14트랜지스터 수단; 및 상기 제3노드와 상기 접지 사이에 연결되어, 상기 출력노드에 연결된 제어입력을 가지고, 상기 출력노드가 상기 제2상태에 있을때 상기 제3노드와 상기 접지 사이에 전류를 통과시키는 제15트랜지스터 수단으로 구성되는 것을 특징으로 하는 로직게이트.
  12. 제11항에 있어서, 상기 제2인버터 수단은; 상기 전압원과 상기 출력노드 사이에 연결되어, 상기 노드에 연결된 제어입력을 가지고, 상기 제3노드가 상기 제1상태에 있을때 상기 전압원과 상기출력노드 사이에 전류를 통과시키는 제16트랜지스터 수단; 및 상기 출력노드와 상기 접지 사이에 연결되어, 상기 제3노드에 연결된 제어입력을 가지고, 상기 제3노드가 상기 제2상태에 있을때 상기 출력노드에 상기 접지 사이에 전류를 통과시키는 제17트랜지스터 수단으로 구성되는 것을 특징으로 하는 로직게이트.
  13. 제12항에 있어서, 상기 제14트랜지스터 수단과 상기 제15트랜지스터 수단과 상기 제16트랜지스터 및 상기 제17트랜지스터 수단은 각각 상기 제9트랜지스터수단과 상기 제10트랜지스터 수단과 상기 제11트랜지스터 수단과 상기 제12트랜지스터 수단보다 적은 전류를 통과시키도록 만들어진 것을 특징으로 하는 로직게이트.
  14. 제13항에 있어서, 상기 제14트랜지스터 수단과 상기 제16트랜지스터 수단은 P-채널 트랜지스터로 구성되고, 상기 제15트랜지스터 수단과 상기 제17트랜지스터 수단은 N-채널 트랜지스터로 구성되는 것을 특징으로 하는 로직게이트.
  15. 제1신호를 수신하는 수단; 제2신호를 수신하는 수단; 제3신호를 수신하는 수단; 제4신호를 수신하는 수단; 제1노드와 접지 사이에 연결되어, 상기 제1신호에 연결된 제어입력을 가지고, 상기 제1신호와 제2상태에 있을때 상기 제1노드와 상기 접지 사이에 전류를 통과시키는 제1트랜지스터 수단; 상기 제1노드와 상기 접지 사이에 연결되어, 상기 제2신호에 연결된 제어입력을 가지고, 상기 제2신호가 상기 제2상태에 있을때 제1노드와 상기 접지 사이에 전류를 통과시키는 제2트랜지스터수단; 상기 제1노드와 상기 접지 사이에 연결되어, 상기 제3신호에 연결된 제어입력을 가지고, 상기 제3신호가 상기 제2상태에 있을때 상기 제1노드와 상기 접지 사이에 전류를 통과시키는 제3트랜지스터수단; 상기 제1노드와 상기 접지 사이에 연결되어, 상기 제4신호에 연결된 제어입력을 가지고, 상기 제4신호가 상기 제2상태에 있을때 상기 제1노드와 상기 접지 사이에 전류를 통과시키는 제4트랜지스터 수단; 상기 전압원과 상기 제1노드 사이에 직렬로 연결되어, 상기 제1신호와 상기 제2신호 모두가 제1상태에 있을때 상기 전압원과 상기 제1노드 사이에 전류를 통과시키는 제5 및 제6트랜지스터 수단; 상기 전압원과 상기 제1노드 사이에 직렬로 연결되어, 상기 제3신호와 상기 제4신호가 상기 제1상태에 있을때 상기 전압원과 상기 제1노드 사이에 전류를 통과시키는 제7 및 제8트랜지스터 수단; 출력노드와 제2노드 사이에 연결되어, 상기 제2신호에 연결된 제어입력을 가지고, 상기 제2신호가 상기 제2상태에 있을때 상기 출력노드와 상기 제2노드 사이에 전류를 통과시키는 제9트랜지스터 수단; 상기 제2노드와 상기 접지 사이에 연결되어, 상기 제4신호에 연결된 제어입력을 가지고, 상기 제4신호가 상기 제2상태에 있을때 상기 제2노드와 상기 접지 사이에 전류를 통과시키는 제10트랜지스터 수단; 상기 출력노드와 상기 제2노드 사이에 연결되어, 상기 제1신호에 연결된 제어입력을 가지고, 상기 제1신호가 상기 제2상태에 있을때 상기 출력노드와 상기 제2노드 사이에 전류를 통과시키는 제11트랜지스터 수단; 상기 제2노드와 상기 접지 사이에 연결되어, 상기 제3신호에 연결된 제어입력을 가지고, 상기 제3신호가 상기 제2상태에 있을때 제2노드와 상기 접지 사이에 전류를 통과시키는 제12트랜지스터 수단; 및 상기 전압원과 상기 출력노드 사이에 연결되어, 상기 제1노드에 연결된 제어 입력을 가지고, 상기 제1노드가 상기 2상태에 있을때 상기 전압원과 상기 출력노드 사이에 전류를 통과시키는 제13트랜지스터 수단으로 구성되며, 상기 제5트랜지스터 수단은 상기 제1신호에 연결된 제어입력을 가지고, 상기 제6트랜지스터 수단은 상기 제2신호에 연결된 제어입력을 가지고, 상기 제7트랜지스터 수단은 상기 제3신호에 연결된 제어입력을 가지고, 상기 제8트랜지스터 수단은 상기 제4신호에 연결된 제어입력을 가지고, 상기 출력노드는 상기 제1과 상기 제2와 상기 제3과 상기 제4신호가 모두 상기 제1상태에 있을때 상기 제1상태로부터 상기 제2상태로 변경되고, 상기 출력노드는 상기 제1신호와 상기 제3 또는 상기 제4신호가 상기 제2상태에 있을때 또는 상기 제2신호와 상기 제3 또는 제4신호가 상기 제2상태에 있을때 상기 제2상태로부터 상기 제1상태로 변경되는 것을 특징으로 하는 로직게이트.
  16. 제1래치, 제2래치, 제3래치 및 제4래치를 가지는 위상동기루프회로내의 디지탈 위상 및 주파수 검파기를 리세트하는 방법에 있어서, 방법은; 상기 제1래치의 출력으로부터 제1신호를 수신하는 단계; 상기 제1신호가 제2상태에 있을때 제1노드와 접지 사이의 전류흐름을 온으로 스위칭하는 단계; 상기 제2래치의 출력으로부터 제2신호를 수신하는 단계; 상기 제2신호가 상기 제2상태에 있을때 상기 제1노드와 상기 접지 사이에 전류흐름을 온으로 스위칭하는 단계; 상기 제3래치의 출력으로부터 제3신호를 수신하는 단계; 상기 제3신호가 상기 제2상태에 있을때 상기 제1노드와 상기 접지 사이의 전류흐름의 온으로 스위칭하는 단계; 상기 제4래치의 출력으로부터 제4신호를 수신하는 단계; 상기 제4신호가 상기 제2상태에 있을때 상기 제1노드와 상기 접지 사이의 전류흐름을 온으로 스위칭하는 단계; 상기 제1노드로부터 출력노드의 전류흐름을 증폭하는 단계; 상기 출력노드로부터 상기 제1노드로의 전류흐름을 막는 단계; 상기 제1신호 및 상기 제2신호가 모두 제1상태에 있을때 상기 전압원과 상기 제1노드 사이에 전류흐름을 온으로 스위칭하는 단계; 상기 제3신호와 상기 제4신호가 모두 상기 제1상태에 있을때 상기 전압원과 상기 제1노드 사이의 전류흐름을 온으로 스위칭하는 단계; 상기 제2신호와 상기 제3 또는 제4신호가 상기 제2상태에 있을때 상기 출력노드와 상기 접지 사이의 전류흐름을 온으로 스위칭하는 단계; 상기 제1신호와 상기 제3 또는 제4신호가 상기 제2상태에 있을때 상기 출력노드와 상기 접지 사이의 전류흐름을 온으로 스위칭하는 단계; 및 상기 출력노드를 상기 제1래치와 상기 제2래치와 상기 제3래치와 상기 제4래치에 리세트 신호를 제공하는 것을 특징으로 하는 리세트 방법.
KR1019920023670A 1991-12-19 1992-12-09 위상동기루프내의 위상검파기용 리세트 게이트 KR0134180B1 (ko)

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