JP2580850B2 - 高電圧半導体デバイスとその製造方法 - Google Patents
高電圧半導体デバイスとその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、電力用トランジスタのような高電圧半導体
デバイスとこの種の装置を製造する方法に関する。さら
に詳しくは、本発明は、抵抗性電界面半導体技術を使用
する方法に関する。
デバイスとこの種の装置を製造する方法に関する。さら
に詳しくは、本発明は、抵抗性電界面半導体技術を使用
する方法に関する。
（従来技術および解決すべき課題） 理想的には、パワー・トランジスタのような電力用半
導体デバイスの場合、デバイスが半導体の理論上の破壊
電圧に近い高電圧で動作できることが望ましい。しか
し、製造過程において半導体に欠陥が生じ、この欠陥が
半導体の特性（例えば、キャリアの寿命、再結合速度、
易動度など）に影響し、結果として、デバイスの特性に
影響することは避けられない。その結果、破壊の発生し
た時点で実測した電圧は理論上の降伏電圧よりかなり低
い。したがって、この種のデバイスの動作電圧が制限さ
れ、このことは、幾つかの用途で最高800ボルトと900ボ
ルトとの間の電圧で動作する必要のある電力用デバイス
にとって重大である。
導体デバイスの場合、デバイスが半導体の理論上の破壊
電圧に近い高電圧で動作できることが望ましい。しか
し、製造過程において半導体に欠陥が生じ、この欠陥が
半導体の特性（例えば、キャリアの寿命、再結合速度、
易動度など）に影響し、結果として、デバイスの特性に
影響することは避けられない。その結果、破壊の発生し
た時点で実測した電圧は理論上の降伏電圧よりかなり低
い。したがって、この種のデバイスの動作電圧が制限さ
れ、このことは、幾つかの用途で最高800ボルトと900ボ
ルトとの間の電圧で動作する必要のある電力用デバイス
にとって重大である。
説明の都合上シリコンは最もよく使用される半導体で
あるので、代表的な半導体材料としてシリコンを使用し
て説明を続ける。
あるので、代表的な半導体材料としてシリコンを使用し
て説明を続ける。
プレナー技術を使用した電力用デバイスの実測耐降伏
電圧を増加させるために多くの方法が開発されている。
これらの方法の１つには、補助電極であるガードリング
を有するデバイスの製造方法がある。このような製造方
法は、技術上周知である。NPNトランジスタの場合、例
えば、Ｐ＋ガード・リングはＰ＋を拡散する段階で製造
され、NPNトランジスタのコレクタ電極とガード・リン
グとの間に十分な空間が形成されるように、このガード
・リングは位置決めされる。ガード・リングはコレクタ
・ベース接合部で電界を減少させ、これによって、デバ
イスの耐電圧を向上させる。しかし、この製造方法によ
って製造されたデバイスの最大動作電圧は、一般的に理
論降伏電圧の約70％しかない。
電圧を増加させるために多くの方法が開発されている。
これらの方法の１つには、補助電極であるガードリング
を有するデバイスの製造方法がある。このような製造方
法は、技術上周知である。NPNトランジスタの場合、例
えば、Ｐ＋ガード・リングはＰ＋を拡散する段階で製造
され、NPNトランジスタのコレクタ電極とガード・リン
グとの間に十分な空間が形成されるように、このガード
・リングは位置決めされる。ガード・リングはコレクタ
・ベース接合部で電界を減少させ、これによって、デバ
イスの耐電圧を向上させる。しかし、この製造方法によ
って製造されたデバイスの最大動作電圧は、一般的に理
論降伏電圧の約70％しかない。
ガード・リングを使用して電力用デバイスの耐電圧を
増加させる他の周知の方法は、例えば1200℃以上の非常
に高い温度でベースを駆動する製造段階を別に必要とす
る。しかし、この方法には、別の２つの製造段階を必要
とし結晶欠陥と少数キャリアの寿命の変動を生じる温度
領域を必要とする。
増加させる他の周知の方法は、例えば1200℃以上の非常
に高い温度でベースを駆動する製造段階を別に必要とす
る。しかし、この方法には、別の２つの製造段階を必要
とし結晶欠陥と少数キャリアの寿命の変動を生じる温度
領域を必要とする。
ガード・リングを使用する全ての方法は、各ガード・
リングがダイの寸法を10％ないし15％程度増加させる点
で不利である。さらに、ガード・リングを製造する場
合、電界を十分減少させるために、コレクタ・ベース接
合部とガード・リングとの間の空間を明確に形成するこ
とが極めて重要であるので、これが問題になる可能性が
ある。降伏の発生した時点で実測した電圧がなお理論降
伏電圧より低いこともこの方法の別の欠点である。
リングがダイの寸法を10％ないし15％程度増加させる点
で不利である。さらに、ガード・リングを製造する場
合、電界を十分減少させるために、コレクタ・ベース接
合部とガード・リングとの間の空間を明確に形成するこ
とが極めて重要であるので、これが問題になる可能性が
ある。降伏の発生した時点で実測した電圧がなお理論降
伏電圧より低いこともこの方法の別の欠点である。
高電圧電力用デバイスの耐電圧を増加させる問題にと
りくむ別の方法として、電界プレートを使用する必要が
あるものがある。この場合、このデバイスは絶縁酸化物
上に堆積されたアルミ板のような金属板を有する。この
アルミ板は、コレクタ・ベース接合部の近傍の絶縁酸化
物の一部のみを横切って伸びるようにエッチングによっ
て取り除かれ、これによって、接合部の曲率効果、すな
わちコレクタ・ベース接合部の周囲の等電位線のカーブ
を減少させる。しかし、このアルミ板の端部で等電位線
は収斂する傾向にあり、したがって、この電界は強くな
る。シリコン酸化物が最もよく使用されるが、これは、
これがシリコンと極めてよく適合するためである。
りくむ別の方法として、電界プレートを使用する必要が
あるものがある。この場合、このデバイスは絶縁酸化物
上に堆積されたアルミ板のような金属板を有する。この
アルミ板は、コレクタ・ベース接合部の近傍の絶縁酸化
物の一部のみを横切って伸びるようにエッチングによっ
て取り除かれ、これによって、接合部の曲率効果、すな
わちコレクタ・ベース接合部の周囲の等電位線のカーブ
を減少させる。しかし、このアルミ板の端部で等電位線
は収斂する傾向にあり、したがって、この電界は強くな
る。シリコン酸化物が最もよく使用されるが、これは、
これがシリコンと極めてよく適合するためである。
この種の電界板デバイスの場合、降伏電圧を得るため
のシリコン酸化物の最小厚さと半導体エピタキシャル層
の抵抗性との間には関係があることが実験により示され
た。これに対して、アルミニウム板の端部の電界を減少
するため、コレクタ・ベース接合部とアルミ板の端部と
の間のシリコン酸化物の厚さを最適化することもまた重
要である。これら２つの矛盾する要求を考慮して、この
パラメータに対する最適値は実験によって周知である。
しかし、この製造方法によって製造されたデバイスの最
大動作電圧は、一般的に理論上降伏電圧の約60％でしか
ない。
のシリコン酸化物の最小厚さと半導体エピタキシャル層
の抵抗性との間には関係があることが実験により示され
た。これに対して、アルミニウム板の端部の電界を減少
するため、コレクタ・ベース接合部とアルミ板の端部と
の間のシリコン酸化物の厚さを最適化することもまた重
要である。これら２つの矛盾する要求を考慮して、この
パラメータに対する最適値は実験によって周知である。
しかし、この製造方法によって製造されたデバイスの最
大動作電圧は、一般的に理論上降伏電圧の約60％でしか
ない。
抵抗性電界板を使用した周知の改良方法が開発されて
いる。これは電界板の方法と似ているが、多結晶シリコ
ン（SIPOS）のような半絶縁多結晶半導体をアルミ板を
エッチングによって取り除いたシリコン酸化物上に堆積
している。このような製造方法によって製造されたデバ
イスはより高い動作電圧に耐えるが、このデバイスはウ
ォーク・アウト効果として知られる新らしい問題に遭遇
している。
いる。これは電界板の方法と似ているが、多結晶シリコ
ン（SIPOS）のような半絶縁多結晶半導体をアルミ板を
エッチングによって取り除いたシリコン酸化物上に堆積
している。このような製造方法によって製造されたデバ
イスはより高い動作電圧に耐えるが、このデバイスはウ
ォーク・アウト効果として知られる新らしい問題に遭遇
している。
このウォーク・アウト効果は、実測した降伏電圧が徐
々に変動し、これはデバイスの安定性に影響を及ぼす。
ウォーク・アウトに起因する影響を克服するために、別
の誘導体層を高温化学気相成長法（CVD）を使用してSIP
OSの上部に堆積する。一般的に、この第２層は、酸化シ
リコン、窒化シリコンまたはリンシリケート・ガラス
（リン・ケイ酸ガラス）によって構成することができ
る。しかし、CVDによる第２層はウォーク・アウト効果
を低減するが、かかる層は高抵抗によって電界板効果が
低下し、その結果、半導体電力用デバイスの耐動作電圧
をかなり低減する。
々に変動し、これはデバイスの安定性に影響を及ぼす。
ウォーク・アウトに起因する影響を克服するために、別
の誘導体層を高温化学気相成長法（CVD）を使用してSIP
OSの上部に堆積する。一般的に、この第２層は、酸化シ
リコン、窒化シリコンまたはリンシリケート・ガラス
（リン・ケイ酸ガラス）によって構成することができ
る。しかし、CVDによる第２層はウォーク・アウト効果
を低減するが、かかる層は高抵抗によって電界板効果が
低下し、その結果、半導体電力用デバイスの耐動作電圧
をかなり低減する。
（発明の概要） したがって、本発明の目的は、上述の欠点を取り除く
改良された高電圧電力用半導体デバイスおよびそのよう
なデバイスを製造するための改良された製造方法を提供
することである。
改良された高電圧電力用半導体デバイスおよびそのよう
なデバイスを製造するための改良された製造方法を提供
することである。
本発明の第１の特徴によれば、 基板； 前記基板上のエピタキシャル領域であって、互いに第
１の距離だけ分離された不純物を添加した電極領域と不
純物を添加した絶縁領域とを有するエピタキシャル領
域； 前記の不純物添加絶縁領域と不純物添加電極領域との
間の前記エピタキシャル領域の一部の上にあり、前記の
不純物添加電極領域の端部の一部を被覆する絶縁層； 前記絶縁層上の第１多結晶半導体層； メタライゼーション層；および 前記第１多結晶半導体層上の第２多結晶半導体層； によって構成されることを特徴とする高電圧用半導体デ
バイスが提供される。
１の距離だけ分離された不純物を添加した電極領域と不
純物を添加した絶縁領域とを有するエピタキシャル領
域； 前記の不純物添加絶縁領域と不純物添加電極領域との
間の前記エピタキシャル領域の一部の上にあり、前記の
不純物添加電極領域の端部の一部を被覆する絶縁層； 前記絶縁層上の第１多結晶半導体層； メタライゼーション層；および 前記第１多結晶半導体層上の第２多結晶半導体層； によって構成されることを特徴とする高電圧用半導体デ
バイスが提供される。
本発明の第２特徴によれば、 基板を設ける段階； 該基板上にエピタキシャル領域を形成する段階； 該エピタキシャル領域内に第１の不純物を添加した電
極領域を形成する段階； 該第１の不純物添加電極領域内に第２の不純物を添加
した電極領域を形成し、かつ前記エピタキシャル領域内
に不純物を添加した絶縁領域を形成する段階； 前記エピタキシャル領域上に絶縁層を形成する段階； 該絶縁層上に第１および第２多結晶半導体層を堆積す
る段階； 該第１および第２多結晶半導体層内および前記絶縁層
内に第1,第２および第３開口部を形成する段階； 前記第２多結晶半導体層および前記エピタキシャル領
域の上にメタライゼーション層を堆積する段階；および 前記第1,第２および第３開口部内に第1,第２および第
３メタライゼーション部分を形成するように前記メタラ
イゼーション層をエッチングする段階であって、前記第
２メタライゼーション部分が前記の不純物添加電極領域
の端部から短い距離だけ前記第２多結晶半導体層上を横
切って延びるようにする段階； によって構成されることを特徴とする高電圧用半導体デ
バイスの製造方法が提供される。
極領域を形成する段階； 該第１の不純物添加電極領域内に第２の不純物を添加
した電極領域を形成し、かつ前記エピタキシャル領域内
に不純物を添加した絶縁領域を形成する段階； 前記エピタキシャル領域上に絶縁層を形成する段階； 該絶縁層上に第１および第２多結晶半導体層を堆積す
る段階； 該第１および第２多結晶半導体層内および前記絶縁層
内に第1,第２および第３開口部を形成する段階； 前記第２多結晶半導体層および前記エピタキシャル領
域の上にメタライゼーション層を堆積する段階；および 前記第1,第２および第３開口部内に第1,第２および第
３メタライゼーション部分を形成するように前記メタラ
イゼーション層をエッチングする段階であって、前記第
２メタライゼーション部分が前記の不純物添加電極領域
の端部から短い距離だけ前記第２多結晶半導体層上を横
切って延びるようにする段階； によって構成されることを特徴とする高電圧用半導体デ
バイスの製造方法が提供される。
したがって、電界板は第２層の抵抗が第１層よりもは
るかに大きい２層を有する多結晶シリコン板と共に使用
されるので、本発明による半導体デバイスは、800ボル
トないし900ボルトの間の電圧に耐える能力を有すると
共に、ウォーク・アウト効果を除去する。
るかに大きい２層を有する多結晶シリコン板と共に使用
されるので、本発明による半導体デバイスは、800ボル
トないし900ボルトの間の電圧に耐える能力を有すると
共に、ウォーク・アウト効果を除去する。
添付の図面を参照して、実施例によって一つの高電圧
用半導体デバイスとこれの製造方法を説明する。
用半導体デバイスとこれの製造方法を説明する。
（実施例） 以下の説明および第３図ないし第10図では、一定の領
域を特定の材料、導電性および／または導電型として説
明する。しかし、これは単に説明上の都合であって、こ
れに限定するものではない。ここでの説明に基づいて、
当業者は、異なったデバイスの機能を得るため、種々の
半導体および誘電体材料を使用することができ、半導体
基板の種々の領域に対する不純物の添加を変更すること
ができることを理解する。
域を特定の材料、導電性および／または導電型として説
明する。しかし、これは単に説明上の都合であって、こ
れに限定するものではない。ここでの説明に基づいて、
当業者は、異なったデバイスの機能を得るため、種々の
半導体および誘電体材料を使用することができ、半導体
基板の種々の領域に対する不純物の添加を変更すること
ができることを理解する。
第１図に示す従来技術による高電圧用半導体トランジ
スタ・デバイスの半導体基板の部分２の簡略化した断面
図において、高電圧用NPNトランジスタ２は、基板４
と、互いに逆の不純物を添加した領域8,10を埋設させか
つ面12を有するＮ型エピタキシャル領域６とによって構
成される。不純物添加領域8,10は、一般的に200μｍの
距離14だけ分離されている。
スタ・デバイスの半導体基板の部分２の簡略化した断面
図において、高電圧用NPNトランジスタ２は、基板４
と、互いに逆の不純物を添加した領域8,10を埋設させか
つ面12を有するＮ型エピタキシャル領域６とによって構
成される。不純物添加領域8,10は、一般的に200μｍの
距離14だけ分離されている。
不純物添加領域８は、高濃度のアクセプタ原子（すな
わち、Ｐ＋）を有し、高電圧トランジスタ（図示せず）
のベース電極を形成する。領域10は高濃度のドナー原子
を添加され絶縁チャンネルを形成し、異なる回路部品と
の間の電気絶縁を行う。これらの層および領域を形成す
る手段は従来のものであり技術上周知である。
わち、Ｐ＋）を有し、高電圧トランジスタ（図示せず）
のベース電極を形成する。領域10は高濃度のドナー原子
を添加され絶縁チャンネルを形成し、異なる回路部品と
の間の電気絶縁を行う。これらの層および領域を形成す
る手段は従来のものであり技術上周知である。
ハード・マスク16は、絶縁チャンネル10とベース電極
領域８の一部との間のエピタキシャル領域の開口面12上
に延びるようにエピタキシャル領域６上に形成される。
マスク16はエピタキシャル半導体領域６をエッチングす
る材料に対して耐性を有し、同時に酸化に対しても耐性
のあることが重要である。この種のマスク材料は技術上
周知である。しかし、マスク16は、一般的に300nmの厚
さ18を有する熟成長シリコン酸化物によって形成するこ
とが便利である。
領域８の一部との間のエピタキシャル領域の開口面12上
に延びるようにエピタキシャル領域６上に形成される。
マスク16はエピタキシャル半導体領域６をエッチングす
る材料に対して耐性を有し、同時に酸化に対しても耐性
のあることが重要である。この種のマスク材料は技術上
周知である。しかし、マスク16は、一般的に300nmの厚
さ18を有する熟成長シリコン酸化物によって形成するこ
とが便利である。
半絶縁多結晶半導体層20は、CVD、低圧CVD（LPCVD）
または他の技術上周知のプロセスによって400nmないし6
00nmの厚さ22の範囲でマスク16上に形成される。一般的
に、酸素濃度12％の多結晶シリコン（SIPOS）を使用す
る。この酸素のパーセンテージによって抵抗率と誘電率
が決定され、12％の場合、抵抗率が約108Ωcm、また誘
電率は10に近い値であり、したがって、高電圧トランジ
スタの動作電圧も決定される。必要なパーセンテージの
濃度を有するSIPOSは、シラン（SIH4）および酸素プロ
ト酸化物（N2O）との間の反応を使用して540℃と680℃
との間の温度でLPCVDによって得られる。
または他の技術上周知のプロセスによって400nmないし6
00nmの厚さ22の範囲でマスク16上に形成される。一般的
に、酸素濃度12％の多結晶シリコン（SIPOS）を使用す
る。この酸素のパーセンテージによって抵抗率と誘電率
が決定され、12％の場合、抵抗率が約108Ωcm、また誘
電率は10に近い値であり、したがって、高電圧トランジ
スタの動作電圧も決定される。必要なパーセンテージの
濃度を有するSIPOSは、シラン（SIH4）および酸素プロ
ト酸化物（N2O）との間の反応を使用して540℃と680℃
との間の温度でLPCVDによって得られる。
多結晶シリコン層20は、メタライゼーション層と協力
して抵抗性電界板を形成する。この種の抵抗性電界板に
生じるウォーク・アウトに起因する影響を低減するため
に、誘電体層24を多結晶シリコン層20上に高温CVDによ
って形成する。この誘電体層24の厚さ26の範囲は500nm
ないし1000nmであり、これは熱的酸化シリコン酸化物、
窒化シリコン、リンシリケート・ガラスまたはこれらの
いずれの組み合わせによって構成してもよい。
して抵抗性電界板を形成する。この種の抵抗性電界板に
生じるウォーク・アウトに起因する影響を低減するため
に、誘電体層24を多結晶シリコン層20上に高温CVDによ
って形成する。この誘電体層24の厚さ26の範囲は500nm
ないし1000nmであり、これは熱的酸化シリコン酸化物、
窒化シリコン、リンシリケート・ガラスまたはこれらの
いずれの組み合わせによって構成してもよい。
一般的にアルミであるメタライゼーション層は真空堆
積法を使用して誘電体層24とエピタキシャル半導体領域
６の露出部分30A−Ｂ上に堆積される。エッチング・プ
ロセスを使用して絶縁チャンネル10の一部を被覆すると
共に誘電体層24の表面を横切って短い距離32だけ伸びる
一つの部分28を残す。部分34のみが図示されているメタ
ライゼーション層の他の部分は、エピタキシャル半導体
層のベース電極８を被覆し誘電体層24の表面を横切って
短い距離36だけ伸びる。
積法を使用して誘電体層24とエピタキシャル半導体領域
６の露出部分30A−Ｂ上に堆積される。エッチング・プ
ロセスを使用して絶縁チャンネル10の一部を被覆すると
共に誘電体層24の表面を横切って短い距離32だけ伸びる
一つの部分28を残す。部分34のみが図示されているメタ
ライゼーション層の他の部分は、エピタキシャル半導体
層のベース電極８を被覆し誘電体層24の表面を横切って
短い距離36だけ伸びる。
この誘電体層24はエピタキシャル領域を大気中の湿度
のような外部環境から保護し、ウォーク・アウト効果を
低減することによってより優れた安定性を与える。しか
し、誘電体層24と多結晶シリコン層20との界面で発生す
る容量のため、誘電体層24は動作耐電圧を20％以上低下
させる。
のような外部環境から保護し、ウォーク・アウト効果を
低減することによってより優れた安定性を与える。しか
し、誘電体層24と多結晶シリコン層20との界面で発生す
る容量のため、誘電体層24は動作耐電圧を20％以上低下
させる。
また、酸化シリコンと多結晶層20との間の界面の電荷
が高い拡散速度を有し、その結果、耐電圧に限度を設け
る。
が高い拡散速度を有し、その結果、耐電圧に限度を設け
る。
次に第２図を参照して、高電圧トランジスタの動作耐
電圧を改良するための本発明の好適な実施例の場合、こ
のトランジスタの部分42のみが図示され、第２多結晶シ
リコン層40が第1SIPOS層60上に堆積される。第２図の基
板の構造は第１図の構造と同様であり、第２図の同じ部
品は第１図の番号に40を加えた番号で示される。高電圧
トランジスタの部分42は基板44、不純物を添加した絶縁
チャンネル50と不純物を添加したベース電極48とを有す
る基板上のＮ型エピタキシャル領域46、酸化物シリコン
・マスク56および部分68と74を有するアルミ層によって
構成される。この酸化物シリコン・マスクは、エピタキ
シャル領域46の開口面52と不純物を添加したベース電極
48の一部を被覆するように形成される。第１多結晶シリ
コン層60を酸化物シリコン・マスク56上にLPCVDによっ
て堆積し、さらに同じ装置を使用して最初の堆積に続い
て第２多結晶シリコン層40を第１多結晶層上に堆積す
る。アルミ部分68と74を第１図を参照して上で説明した
のと同様の方法で形成する。
電圧を改良するための本発明の好適な実施例の場合、こ
のトランジスタの部分42のみが図示され、第２多結晶シ
リコン層40が第1SIPOS層60上に堆積される。第２図の基
板の構造は第１図の構造と同様であり、第２図の同じ部
品は第１図の番号に40を加えた番号で示される。高電圧
トランジスタの部分42は基板44、不純物を添加した絶縁
チャンネル50と不純物を添加したベース電極48とを有す
る基板上のＮ型エピタキシャル領域46、酸化物シリコン
・マスク56および部分68と74を有するアルミ層によって
構成される。この酸化物シリコン・マスクは、エピタキ
シャル領域46の開口面52と不純物を添加したベース電極
48の一部を被覆するように形成される。第１多結晶シリ
コン層60を酸化物シリコン・マスク56上にLPCVDによっ
て堆積し、さらに同じ装置を使用して最初の堆積に続い
て第２多結晶シリコン層40を第１多結晶層上に堆積す
る。アルミ部分68と74を第１図を参照して上で説明した
のと同様の方法で形成する。
第２多結晶シリコン層40は第１多結晶シリコン層60上
に堆積されているので、第１図の多結晶シリコン層20と
誘電体層24との間に生じる界面の問題は防止される。す
なわち、界面の容量によって生じる電圧損失は２層の適
合性によって除去される。
に堆積されているので、第１図の多結晶シリコン層20と
誘電体層24との間に生じる界面の問題は防止される。す
なわち、界面の容量によって生じる電圧損失は２層の適
合性によって除去される。
動作耐電圧を向上させるために第２多結晶シリコン層
を設ける以外に、理論降伏電圧の85％ないし95％の範囲
の動作電圧を実現するためには、一定のパラメータを最
適化することが重要である。
を設ける以外に、理論降伏電圧の85％ないし95％の範囲
の動作電圧を実現するためには、一定のパラメータを最
適化することが重要である。
この耐降伏電圧は熱的シリコン層56の厚さ58によって
決定され、これはこの厚さが800nmと1200nmとの間であ
る場合に最適である。このことは、より広い面積がより
高い降伏電圧を維持するために必要であるという事実か
ら得られたものである。
決定され、これはこの厚さが800nmと1200nmとの間であ
る場合に最適である。このことは、より広い面積がより
高い降伏電圧を維持するために必要であるという事実か
ら得られたものである。
第１多結晶シリコン（SIPOS）層60は12％の酸素含有
量と300nmないし500nmの範囲の厚さを有するように構成
される。ウォーク・アウト効果を制御し漏洩電流を低減
するために、第２誘電体層は高い抵抗値を有することが
重要である。したがって、第２多結晶シリコン層40は25
％と30％との間の範囲の酸素含有量を有するように構成
される。これは、同じLPCVD管および同じ運転時間を使
用するが、しかし反応物の比率を変えることによって便
利に得ることができる。この結果、多結晶シリコン層は
10″Ωcmより高い抵抗を有する。第２多結晶シリコン層
40の最適厚さ41は150nmないし300nmの範囲である。
量と300nmないし500nmの範囲の厚さを有するように構成
される。ウォーク・アウト効果を制御し漏洩電流を低減
するために、第２誘電体層は高い抵抗値を有することが
重要である。したがって、第２多結晶シリコン層40は25
％と30％との間の範囲の酸素含有量を有するように構成
される。これは、同じLPCVD管および同じ運転時間を使
用するが、しかし反応物の比率を変えることによって便
利に得ることができる。この結果、多結晶シリコン層は
10″Ωcmより高い抵抗を有する。第２多結晶シリコン層
40の最適厚さ41は150nmないし300nmの範囲である。
したがって、第２多結晶シリコン層40を使用すること
は、界面の容量を回避する以外に、酸化シリコン、窒化
シリコンまたはリンシリケート・ガラスの誘電体を使用
する場合に必要な別のLPCVD管を使用する必要がないこ
とも意味することが理解される。ベース電極と絶縁チャ
ンネル50との間の第１および第２多結晶シリコン層が電
界板として動作し、それにより等電位線がアルミ部分68
の端部と絶縁チャンネル30との間に広がる。したがっ
て、コレクタ・ベース接合部の電界を低下させる。
は、界面の容量を回避する以外に、酸化シリコン、窒化
シリコンまたはリンシリケート・ガラスの誘電体を使用
する場合に必要な別のLPCVD管を使用する必要がないこ
とも意味することが理解される。ベース電極と絶縁チャ
ンネル50との間の第１および第２多結晶シリコン層が電
界板として動作し、それにより等電位線がアルミ部分68
の端部と絶縁チャンネル30との間に広がる。したがっ
て、コレクタ・ベース接合部の電界を低下させる。
降伏電圧はまたこの電界板の形状、すなわちアルミ部
分68と74の形状によって決定される。最大測定降伏電圧
は、不純物を低下したベース電極48の端部からアルミ部
分74の端部まで測定した最適距離43が40μｍないし120
μｍの範囲である場合に得られる。この範囲の場合、測
定降伏電圧はバルク・シリコンの雪崩効果によるもので
ある。不純物を添加したＰ＋ベース電極48と不純物を添
加した絶縁チャンネル50との間の距離54は150μｍない
し225μｍであることがまた重要であるが、その理由
は、もし距離54が150μｍ未満であれば、降伏電圧は表
面電界効果の降伏のために低下するからである。
分68と74の形状によって決定される。最大測定降伏電圧
は、不純物を低下したベース電極48の端部からアルミ部
分74の端部まで測定した最適距離43が40μｍないし120
μｍの範囲である場合に得られる。この範囲の場合、測
定降伏電圧はバルク・シリコンの雪崩効果によるもので
ある。不純物を添加したＰ＋ベース電極48と不純物を添
加した絶縁チャンネル50との間の距離54は150μｍない
し225μｍであることがまた重要であるが、その理由
は、もし距離54が150μｍ未満であれば、降伏電圧は表
面電界効果の降伏のために低下するからである。
ここで第３図ないし第10図を参照して本発明による高
電圧トランジスタ・デバイスの製造方法を説明する。
電圧トランジスタ・デバイスの製造方法を説明する。
第３図において、プロセスは基板100上にエピタキシ
ャル領域101を成長させることによって開始される。こ
のエピタキシャル領域101は、Ｎ型シリコンによって構
成することが可能であり、酸化シリコン・マスク102に
よって選択的にマスクされる。次に、不純物添加領域10
4をエピタキシャル領域101の所定のマスクされていない
部分に拡散によって形成する。この領域104はＰ＋導電
性の不純物によってドーピングされる。
ャル領域101を成長させることによって開始される。こ
のエピタキシャル領域101は、Ｎ型シリコンによって構
成することが可能であり、酸化シリコン・マスク102に
よって選択的にマスクされる。次に、不純物添加領域10
4をエピタキシャル領域101の所定のマスクされていない
部分に拡散によって形成する。この領域104はＰ＋導電
性の不純物によってドーピングされる。
このトランジスタのベース電極として機能しエピタキ
シャル領域101内に形成された一度不純物を添加された
領域104は、新しい酸化シリコン・マスク106によってマ
スクされる。次に、エピタキシャル領域101とＰ＋の不
純物の添加した領域104のそれぞれ所定の２つの領域10
8,110をＮ＋導電性の不純物の拡散によって形成する。
Ｐ＋領域104内に形成されたＮ＋の不純物を添加した領
域110はトランジスタのエミッタ電極を形成し、Ｎ＋の
不純物を添加した領域108は絶縁チャンネルを形成す
る。
シャル領域101内に形成された一度不純物を添加された
領域104は、新しい酸化シリコン・マスク106によってマ
スクされる。次に、エピタキシャル領域101とＰ＋の不
純物の添加した領域104のそれぞれ所定の２つの領域10
8,110をＮ＋導電性の不純物の拡散によって形成する。
Ｐ＋領域104内に形成されたＮ＋の不純物を添加した領
域110はトランジスタのエミッタ電極を形成し、Ｎ＋の
不純物を添加した領域108は絶縁チャンネルを形成す
る。
エミッタ電極110と絶縁チャンネル108の形成に続い
て、第７図で新しいマスク106が取り除かれる。次に、
所定の厚さを有するハード・マスク114をエピタキシャ
ル領域101上に形成する。このマスク14は技術上周知の
方法によって熱的に成長させた酸化シリコンから形成す
ると便利である。いったん酸化シリコン・マスク114を
形成したら、この酸化シリコン・マスク114上に12％の
酸素濃度と所定の厚さを有する第１多結晶シリコン層11
6が堆積され、続いて30％の酸素濃度と所定の厚さを有
する第２多結晶シリコン層118が堆積される。第１多結
晶シリコン層116と第２多結晶シリコン層118はマスク11
4上に、540℃ないし680℃の温度でシラン（SIH4）と酸
素プロト酸化物（N2O）との間の反応を使用して一つの
動作時間でLPCVDによって形成される。
て、第７図で新しいマスク106が取り除かれる。次に、
所定の厚さを有するハード・マスク114をエピタキシャ
ル領域101上に形成する。このマスク14は技術上周知の
方法によって熱的に成長させた酸化シリコンから形成す
ると便利である。いったん酸化シリコン・マスク114を
形成したら、この酸化シリコン・マスク114上に12％の
酸素濃度と所定の厚さを有する第１多結晶シリコン層11
6が堆積され、続いて30％の酸素濃度と所定の厚さを有
する第２多結晶シリコン層118が堆積される。第１多結
晶シリコン層116と第２多結晶シリコン層118はマスク11
4上に、540℃ないし680℃の温度でシラン（SIH4）と酸
素プロト酸化物（N2O）との間の反応を使用して一つの
動作時間でLPCVDによって形成される。
第１開口部120、第２開口部122および第３開口部124
をここで形成する。３つの開口部は全てエピタキシャル
領域101まで伸びる。第１開口部120はＮ＋エミッタ電極
110上に配置され、第２開口部122はＰ＋ベース電極104
上に配置され、第３開口部124はＮ＋絶縁チャンネル108
上に配置される。次に、アルミのようなメタライゼーシ
ョン層を真空堆積法によって第２多結晶層118上と露出
されたエピタキシャル領域101上に堆積する。これにエ
ッチング・プロセスが続いて不要のアルミ部分を全て除
去し、これによって第１開口部120内に部分126が形成さ
れ、これは第２多結晶シリコン層118を横切って短い距
離だけ延びる。第２部分128が第２開口部122内に形成さ
れ、第２多結晶シリコン層118を横切って40μｍと120μ
ｍとの間の短い距離だけ延びる。このシリコン層118は
ベース電極104と絶縁チャンネル108との間の領域を被覆
する。第２部分は、空間127によって第１部分126から分
離される。第３部分130が第３開口部124内に形成され、
第10図に示すように第２多結晶シリコン層118を横切っ
て第２アルミ部分128に向かって短い距離だけ延びる。
をここで形成する。３つの開口部は全てエピタキシャル
領域101まで伸びる。第１開口部120はＮ＋エミッタ電極
110上に配置され、第２開口部122はＰ＋ベース電極104
上に配置され、第３開口部124はＮ＋絶縁チャンネル108
上に配置される。次に、アルミのようなメタライゼーシ
ョン層を真空堆積法によって第２多結晶層118上と露出
されたエピタキシャル領域101上に堆積する。これにエ
ッチング・プロセスが続いて不要のアルミ部分を全て除
去し、これによって第１開口部120内に部分126が形成さ
れ、これは第２多結晶シリコン層118を横切って短い距
離だけ延びる。第２部分128が第２開口部122内に形成さ
れ、第２多結晶シリコン層118を横切って40μｍと120μ
ｍとの間の短い距離だけ延びる。このシリコン層118は
ベース電極104と絶縁チャンネル108との間の領域を被覆
する。第２部分は、空間127によって第１部分126から分
離される。第３部分130が第３開口部124内に形成され、
第10図に示すように第２多結晶シリコン層118を横切っ
て第２アルミ部分128に向かって短い距離だけ延びる。
以上、本発明による高電圧トランジスタの製造方法を
説明した。この製造方法のマスキング、拡散による不純
物添加、半導体材料のエピタキシャル手段のようなプロ
セス自体は、技術上周知である。
説明した。この製造方法のマスキング、拡散による不純
物添加、半導体材料のエピタキシャル手段のようなプロ
セス自体は、技術上周知である。
要約すると、ウォーク・アウトによる影響を除去する
ために第２多結晶半導体層を使用することによって、お
よび高電圧プレナー構造の形状と電気的特性を最適化す
ることによって、抵抗性電界板の技術を使用した高電圧
半導体デバイスが得られる。
ために第２多結晶半導体層を使用することによって、お
よび高電圧プレナー構造の形状と電気的特性を最適化す
ることによって、抵抗性電界板の技術を使用した高電圧
半導体デバイスが得られる。
高電圧バイポーラ・トランジスタ・デバイスに関連す
る特定実施例を説明したが、本発明は、この実施例に限
定されるものではなく、トランジスタや整流器のような
全ての高電圧MOSおよびバイポーラ半導体デバイスにも
使用できることを当業者は理解すべきである。
る特定実施例を説明したが、本発明は、この実施例に限
定されるものではなく、トランジスタや整流器のような
全ての高電圧MOSおよびバイポーラ半導体デバイスにも
使用できることを当業者は理解すべきである。
第１図は、従来技術の高電圧半導体デバイスの基板の１
部を表わす簡略化した概略断面図である。 第２図は、本発明による高電圧半導体デバイスの基板の
一部を簡略化した概略断面図である。 第３図ないし第10図は本発明に従った製造工程を順を追
って示した半導体基板の一部の簡略化した概略断面図で
ある。 （主要符号の説明） ２……高電圧NPNトランジスタ、 ４、44、100……基板、 ６、46、101……Ｎ型エピタキシャル領域、 ８、48、104、108……Ｐ＋に不純物添加したベース領
域、 10、50、110……Ｎ＋に不純物添加した絶縁領域、 12、52……エピタキシャル領域６の面、 14……８と10の距離、 16、56、102、106、114……ハード・マスク、 18……16の厚さ、 20……半導体多結晶半導体層、 22……20の厚さ、 24……誘電体層、26……24の厚さ、 28……10の変形した部分、 30A、30B……６の露出した部分、 32……28の伸びる距離、 34、74……金属被覆の一部、 36……34の伸びる距離、 40、118……第２多結晶シリコン層、 42……本発明の高電圧トランジスタ、 43……不純物添加したベース電極の端部からアルミ部分
74の端部までを測定した距離、 54……不純物添加したＰ＋ベース電極48と不純物添加し
た絶縁チャンネル50との間の距離、 58……56の厚さ、 60、116……第１多結晶シリコン層、 62……60の厚さ、 68……50の変形した部分、 70B……46の露出した部分、 120……第１開口部、 122……第２開口部、 124……第３開口部、 126……金属被覆の第１部分、 128……金属被覆の第２部分、 130……金属被覆の第３部分、 127……126と128との空間、
部を表わす簡略化した概略断面図である。 第２図は、本発明による高電圧半導体デバイスの基板の
一部を簡略化した概略断面図である。 第３図ないし第10図は本発明に従った製造工程を順を追
って示した半導体基板の一部の簡略化した概略断面図で
ある。 （主要符号の説明） ２……高電圧NPNトランジスタ、 ４、44、100……基板、 ６、46、101……Ｎ型エピタキシャル領域、 ８、48、104、108……Ｐ＋に不純物添加したベース領
域、 10、50、110……Ｎ＋に不純物添加した絶縁領域、 12、52……エピタキシャル領域６の面、 14……８と10の距離、 16、56、102、106、114……ハード・マスク、 18……16の厚さ、 20……半導体多結晶半導体層、 22……20の厚さ、 24……誘電体層、26……24の厚さ、 28……10の変形した部分、 30A、30B……６の露出した部分、 32……28の伸びる距離、 34、74……金属被覆の一部、 36……34の伸びる距離、 40、118……第２多結晶シリコン層、 42……本発明の高電圧トランジスタ、 43……不純物添加したベース電極の端部からアルミ部分
74の端部までを測定した距離、 54……不純物添加したＰ＋ベース電極48と不純物添加し
た絶縁チャンネル50との間の距離、 58……56の厚さ、 60、116……第１多結晶シリコン層、 62……60の厚さ、 68……50の変形した部分、 70B……46の露出した部分、 120……第１開口部、 122……第２開口部、 124……第３開口部、 126……金属被覆の第１部分、 128……金属被覆の第２部分、 130……金属被覆の第３部分、 127……126と128との空間、
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョルジュ・シャリタ フランス国ルゼシュ、リヴ・デー40エル テ (56)参考文献 特開 昭58−53860（ＪＰ，Ａ) 特開 昭59−34638（ＪＰ，Ａ)
Claims (11)
- 【請求項１】基板； 前記基板上の半導体領域であって、互いに第１の距離だ
け分離された不純物を添加した電極領域と不純物を添加
した絶縁領域とを有する半導体領域； 前記不純物添加絶縁領域と不純物添加電極領域との間の
前記半導体領域の一部の上にあり、前記不純物添加電極
領域の端部の一部を被覆する絶縁層； 前記絶縁層上にあり、第１の抵抗値を有する第１多結晶
半導体層； 前記第１多結晶半導体層上にあり、前記第１の抵抗値よ
り高い第２の抵抗値を有する第２多結晶半導体層；およ
び 少なくとも部分的に第２多結晶半導体層上まで延びるメ
タライゼーション層であって、前記不純物添加絶縁領域
を被覆し、さらに前記第２多結晶半導体層上に短い距離
だけ延び、かつ、前記不純物添加電極領域を被覆し、さ
らに前記不純物添加電極領域の端部から40μｍと120μ
ｍとの間の距離だけ前記第２多結晶半導体層上に延びる
ように構成される、メタライゼーション層； によって構成されることを特徴とする高電圧半導体デバ
イス。 - 【請求項２】前記絶縁層が800nmと1200nmとの間の厚さ
を有する、ことを特徴とする請求項１記載の高電圧半導
体デバイス。 - 【請求項３】前記第１多結晶半導体層が300nmと500nmと
の間の厚さを有する、ことを特徴とする上記請求項のい
ずれかに記載の高電圧半導体デバイス。 - 【請求項４】前記第２多結晶半導体層が150nmと300nmと
の間の厚さを有することを特徴とする上記請求項のいず
れかに記載の高電圧半導体デバイス。 - 【請求項５】前記第１および第２多結晶半導体層が、そ
れぞれ第１および第２の酸素の百分率濃度を有する多結
晶シリコンによって構成される、ことを特徴とする上記
請求項のいずれかに記載の高電圧半導体デバイス。 - 【請求項６】前記第２多結晶半導体層の前記第２の百分
率濃度は25％ないし30％の範囲である、ことを特徴とす
る請求項５記載の高電圧半導体デバイス。 - 【請求項７】前記第１の距離が150μｍないし225μｍの
範囲である、ことを特徴とする上記請求項のいずれかに
記載の高電圧半導体デバイス。 - 【請求項８】前記第１の抵抗値が約108Ωcm以上であ
り、前記第２の抵抗値が約1011Ωcm以上である、ことを
特徴とする上記請求項のいずれかに記載の高電圧半導体
デバイス。 - 【請求項９】基板を設ける段階； 該基板上に半導体領域を形成する段階； 該半導体領域内に第１の不純物を添加した電極領域を形
成する段階； 該第１の不純物添加電極領域内に第２の不純物を添加し
た電極領域を形成し、かつ前記半導体領域内に不純物を
添加した絶縁領域を形成する段階； 前記半導体領域上に絶縁層を形成する段階； 該絶縁層上に、第１の抵抗値を有する第１の多結晶半導
体層と、前記第１の抵抗値より高い第２の抵抗値を有す
る第２多結晶半導体層とを堆積する段階； 該第１および第２多結晶半導体層内および前記絶縁層内
に第１、第２および第３開口部を形成する段階； 前記第２多結晶半導体層および前記半導体領域の上にメ
タライゼーション層を堆積する段階；および 前記第１、第２および第３開口部内に第１、第２および
第３メタライゼーション部分を形成するように前記メタ
ライゼーション層をエッチングする段階であって、前記
第２メタライゼーション部分が前記第１の不純物添加電
極領域の端部から短い距離だけ前記第２多結晶半導体層
上を延びるようにする段階； によって構成されることを特徴とする高電圧半導体デバ
イスの製造方法。 - 【請求項１０】前記第１の不純物添加電極領域は第１導
電型を有するベース電極を形成し、前記第２の不純物添
加電極領域はエミッタ電極を形成し、前記第２の不純物
添加電極領域と前記の不純物添加絶縁領域は第２導電型
を有する、ことを特徴とする請求項９記載の製造方法。 - 【請求項１１】前記短い距離は40μｍないし120μｍの
範囲である、ことを特徴とする請求項９または10記載の
製造方法。
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