JP2573453Y2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2573453Y2 JP2573453Y2 JP1992046127U JP4612792U JP2573453Y2 JP 2573453 Y2 JP2573453 Y2 JP 2573453Y2 JP 1992046127 U JP1992046127 U JP 1992046127U JP 4612792 U JP4612792 U JP 4612792U JP 2573453 Y2 JP2573453 Y2 JP 2573453Y2
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- Japan
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- electrode
- layer
- gate electrode
- semiconductor substrate
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Description
【考案の詳細な説明】
【０００１】
【産業上の利用分野】本考案は、半導体装置に関し、特
にゲートターンオフサイリスタ（以下、ＧＴＯと略記す
る。）に順阻止電圧を印加した場合に、長時間経過して
も漏れ電流が増加しない構造を備えたＧＴＯに関するも
のである。
にゲートターンオフサイリスタ（以下、ＧＴＯと略記す
る。）に順阻止電圧を印加した場合に、長時間経過して
も漏れ電流が増加しない構造を備えたＧＴＯに関するも
のである。
【０００２】
【従来の技術】従来のＧＴＯの概略構造を図３に示す。
図３において、半導体基板の一方の主面側から順次Ｐエ
ミッタ層８、Ｎベース層７、Ｐベース層６、Ｎエミッタ
層５が形成されている。また、Ｎエミッタ層５は、ゲー
ト部となるＰベース層６とは段差が設けられて島状に形
成されている。さらに、Ｎエミッタ層５上にはカソード
電極２、段差が設けられたゲート電極部となるＰベース
層６上にはゲート電極３、また、半導体基板のアノード
側主面上にはアノード電極１１（温度補償板）がそれぞ
れ形成されている。上記のような構造のＧＴＯは一般に
電圧型インバータに使用されることが多く、このためＮ
+短絡層９を選択的に拡散してＰエミッタ層８を突き抜
けるように設け、いわゆるアノード短絡構造によりスイ
ッチング特性を改善する方法が採用されている。このア
ノード短絡型ＧＴＯは、順耐圧のみを保証している。順
耐圧は、２５００〜４５００Ｖが一般的であり、特殊な
ものは６０００Ｖ以上のものも存在する。このような高
い阻止電圧を得るためには、素子端面の電界強度を内部
の電界強度より低くすることが必要である。表面電界を
下げるためには、表面の空乏層の拡りを大きくすること
で達成することができる。そこで、従来では半導体基板
の端部をΣ（シグマ）形状にしたり、図示のように正ベ
ベル形状に加工するようにしている。なお、図３におい
て、１はシリコン酸化膜、１０は表面安定化膜、１１は
温度補償板である。
図３において、半導体基板の一方の主面側から順次Ｐエ
ミッタ層８、Ｎベース層７、Ｐベース層６、Ｎエミッタ
層５が形成されている。また、Ｎエミッタ層５は、ゲー
ト部となるＰベース層６とは段差が設けられて島状に形
成されている。さらに、Ｎエミッタ層５上にはカソード
電極２、段差が設けられたゲート電極部となるＰベース
層６上にはゲート電極３、また、半導体基板のアノード
側主面上にはアノード電極１１（温度補償板）がそれぞ
れ形成されている。上記のような構造のＧＴＯは一般に
電圧型インバータに使用されることが多く、このためＮ
+短絡層９を選択的に拡散してＰエミッタ層８を突き抜
けるように設け、いわゆるアノード短絡構造によりスイ
ッチング特性を改善する方法が採用されている。このア
ノード短絡型ＧＴＯは、順耐圧のみを保証している。順
耐圧は、２５００〜４５００Ｖが一般的であり、特殊な
ものは６０００Ｖ以上のものも存在する。このような高
い阻止電圧を得るためには、素子端面の電界強度を内部
の電界強度より低くすることが必要である。表面電界を
下げるためには、表面の空乏層の拡りを大きくすること
で達成することができる。そこで、従来では半導体基板
の端部をΣ（シグマ）形状にしたり、図示のように正ベ
ベル形状に加工するようにしている。なお、図３におい
て、１はシリコン酸化膜、１０は表面安定化膜、１１は
温度補償板である。
【０００３】
【考案が解決しようとする課題】ところで、上記従来の
ＧＴＯでは、端面加工後、機械加工歪を除去するために
フッ酸・硝酸系の薬品でエッチングし、洗浄・乾燥後に
外部からの汚染、不純物イオンの付着を防ぐため、表面
安定化膜１０（以下、パッシベーション材と記す。）を
塗布しなければならなかった。ＧＴＯは、高い順阻止電
圧が印加され、その状態が長時間維持された場合、漏れ
電流が時間経過と共に異常に増加し、最悪の場合には熱
暴走し、素子自体の破壊に到る。この老化現象は素子内
部の構造の問題ではなく、パッシベーション材を有する
素子外部の端面構造に起因していると考えられる。これ
は、素子端面に発生する電界によりパッシベーション材
中に含まれる正の不純物イオンや、該パッシベーション
材表面に付着した正の不純物イオンがドリフトされ、半
導体基体の表面に蓄積されることが原因と考えられる。
しかるに、従来のＧＴＯの構造では上記劣化現象を防ぐ
の難しく、阻止電圧を長時間印加すると、漏れ電流が増
加するものが多かった。
ＧＴＯでは、端面加工後、機械加工歪を除去するために
フッ酸・硝酸系の薬品でエッチングし、洗浄・乾燥後に
外部からの汚染、不純物イオンの付着を防ぐため、表面
安定化膜１０（以下、パッシベーション材と記す。）を
塗布しなければならなかった。ＧＴＯは、高い順阻止電
圧が印加され、その状態が長時間維持された場合、漏れ
電流が時間経過と共に異常に増加し、最悪の場合には熱
暴走し、素子自体の破壊に到る。この老化現象は素子内
部の構造の問題ではなく、パッシベーション材を有する
素子外部の端面構造に起因していると考えられる。これ
は、素子端面に発生する電界によりパッシベーション材
中に含まれる正の不純物イオンや、該パッシベーション
材表面に付着した正の不純物イオンがドリフトされ、半
導体基体の表面に蓄積されることが原因と考えられる。
しかるに、従来のＧＴＯの構造では上記劣化現象を防ぐ
の難しく、阻止電圧を長時間印加すると、漏れ電流が増
加するものが多かった。
【０００４】
【考案の目的】本考案は、上記のような課題を解決する
ためになされたもので、阻止電圧を長時間印加しても漏
れ電流が増加しないＧＴＯを提供することを目的とする
ものである。
ためになされたもので、阻止電圧を長時間印加しても漏
れ電流が増加しないＧＴＯを提供することを目的とする
ものである。
【０００５】
【問題点を解決するための手段】本考案の半導体装置
は、半導体基板にＰエミッタ層、Ｎベース層、Ｐベース
層、Ｎエミッタ層が形成され、該Ｎエミッタ層は、ゲー
ト部となる前記Ｐベース層とは段差が設けられて島状に
形成され、前記Ｎエミッタ層上にはカソード電極、前記
段差が設けられたゲート部となるＰベース層上にはゲー
ト電極、前記半導体基板のアノード側主面上にはアノー
ド電極がそれぞれ形成された半導体装置において、前記
半導体基板の端面加工部のＰベース層上に、シリコン酸
化膜とポリイミド膜とを重ねて形成した絶縁保護膜と、
該絶縁保護膜上に、前記ゲート電極を延長して重ねたゲ
ート電極延在部とを有するものである。
は、半導体基板にＰエミッタ層、Ｎベース層、Ｐベース
層、Ｎエミッタ層が形成され、該Ｎエミッタ層は、ゲー
ト部となる前記Ｐベース層とは段差が設けられて島状に
形成され、前記Ｎエミッタ層上にはカソード電極、前記
段差が設けられたゲート部となるＰベース層上にはゲー
ト電極、前記半導体基板のアノード側主面上にはアノー
ド電極がそれぞれ形成された半導体装置において、前記
半導体基板の端面加工部のＰベース層上に、シリコン酸
化膜とポリイミド膜とを重ねて形成した絶縁保護膜と、
該絶縁保護膜上に、前記ゲート電極を延長して重ねたゲ
ート電極延在部とを有するものである。
【０００６】
【作用】本考案の半導体装置は、端面加工部Ｐ層上に、
シリコン酸化膜とポリイミド膜を順次重ね、その上にゲ
ート電極を延長して重ねたゲート電極延在部を設けるよ
うにしたので、端面加工部の電極が負電位となり、蓄積
した正イオンによって、端面部のＰ層が反転することが
なくなり、時間が経過しても漏れ電流が一定値以下で殆
ど増加せず、良好な結果を得ることができる。
シリコン酸化膜とポリイミド膜を順次重ね、その上にゲ
ート電極を延長して重ねたゲート電極延在部を設けるよ
うにしたので、端面加工部の電極が負電位となり、蓄積
した正イオンによって、端面部のＰ層が反転することが
なくなり、時間が経過しても漏れ電流が一定値以下で殆
ど増加せず、良好な結果を得ることができる。
【０００７】
【実施例】以下に、本考案の実施例を図１を参照して詳
細に説明する。まず、本考案の特徴とするところは、概
略、公知のフィールドプレート構造をＰベース層６の端
面加工部に適応したことにある。すなわち、ＧＴＯは動
作上、順阻止状態ではゲート、カソード間に図４（Ａ）
の等価回路図のようにマイナス２Ｖ程度の逆バイアスを
するか、同図（Ｂ）の等価回路図に示すようにゲートカ
ソード間を５〜２０Ωの抵抗で終端する必要がある。こ
れによりＰベース層６は、カソードのＮエミッタ層５に
より電位が低いか、又は同程度であるからこの電位を積
極的に利用し、端面加工部分（ベベル部分）の表面を従
来のフローティング電位から負電位に固定することで、
図１の模式図のように正の可動イオンが半導体表面に蓄
積されても、端面加工部分の表面層がＰマイナスに反転
することを防ぐものである。これにより阻止電圧が印加
された時に漏れ電流が増加せずに一定値以下に抑制する
ことが可能となる。なお、図中、１２は端面加工部近傍
を示し、１３は最外周部分のゲート電極、１４は段差、
１５は端面部Ｐ層、１６はカソード電極の圧接板をそれ
ぞれ示す。また、１１はアノード電極、１８は、シリコ
ン酸化膜とポリイミド膜からなる絶縁保護膜、１９はゲ
ート電極延在部である。
細に説明する。まず、本考案の特徴とするところは、概
略、公知のフィールドプレート構造をＰベース層６の端
面加工部に適応したことにある。すなわち、ＧＴＯは動
作上、順阻止状態ではゲート、カソード間に図４（Ａ）
の等価回路図のようにマイナス２Ｖ程度の逆バイアスを
するか、同図（Ｂ）の等価回路図に示すようにゲートカ
ソード間を５〜２０Ωの抵抗で終端する必要がある。こ
れによりＰベース層６は、カソードのＮエミッタ層５に
より電位が低いか、又は同程度であるからこの電位を積
極的に利用し、端面加工部分（ベベル部分）の表面を従
来のフローティング電位から負電位に固定することで、
図１の模式図のように正の可動イオンが半導体表面に蓄
積されても、端面加工部分の表面層がＰマイナスに反転
することを防ぐものである。これにより阻止電圧が印加
された時に漏れ電流が増加せずに一定値以下に抑制する
ことが可能となる。なお、図中、１２は端面加工部近傍
を示し、１３は最外周部分のゲート電極、１４は段差、
１５は端面部Ｐ層、１６はカソード電極の圧接板をそれ
ぞれ示す。また、１１はアノード電極、１８は、シリコ
ン酸化膜とポリイミド膜からなる絶縁保護膜、１９はゲ
ート電極延在部である。
【０００８】以下に、上記ＧＴＯの具体的製造方法の概
略を箇条書きにして示す。 （１）ＧＴＯを製造する半導体基板のＰエミッタ層８内
に、公知の方法でＮ+ショート層９を選択拡散し、アノ
ード短絡部を形成する。また、半導体基板のカソード側
のＰベース層６をエッチングし、ゲート電極部分とカソ
ード電極部分とを段差を有するようにして分離する。 （２）絶縁保護膜を成長させるために１２００℃のウエ
ット酸化を水蒸気雰囲気で行ない、シリコン酸化膜（Ｓ
iＯ2膜）１を約１μｍ成長させる。 （３）カソード電極部分とゲート電極部分の窓明けを公
知のフォトリソグラフィー技術により行なう。 （４）アノード側からのライフタイムキラー拡散をして
Ｎベース層７のライフタイムの制御をした後、タングス
タン（Ｗ）あるいはモリブデン（ＭO）から成る温度補
償板１１を７００℃でろう付けする。 （５）電極形成のためのアルミ（Ａｌ）をカソード側に
蒸着し、フォトグラフィー技術を用いて選択的に分離す
る。なお、最外周部分のゲート部分には、この時はアル
ミ電極を蒸着しない。 （６）電極保護膜としてのポリイミド樹脂を塗布する。
この時、素子端面部には加工部近傍まで該ポリイミド樹
脂を塗布する。次いで、フォトリソグラフフィー技術を
用いて選択的にエッチングして１５０℃→２５０℃→３
５０℃と窒素雰囲気でステップキュアし、所定のポリイ
ミド膜４を形成する。 （７）次に、第２回目のアルミ蒸着を行ない、フォトグ
ラフィー技術により最外周のゲート電極３と、該ゲート
電極３と一連に端面加工部まで延在させたゲート電極延
在部１９を形成する。 （８）アルミ電極とシリコン半導体基板との密着性を良
くするため、窒素雰囲気で４００〜４３０℃でシンタを
行なう。ここで、留意すべきことは、ポリイミド膜４は
窒素雰囲気で約４５０〜４６０℃より膜減りを起こすた
め、アルミシンタは当該温度以下で行なう必要があるこ
とである。また、端面加工部でシリコン酸化膜１に直接
アルミ電極を乗せないのは、最外周部分のゲート電極部
分と端面部分のフィールド電極部分の段差が急峻でその
ままでは、アルミ電極が切れてしまうおそれがあること
及び積極的にアルミ電極自体の段差をゆるくするためで
ある。さらに、シリコン酸化膜１を選択的にエッチング
する時、レジストのステップカバレージのため、エッジ
部分のシリコン酸化膜１が万一、バッファ・フッ素酸等
によりエッチングされた時に、シリコン半導体基板が直
接露出することがないようにするためでもある。
略を箇条書きにして示す。 （１）ＧＴＯを製造する半導体基板のＰエミッタ層８内
に、公知の方法でＮ+ショート層９を選択拡散し、アノ
ード短絡部を形成する。また、半導体基板のカソード側
のＰベース層６をエッチングし、ゲート電極部分とカソ
ード電極部分とを段差を有するようにして分離する。 （２）絶縁保護膜を成長させるために１２００℃のウエ
ット酸化を水蒸気雰囲気で行ない、シリコン酸化膜（Ｓ
iＯ2膜）１を約１μｍ成長させる。 （３）カソード電極部分とゲート電極部分の窓明けを公
知のフォトリソグラフィー技術により行なう。 （４）アノード側からのライフタイムキラー拡散をして
Ｎベース層７のライフタイムの制御をした後、タングス
タン（Ｗ）あるいはモリブデン（ＭO）から成る温度補
償板１１を７００℃でろう付けする。 （５）電極形成のためのアルミ（Ａｌ）をカソード側に
蒸着し、フォトグラフィー技術を用いて選択的に分離す
る。なお、最外周部分のゲート部分には、この時はアル
ミ電極を蒸着しない。 （６）電極保護膜としてのポリイミド樹脂を塗布する。
この時、素子端面部には加工部近傍まで該ポリイミド樹
脂を塗布する。次いで、フォトリソグラフフィー技術を
用いて選択的にエッチングして１５０℃→２５０℃→３
５０℃と窒素雰囲気でステップキュアし、所定のポリイ
ミド膜４を形成する。 （７）次に、第２回目のアルミ蒸着を行ない、フォトグ
ラフィー技術により最外周のゲート電極３と、該ゲート
電極３と一連に端面加工部まで延在させたゲート電極延
在部１９を形成する。 （８）アルミ電極とシリコン半導体基板との密着性を良
くするため、窒素雰囲気で４００〜４３０℃でシンタを
行なう。ここで、留意すべきことは、ポリイミド膜４は
窒素雰囲気で約４５０〜４６０℃より膜減りを起こすた
め、アルミシンタは当該温度以下で行なう必要があるこ
とである。また、端面加工部でシリコン酸化膜１に直接
アルミ電極を乗せないのは、最外周部分のゲート電極部
分と端面部分のフィールド電極部分の段差が急峻でその
ままでは、アルミ電極が切れてしまうおそれがあること
及び積極的にアルミ電極自体の段差をゆるくするためで
ある。さらに、シリコン酸化膜１を選択的にエッチング
する時、レジストのステップカバレージのため、エッジ
部分のシリコン酸化膜１が万一、バッファ・フッ素酸等
によりエッチングされた時に、シリコン半導体基板が直
接露出することがないようにするためでもある。
【０００９】以上のような工程を経て製造されたＧＴＯ
は、該素子に順阻止電圧が印加された時、前記のように
端面加工部上の電極が負電位となり、蓄積した正イオン
によって端面部のＰ層が反転することがなくなり、所定
時間経過しても漏れ電流の増加を殆どなくすことができ
た。この結果を図２に示す。図２において、縦軸は漏れ
電流（ｍＡ）、横軸は経過時間（ｈｒ）を示している。
また、図中、（Ａ）は印加電圧４５００Ｖにおける従来
構造の素子の経過時間に対する漏れ電流を示す曲線を示
す。また、（Ｂ）は同様に印加電圧４５００Ｖにおける
本考案構造の素子の漏れ電流を示す曲線を示している。
このグラフから明らかなように、本考案構造のＧＴＯで
は、時間の経過による漏れ電流の増加を５ｍＡ以下に確
実に抑制することができた。なお、上記の実施例では、
一般的構造のＧＴＯについて説明したが、本考案は該Ｇ
ＴＯを含んだ非対称型サイリスタにも適応できることは
言うまでもない。
は、該素子に順阻止電圧が印加された時、前記のように
端面加工部上の電極が負電位となり、蓄積した正イオン
によって端面部のＰ層が反転することがなくなり、所定
時間経過しても漏れ電流の増加を殆どなくすことができ
た。この結果を図２に示す。図２において、縦軸は漏れ
電流（ｍＡ）、横軸は経過時間（ｈｒ）を示している。
また、図中、（Ａ）は印加電圧４５００Ｖにおける従来
構造の素子の経過時間に対する漏れ電流を示す曲線を示
す。また、（Ｂ）は同様に印加電圧４５００Ｖにおける
本考案構造の素子の漏れ電流を示す曲線を示している。
このグラフから明らかなように、本考案構造のＧＴＯで
は、時間の経過による漏れ電流の増加を５ｍＡ以下に確
実に抑制することができた。なお、上記の実施例では、
一般的構造のＧＴＯについて説明したが、本考案は該Ｇ
ＴＯを含んだ非対称型サイリスタにも適応できることは
言うまでもない。
【００１０】
【考案の効果】以上のように、本考案によれば、端面加
工部Ｐ層上に、シリコン酸化膜とポリイミド膜を順次重
ね、その上にゲート電極を延長して重ねるようにしてゲ
ート電極延在部を設けたので、端面加工部の電極が負電
位となり、蓄積した正イオンによって、端面部のＰ層が
反転することもなくなり、時間が経過しても漏れ電流が
５ｍＡ以下の一定値以下で殆ど変化しなかった。
工部Ｐ層上に、シリコン酸化膜とポリイミド膜を順次重
ね、その上にゲート電極を延長して重ねるようにしてゲ
ート電極延在部を設けたので、端面加工部の電極が負電
位となり、蓄積した正イオンによって、端面部のＰ層が
反転することもなくなり、時間が経過しても漏れ電流が
５ｍＡ以下の一定値以下で殆ど変化しなかった。
【図１】本考案の一実施例を示す半導体装置の一部を示
す断面図である。
す断面図である。
【図２】本考案の半導体装置と従来構造の半導体装置と
の経過時間に対する漏れ電流の関係を比較したグラフで
ある。
の経過時間に対する漏れ電流の関係を比較したグラフで
ある。
【図３】従来構造の半導体装置の一部を示す断面図であ
る。
る。
【図４】
１ シリコン酸化膜 ２ カソード電極 ３ ゲート電極 ４ ポリイミド膜 ５ Ｎエミッタ層 ６ Ｐベース層 ７ Ｎベース層 ８ Ｐエミッタ層 ９ Ｎ+短絡層 １０ 表面安定化膜 １１ アノード電極（温度補償板） １２ 端面加工部近傍 １３ 最外周部分のゲート電極 １４ 段差 １５ 端面部Ｐ層 １６ カソード電極の圧接板 １８ シリコン酸化膜とポリイミド膜からなる絶縁保護
膜 １９ ゲート電極延在部
膜 １９ ゲート電極延在部
Claims (1)
- 【請求項１】 半導体基板にＰエミッタ層８、Ｎベース
層７、Ｐベース層６、Ｎエミッタ層５が形成され、該Ｎ
エミッタ層５は、ゲート部となる前記Ｐベース層６とは
段差が設けられて島状に形成され、前記Ｎエミッタ層５
上にはカソード電極２、前記段差が設けられたゲート部
となるＰベース層６上にはゲート電極３、前記半導体基
板のアノード側主面上にはアノード電極１１がそれぞれ
形成された半導体装置において、前記半導体基板の端面
加工部のＰベース層６上に、シリコン酸化膜１とポリイ
ミド膜４とを重ねて形成した絶縁保護膜１８と、該絶縁
保護膜１８上に、前記ゲート電極３を延長して重ねたゲ
ート電極延在部１９とを有することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992046127U JP2573453Y2 (ja) | 1992-06-10 | 1992-06-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992046127U JP2573453Y2 (ja) | 1992-06-10 | 1992-06-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH062717U JPH062717U (ja) | 1994-01-14 |
| JP2573453Y2 true JP2573453Y2 (ja) | 1998-05-28 |
Family
ID=12738324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992046127U Expired - Lifetime JP2573453Y2 (ja) | 1992-06-10 | 1992-06-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573453Y2 (ja) |
-
1992
- 1992-06-10 JP JP1992046127U patent/JP2573453Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH062717U (ja) | 1994-01-14 |
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