JP2560728B2 - トランジスタスイッチング装置のタ−ンオンロック回路 - Google Patents
トランジスタスイッチング装置のタ−ンオンロック回路Info
- Publication number
- JP2560728B2 JP2560728B2 JP62152265A JP15226587A JP2560728B2 JP 2560728 B2 JP2560728 B2 JP 2560728B2 JP 62152265 A JP62152265 A JP 62152265A JP 15226587 A JP15226587 A JP 15226587A JP 2560728 B2 JP2560728 B2 JP 2560728B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- base
- turn
- main
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Inverter Devices (AREA)
- Electronic Switches (AREA)
Description
本発明はベース・エミッタ間を逆バイアスすることに
よってターンオフさせる方式の２組のトランジスタの主
回路を直列にして直流電源間に接続し、前記の一方の組
のトランジスタのオン時に、前記の他方の組のトランジ
スタをオフさせるトランジスタスイッチング装置におい
て、 特にトランジスタのアーム短絡を防ぎながら、スイッ
チング動作のデッドタイムを常に最小に保つように、ト
ランジスタのターンオンをロックする回路に関する。 なお以下各図において同一の符号は同一もしくは相当
部分を示す。また論理もしくはレベル“High",“Low"は
単に“H",“L"と記すこととする。
よってターンオフさせる方式の２組のトランジスタの主
回路を直列にして直流電源間に接続し、前記の一方の組
のトランジスタのオン時に、前記の他方の組のトランジ
スタをオフさせるトランジスタスイッチング装置におい
て、 特にトランジスタのアーム短絡を防ぎながら、スイッ
チング動作のデッドタイムを常に最小に保つように、ト
ランジスタのターンオンをロックする回路に関する。 なお以下各図において同一の符号は同一もしくは相当
部分を示す。また論理もしくはレベル“High",“Low"は
単に“H",“L"と記すこととする。
第３図はこの種のトランジスタスイッチング装置を利
用した単相インバータ回路の例である。同図においてEd
は主直流電源、Q1〜Q4はスイッチング動作を行う主トラ
ンジスタ、Ｚはインバータ負荷である。 この回路では主トランジスタQ1,Q4のオンおよびQ2,Q3
のオフの状態と、Q1,Q4のオフおよびQ2,Q3のオンの状態
とを交互に繰返して、負荷Ｚに主直流電源Edの電圧を、
極性を交番しながら印加することによりインバータ動作
が行われる。 ここで主トランジスタQ1とQ2との直列回路、またはQ3
とQ4との直列回路を便宜上アームと呼ぶ。 このような回路の動作時にはアームの短絡を防ぐ必要
があり、例えば主トランジスタQ1とQ2からなるアームで
はQ1オン,Q2オフの状態からQ1オフ,Q2オンの状態に移行
する際、Q1が確実にオフ状態となったのちにQ2にターン
オン信号としてのベース電流＋IBを与える必要がある。 第４図（１），（２）はこのようなスイッチング切換
り時に、主トランジスタQ1,Q2にそれぞれ供給されるベ
ース電流の波形を示す。同図（１），（２）において時
点t1以前においては主トランジスタQ1に＋IBのベース電
流が供給されておりQ1はオン状態にある。また時点t4以
前迄は主トランジスタQ2にはベース電流の供給が無く、
Q2はオフ状態にある。 次に時点t1において主トランジスタQ1をオフさせるた
めに、Q1のベース・エミッタ間を逆バイアスすると、ま
ずQ2のベース電流が−IBに反転され、Q1は急速にオフ状
態へ向かう。しかし主トランジスタQ1のベース・エミッ
タ間の接合部Ｂに蓄積された電荷の放出が終わる時点t2
またはt3迄は主トランジスタQ1は完全なオフ状態になら
ない。このターンオフに要する時間（t1−t2）または
（t1−t3）は主トランジスタQ1の接合部の温度によって
変化し、接合部温度の低い時は時間（t1−t2）となり、
同じく高い時は（t1−t3）となる。 従って次に主トランジスタQ2をオンさせるには主トラ
ンジスタQ1がどのような接合部温度であっても確実にオ
フ状態となるための十分な余裕時間を含めた時点t4にお
いて、主トランジスタQ2にベース電流＋IBを与えるもの
である。 なおこのように同一アーム内の一方のトランジスタの
ベース電流の極性が反転した時点（ターンオフ開始時
点）t1から、他方の主トランジスタのターンオン開始時
点t4までの時間TDをデッドタイムという。
用した単相インバータ回路の例である。同図においてEd
は主直流電源、Q1〜Q4はスイッチング動作を行う主トラ
ンジスタ、Ｚはインバータ負荷である。 この回路では主トランジスタQ1,Q4のオンおよびQ2,Q3
のオフの状態と、Q1,Q4のオフおよびQ2,Q3のオンの状態
とを交互に繰返して、負荷Ｚに主直流電源Edの電圧を、
極性を交番しながら印加することによりインバータ動作
が行われる。 ここで主トランジスタQ1とQ2との直列回路、またはQ3
とQ4との直列回路を便宜上アームと呼ぶ。 このような回路の動作時にはアームの短絡を防ぐ必要
があり、例えば主トランジスタQ1とQ2からなるアームで
はQ1オン,Q2オフの状態からQ1オフ,Q2オンの状態に移行
する際、Q1が確実にオフ状態となったのちにQ2にターン
オン信号としてのベース電流＋IBを与える必要がある。 第４図（１），（２）はこのようなスイッチング切換
り時に、主トランジスタQ1,Q2にそれぞれ供給されるベ
ース電流の波形を示す。同図（１），（２）において時
点t1以前においては主トランジスタQ1に＋IBのベース電
流が供給されておりQ1はオン状態にある。また時点t4以
前迄は主トランジスタQ2にはベース電流の供給が無く、
Q2はオフ状態にある。 次に時点t1において主トランジスタQ1をオフさせるた
めに、Q1のベース・エミッタ間を逆バイアスすると、ま
ずQ2のベース電流が−IBに反転され、Q1は急速にオフ状
態へ向かう。しかし主トランジスタQ1のベース・エミッ
タ間の接合部Ｂに蓄積された電荷の放出が終わる時点t2
またはt3迄は主トランジスタQ1は完全なオフ状態になら
ない。このターンオフに要する時間（t1−t2）または
（t1−t3）は主トランジスタQ1の接合部の温度によって
変化し、接合部温度の低い時は時間（t1−t2）となり、
同じく高い時は（t1−t3）となる。 従って次に主トランジスタQ2をオンさせるには主トラ
ンジスタQ1がどのような接合部温度であっても確実にオ
フ状態となるための十分な余裕時間を含めた時点t4にお
いて、主トランジスタQ2にベース電流＋IBを与えるもの
である。 なおこのように同一アーム内の一方のトランジスタの
ベース電流の極性が反転した時点（ターンオフ開始時
点）t1から、他方の主トランジスタのターンオン開始時
点t4までの時間TDをデッドタイムという。
しかしながら、インバータ装置としては、このデッド
タイムTDが長いと、効率の低下，トルクの減少（モータ
負荷の場合），高調波電流の増加等の問題点を生ずる。 本発明の目的は同一アームを構成する一方のトランジ
スタのターンオフ時、そのベース・エミッタ逆バイアス
電圧が確立したことを判別して他方のトランジスタにタ
ーンオン信号を与えるターンオンロック回路を提供する
ことにより、常に必要最小限のデッドタイムで主トラン
ジスタのスイッチングを行わせ上述の問題点をできるだ
け小さくさせることにある。
タイムTDが長いと、効率の低下，トルクの減少（モータ
負荷の場合），高調波電流の増加等の問題点を生ずる。 本発明の目的は同一アームを構成する一方のトランジ
スタのターンオフ時、そのベース・エミッタ逆バイアス
電圧が確立したことを判別して他方のトランジスタにタ
ーンオン信号を与えるターンオンロック回路を提供する
ことにより、常に必要最小限のデッドタイムで主トラン
ジスタのスイッチングを行わせ上述の問題点をできるだ
け小さくさせることにある。
前記の問題点を解決するために本発明の回路は、『ベ
ース・エミッタ間を逆バイアスすることによってターン
オフさせる方式の２組の同種構造のトランジスタ（主ト
ランジスタQ1,Q2など）を直列にして直流電源（主直流
電源Edなど）間に接続し、前記の一方の組のトランジス
タ（主トランジスタQ1など）のオン時に、前記の他方の
組のトランジスタ（主トランジスタQ2など）をオフさせ
るトランジスタスイッチング装置において、 前記の一方の組のトランジスタ（主トランジスタQ1な
ど）のベース・エミッタ間電圧を検出し、基準電源（基
準電源31など）の電圧と比較して、前記の一方の組のト
ランジスタ（主トランジスタQ1など）のターンオフ時、
そのベース・エミッタ間の逆バイアス電圧（負のVBE電
圧など）が確立したことを判別して、前記の他方の組の
トランジスタ（主トランジスタQ2など）へのオン信号の
入力を可能とする一方のターンオンロック手段（比較器
21,基準電源31,NANDゲートAG12など）と、 前記の他方の組のトランジスタ（主トランジスタQ2な
ど）のベース・エミッタ間電圧を検出し、基準電源（基
準電源32など）の電圧と比較して、前記の他方の組のト
ランジスタ（主トランジスタQ2など）のターンオフ時、
そのベース・エミッタ間の逆バイアス電圧（負のVBE電
圧など）が確立したことを判別して、前記の一方の組の
トランジスタ（主トランジスタQ1など）へのオン信号の
入力を可能とする一方のターンオンロック手段（比較器
22,基準電源32,NANDゲートAG11など）を備えた』ものと
する。
ース・エミッタ間を逆バイアスすることによってターン
オフさせる方式の２組の同種構造のトランジスタ（主ト
ランジスタQ1,Q2など）を直列にして直流電源（主直流
電源Edなど）間に接続し、前記の一方の組のトランジス
タ（主トランジスタQ1など）のオン時に、前記の他方の
組のトランジスタ（主トランジスタQ2など）をオフさせ
るトランジスタスイッチング装置において、 前記の一方の組のトランジスタ（主トランジスタQ1な
ど）のベース・エミッタ間電圧を検出し、基準電源（基
準電源31など）の電圧と比較して、前記の一方の組のト
ランジスタ（主トランジスタQ1など）のターンオフ時、
そのベース・エミッタ間の逆バイアス電圧（負のVBE電
圧など）が確立したことを判別して、前記の他方の組の
トランジスタ（主トランジスタQ2など）へのオン信号の
入力を可能とする一方のターンオンロック手段（比較器
21,基準電源31,NANDゲートAG12など）と、 前記の他方の組のトランジスタ（主トランジスタQ2な
ど）のベース・エミッタ間電圧を検出し、基準電源（基
準電源32など）の電圧と比較して、前記の他方の組のト
ランジスタ（主トランジスタQ2など）のターンオフ時、
そのベース・エミッタ間の逆バイアス電圧（負のVBE電
圧など）が確立したことを判別して、前記の一方の組の
トランジスタ（主トランジスタQ1など）へのオン信号の
入力を可能とする一方のターンオンロック手段（比較器
22,基準電源32,NANDゲートAG11など）を備えた』ものと
する。
本発明は、２つの主トランジスタを直列にしたアーム
を主直流電源間に接続し、アーム内の各主トランジスタ
のオン，オフを交番させ、かつ主トランジスタのベース
・エミッタ間を逆バイアスすることによってその主トラ
ンジスタをターンオフさせるスイッチング回路におい
て、主トランジスタが完全にターンオフした時、そのベ
ース・エミッタ間にこの主トランジスタをターンオフさ
せるための充分な逆バイアス電圧が確立することに着目
し、この確立した逆バイアス電圧を検出して、アーム内
の他方の主トランジスタにターンオン信号を出し、デッ
ドタイムを最小限にしようとするものである。
を主直流電源間に接続し、アーム内の各主トランジスタ
のオン，オフを交番させ、かつ主トランジスタのベース
・エミッタ間を逆バイアスすることによってその主トラ
ンジスタをターンオフさせるスイッチング回路におい
て、主トランジスタが完全にターンオフした時、そのベ
ース・エミッタ間にこの主トランジスタをターンオフさ
せるための充分な逆バイアス電圧が確立することに着目
し、この確立した逆バイアス電圧を検出して、アーム内
の他方の主トランジスタにターンオン信号を出し、デッ
ドタイムを最小限にしようとするものである。
【実施例】 以下第１図と第２図に基づいて本発明の実施例を説明
する。第１図は本発明の一実施例としての要部構成を示
す回路図、第２図は第１図の動作説明用の波形図であ
る。 第１図は１アーム分についての主トランジスタQ1,Q2
の駆動回路を示している。同図において１（11,12）は
それぞれ主トランジスタQ1,Q2を各駆動するためのロジ
ック信号を発生する駆動ロジック信号発生回路、２（2
1,22）は比較器、３（31,32）は基準電源、４（41,42）
はそれぞれ主トランジスタQ1,Q2を各駆動するためのベ
ース電流を発生する駆動回路、AG11,AG12はNANDゲー
ト、N1,N2はNOT素子である。 前記比較器21は主トランジスタQ1のベース・エミッタ
電圧VBEと基準電源31の電圧とを比較し、比較器21の
（−）入力端子の電位が（＋）入力端子の電位を下回る
ときその出力21aを“L"から“H"へ反転する。このときN
ANDゲートAG12はそのゲートを閉状態から開状態に切換
え、駆動ロジック信号発生回路12の出力信号12aによる
主トランジスタQ2の駆動を可能とする。 同様に比較器22は主トランジスタQ2のベース・エミッ
タ電圧VBEと基準電源32の電圧とを比較し、比較器22の
（−）入力端子の電位が（＋）入力端子の電位を下回る
ときその出力22aを“L"から“H"へ反転する。このときN
ANDゲートAG11はそのゲートを閉状態から開状態に切換
え、駆動ロジック信号発生回路11の出力信号11aによる
主トランジスタQ1の駆動を可能とする。 一方、第２図において（１）は主トランジスタQ1また
はQ2のターンオフ時におけるベース・エミッタ電圧VBE
の推移を、（２）は同じくベース電流IBの推移を互いに
時間が対応するように示したものである。同図から判る
ように、時点t1において導通中の主トランジスタにター
ンオフ信号を与えると、そのベース電流が＋IBから−IB
に反転して暫時流れるが、やがて−IBのベース電流が消
滅して、この主トランジスタが完全にオフ状態となる時
点t2またはt3には、駆動回路４から前記ターンオフ信号
としての充分大きな負のVBE電圧（逆バイアス電圧）
が、そのベース・エミッタ間に確立する。 従って第１図において例えば、主トランジスタQ1がオ
フ、Q2がオン（従って比較器出力21aは“H",同出力22a
は“L"）の状態にあったものとし、第２図の時点t1にお
いて駆動ロジック信号発生回路12の出力信号12aにより
駆動回路42を介して主トランジスタQ2のターンオフを開
始，即ちQ2を逆バイアスし、他方、駆動ロジック信号発
生回路11の出力信号11aを主トランジスタQ1のオン信号
とした場合には、NANDゲートAG11が直ちには開状態とな
らず、このオン信号は駆動回路41に与えられない。 次に時点t2またはt3を経てトランジスタQ2のベース・
エミッタ電圧VBEが負の充分な値に確立した時点、つま
りトランジスタQ2が完全にターンオフした時点で直ちに
比較器出力22aが“L"から“H"に切換り、NANDゲートAG1
1が開状態となり、主トランジスタQ1のオンが可能とな
る。このようにしてトランジスタQ1,Q2からなるアーム
の短絡をターンオフに要する時間が変わっても必要最小
限のデッドタイムTDで防止することができる。
する。第１図は本発明の一実施例としての要部構成を示
す回路図、第２図は第１図の動作説明用の波形図であ
る。 第１図は１アーム分についての主トランジスタQ1,Q2
の駆動回路を示している。同図において１（11,12）は
それぞれ主トランジスタQ1,Q2を各駆動するためのロジ
ック信号を発生する駆動ロジック信号発生回路、２（2
1,22）は比較器、３（31,32）は基準電源、４（41,42）
はそれぞれ主トランジスタQ1,Q2を各駆動するためのベ
ース電流を発生する駆動回路、AG11,AG12はNANDゲー
ト、N1,N2はNOT素子である。 前記比較器21は主トランジスタQ1のベース・エミッタ
電圧VBEと基準電源31の電圧とを比較し、比較器21の
（−）入力端子の電位が（＋）入力端子の電位を下回る
ときその出力21aを“L"から“H"へ反転する。このときN
ANDゲートAG12はそのゲートを閉状態から開状態に切換
え、駆動ロジック信号発生回路12の出力信号12aによる
主トランジスタQ2の駆動を可能とする。 同様に比較器22は主トランジスタQ2のベース・エミッ
タ電圧VBEと基準電源32の電圧とを比較し、比較器22の
（−）入力端子の電位が（＋）入力端子の電位を下回る
ときその出力22aを“L"から“H"へ反転する。このときN
ANDゲートAG11はそのゲートを閉状態から開状態に切換
え、駆動ロジック信号発生回路11の出力信号11aによる
主トランジスタQ1の駆動を可能とする。 一方、第２図において（１）は主トランジスタQ1また
はQ2のターンオフ時におけるベース・エミッタ電圧VBE
の推移を、（２）は同じくベース電流IBの推移を互いに
時間が対応するように示したものである。同図から判る
ように、時点t1において導通中の主トランジスタにター
ンオフ信号を与えると、そのベース電流が＋IBから−IB
に反転して暫時流れるが、やがて−IBのベース電流が消
滅して、この主トランジスタが完全にオフ状態となる時
点t2またはt3には、駆動回路４から前記ターンオフ信号
としての充分大きな負のVBE電圧（逆バイアス電圧）
が、そのベース・エミッタ間に確立する。 従って第１図において例えば、主トランジスタQ1がオ
フ、Q2がオン（従って比較器出力21aは“H",同出力22a
は“L"）の状態にあったものとし、第２図の時点t1にお
いて駆動ロジック信号発生回路12の出力信号12aにより
駆動回路42を介して主トランジスタQ2のターンオフを開
始，即ちQ2を逆バイアスし、他方、駆動ロジック信号発
生回路11の出力信号11aを主トランジスタQ1のオン信号
とした場合には、NANDゲートAG11が直ちには開状態とな
らず、このオン信号は駆動回路41に与えられない。 次に時点t2またはt3を経てトランジスタQ2のベース・
エミッタ電圧VBEが負の充分な値に確立した時点、つま
りトランジスタQ2が完全にターンオフした時点で直ちに
比較器出力22aが“L"から“H"に切換り、NANDゲートAG1
1が開状態となり、主トランジスタQ1のオンが可能とな
る。このようにしてトランジスタQ1,Q2からなるアーム
の短絡をターンオフに要する時間が変わっても必要最小
限のデッドタイムTDで防止することができる。
本発明によれば、ベース・エミッタ間を逆バイアスす
ることによってターンオフさせる方式の２個のトランジ
スタQ1,Q2の主回路を直列にして直流電源Ed間に接続
し、前記の一方のトランジスタのオン時に、前記の他方
のトランジスタをオフさせるトランジスタスイッチング
装置において、 前記の一方のトランジスタのターンオフ時、そのベー
ス・エミッタ間の逆バイアス電圧、即ち負のVBE電圧が
確立したことを判別して、前記の他方のトランジスタへ
のオン信号の入力を可能とするターンオンロック手段と
しての比較器21,22、基準電源31,32、NANDゲートAG11,A
G12を備えることとしたので、トランジスタのターンオ
フ時間に合わせた、必要最小限のデッドタイムTDでトラ
ンジスタスイッチング装置を動作させることができる。
ることによってターンオフさせる方式の２個のトランジ
スタQ1,Q2の主回路を直列にして直流電源Ed間に接続
し、前記の一方のトランジスタのオン時に、前記の他方
のトランジスタをオフさせるトランジスタスイッチング
装置において、 前記の一方のトランジスタのターンオフ時、そのベー
ス・エミッタ間の逆バイアス電圧、即ち負のVBE電圧が
確立したことを判別して、前記の他方のトランジスタへ
のオン信号の入力を可能とするターンオンロック手段と
しての比較器21,22、基準電源31,32、NANDゲートAG11,A
G12を備えることとしたので、トランジスタのターンオ
フ時間に合わせた、必要最小限のデッドタイムTDでトラ
ンジスタスイッチング装置を動作させることができる。
第１図は本発明の一実施例としての要部構成を示す回路
図、第２図は第１図は動作説明用の波形図、第３図は単
相インバータの主回路構成例を示す回路図、第４図は従
来のトランジスタ駆動信号の例を示す波形図である。 Ed:主直流電源、Q1,Q2:主トランジスタ、Z:インバータ
負荷、１（11,12）：駆動ロジック信号発生回路、２（2
1,22）：比較器、３（31,32）：基準電源、４（41,4
2）：駆動回路、AG11AG12:NANDゲート、VBE：ベース・
エミッタ電圧、TD:デッドタイム。
図、第２図は第１図は動作説明用の波形図、第３図は単
相インバータの主回路構成例を示す回路図、第４図は従
来のトランジスタ駆動信号の例を示す波形図である。 Ed:主直流電源、Q1,Q2:主トランジスタ、Z:インバータ
負荷、１（11,12）：駆動ロジック信号発生回路、２（2
1,22）：比較器、３（31,32）：基準電源、４（41,4
2）：駆動回路、AG11AG12:NANDゲート、VBE：ベース・
エミッタ電圧、TD:デッドタイム。
Claims (1)
- 【請求項１】ベース・エミッタ間を逆バイアスすること
によってターンオフさせる方式の２組の同種構造のトラ
ンジスタを直列にして直流電源間に接続し、前記の一方
の組のトランジスタのオン時に、前記の他方の組のトラ
ンジスタをオフさせるトランジスタスイッチング装置に
おいて、 前記の一方の組のトランジスタのベース・エミッタ間電
圧を検出し、基準電源の電圧と比較して、前記の一方の
組のトランジスタのターンオフ時、そのベース・エミッ
タ間の逆バイアス電圧が確立したことを判別して、前記
の他方の組のトランジスタへのオン信号の入力を可能と
する一方のターンオンロック手段と、 前記の他方の組のトランジスタのベース・エミッタ間電
圧を検出し、基準電源の電圧と比較して、前記の他方の
組のトランジスタのターンオフ時、そのベース・エミッ
タ間の逆バイアス電圧が確立したことを判別して、前記
の一方の組のトランジスタへのオン信号の入力を可能と
する他方のターンオンロック手段と、を備えたことを特
徴とするトランジスタスイッチング装置のターンオンロ
ック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152265A JP2560728B2 (ja) | 1987-06-18 | 1987-06-18 | トランジスタスイッチング装置のタ−ンオンロック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152265A JP2560728B2 (ja) | 1987-06-18 | 1987-06-18 | トランジスタスイッチング装置のタ−ンオンロック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63316514A JPS63316514A (ja) | 1988-12-23 |
| JP2560728B2 true JP2560728B2 (ja) | 1996-12-04 |
Family
ID=15536711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62152265A Expired - Lifetime JP2560728B2 (ja) | 1987-06-18 | 1987-06-18 | トランジスタスイッチング装置のタ−ンオンロック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560728B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2986795B2 (ja) * | 1988-03-15 | 1999-12-06 | 神鋼電機株式会社 | 電界効果形トランジスタの駆動装置 |
| JP2002204581A (ja) | 2001-01-09 | 2002-07-19 | Fuji Electric Co Ltd | 電力用半導体モジュール |
| JP4929856B2 (ja) * | 2006-06-08 | 2012-05-09 | トヨタ自動車株式会社 | スイッチング素子制御装置 |
| DE102013208813A1 (de) * | 2013-05-14 | 2014-11-20 | Robert Bosch Gmbh | Steuerung einer Halbbrücke |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135422A (en) * | 1979-04-11 | 1980-10-22 | Hitachi Ltd | Switching circuit for inductance load |
| JPS61277223A (ja) * | 1985-06-03 | 1986-12-08 | Mitsubishi Electric Corp | 半導体モジユ−ル |
-
1987
- 1987-06-18 JP JP62152265A patent/JP2560728B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135422A (en) * | 1979-04-11 | 1980-10-22 | Hitachi Ltd | Switching circuit for inductance load |
| JPS61277223A (ja) * | 1985-06-03 | 1986-12-08 | Mitsubishi Electric Corp | 半導体モジユ−ル |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63316514A (ja) | 1988-12-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518723B2 (en) | H-bridge motor driving circuit | |
| JPS5826568A (ja) | 電力用スイッチング・トランジスタ用のスナッバ回路 | |
| JP3998624B2 (ja) | パルス幅変調波形生成方法及び装置 | |
| JP2560728B2 (ja) | トランジスタスイッチング装置のタ−ンオンロック回路 | |
| US5517402A (en) | Inverter circuit with an improved inverter driving circuit | |
| JPS5842712B2 (ja) | トランジスタカイロ | |
| JPH0261237B2 (ja) | ||
| JPH0667204B2 (ja) | 電力変換装置 | |
| JPH035160B2 (ja) | ||
| JPH0731163A (ja) | インバータの制御方法および制御回路 | |
| KR100344223B1 (ko) | 마이너스 전압 발생회로 | |
| JP2910518B2 (ja) | ブリッジ型インバ−タ装置 | |
| JPH036032Y2 (ja) | ||
| JPH0683402A (ja) | Ｐｗｍ駆動回路 | |
| JPH05328729A (ja) | 交流直流変換装置 | |
| JP2996065B2 (ja) | ブリッジ型インバ−タ装置 | |
| JPS58161418A (ja) | パルス増幅回路 | |
| JPH02266872A (ja) | インバータ装置 | |
| JPH02285971A (ja) | インバータのゲート駆動回路 | |
| JPH04304161A (ja) | 昇圧回路 | |
| JPS6132914B2 (ja) | ||
| JPH0446073B2 (ja) | ||
| SU1644339A1 (ru) | Инвертор с независимым возбуждением | |
| JP3641395B2 (ja) | インバータの保護装置 | |
| JP2601815Y2 (ja) | スイッチング回路と３端子スイッチング回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070919 Year of fee payment: 11 |