JP2996065B2 - ブリッジ型インバ−タ装置 - Google Patents
ブリッジ型インバ−タ装置Info
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Description
【０００１】
【産業上の利用分野】本発明は、スイッチング素子をブ
リッジ接続した構成の単相又は多相のインバータ装置に
関する。
リッジ接続した構成の単相又は多相のインバータ装置に
関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】直流を
交流に変換するためのブリッジ型インバータのスイッチ
ング素子をオン・オフ動作させると、スイッチング素子
においてスイッチング損失が生じる。
交流に変換するためのブリッジ型インバータのスイッチ
ング素子をオン・オフ動作させると、スイッチング素子
においてスイッチング損失が生じる。
【０００３】そこで、本発明の目的は比較的簡単な回路
構成によってスイッチング損失を少なくすることができ
るブリッジ型インバータ装置を提供することにある。
構成によってスイッチング損失を少なくすることができ
るブリッジ型インバータ装置を提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するため
の本発明は、実施例を示す図面の符号を参照して説明す
ると、正側端子と負側端子とを有する第１の直流電源１
ａと、正側端子と負側端子とを有し、この正側端子が前
記第１の直流電源１ａの負側端子に接続された第２の直
流電源１ｂと、前記第１の直流電源１ａの正側端子と負
荷２の一端との間に接続された第１の主スイッチング素
子ＴＲ1 と、前記第２の直流電源１ｂの負側端子と前記
負荷２の一端との間に接続された第２の主スッチング素
子ＴＲと、前記第１及び第２の主スッチング素子ＴＲ1
、ＴＲ2 に逆方向並列にそれぞれ接続された第１及び
第２のダイオードＤ1 、Ｄ2 と、を有して負荷２に交流
電力を供給する単相又は多相のブリッジ型又はハ−フブ
リッジ型インバータ装置において、前記第１の直流電源
１ａの正側端子にその一端が接続された第１の補助スイ
ッチング素子ＳＷ1 と、前記第１の補助スイッチング阻
止ＳＷ1 の他端と前記第２の直流電源１ｂの負側端子と
の間に接続された第２の補助スイッチング素子ＳＷ2
と、前記第１及び第２の補助スイッチング素子ＳＷ1 、
ＳＷ2 の接続中点と前記第１及び第２の主スイッチング
素子ＴＲ1 、ＴＲ2 の接続中点との間に接続されたリア
クトルＬ1 と、前記第１の直流電源１ａと前記第２の直
流電源１ｂとの接続中点と前記第１の主スイッチング素
子ＴＲ1 と前記第２の主スイッチング素子ＴＲ2 との接
続中点との間に接続されたコンデンサＣ1 と、前記第１
及び第２の主スイッチング素子ＴＲ1 、ＴＲ2 をオン駆
動するための第１及び第２の主制御パルスと前記第１及
び第２の補助スイッチング素子ＳＷ1 、ＳＷ2 をオン駆
動するための第１及び第２の補助制御パルスとを発生す
るものであり、前記第１及び第２の主制御パルスは相互
間に所定の時間間隙Ｔａを有して交互に発生し、前記第
１の補助制御パルスは前記第２の主制御パルスの終了時
点又はこの直後の前記第１及び第２の主制御パルスの相
互間の時点から発生を開始して前第１の主制御パルスの
次の発生時点よりも後まで持続して前記第１の主制御パ
ルスの終了時点又はこれよりも前に終了するように設定
され、前記第２の補助制御パルスは前記第１の主制御パ
ルスの終了時点又はこの直後の前記第１及び第２の主制
御パルスの相互間の時点から発生を開始して前第２の主
制御パルスの次の発生時点 よりも後まで持続して前記第
２の主制御パルスの終了時点又はこれよりも前に終了す
るように設定されているスイッチ制御回路とを備えてい
ることを特徴とする単相又は多相のブリッジ型又はハ−
フブリッジ型インバータ装置に係わるものである。な
お、請求項２に示すように第１及び第２の補助ダイオー
ドＤＬ1 、ＤＬ2 を設けることが望ましい。
の本発明は、実施例を示す図面の符号を参照して説明す
ると、正側端子と負側端子とを有する第１の直流電源１
ａと、正側端子と負側端子とを有し、この正側端子が前
記第１の直流電源１ａの負側端子に接続された第２の直
流電源１ｂと、前記第１の直流電源１ａの正側端子と負
荷２の一端との間に接続された第１の主スイッチング素
子ＴＲ1 と、前記第２の直流電源１ｂの負側端子と前記
負荷２の一端との間に接続された第２の主スッチング素
子ＴＲと、前記第１及び第２の主スッチング素子ＴＲ1
、ＴＲ2 に逆方向並列にそれぞれ接続された第１及び
第２のダイオードＤ1 、Ｄ2 と、を有して負荷２に交流
電力を供給する単相又は多相のブリッジ型又はハ−フブ
リッジ型インバータ装置において、前記第１の直流電源
１ａの正側端子にその一端が接続された第１の補助スイ
ッチング素子ＳＷ1 と、前記第１の補助スイッチング阻
止ＳＷ1 の他端と前記第２の直流電源１ｂの負側端子と
の間に接続された第２の補助スイッチング素子ＳＷ2
と、前記第１及び第２の補助スイッチング素子ＳＷ1 、
ＳＷ2 の接続中点と前記第１及び第２の主スイッチング
素子ＴＲ1 、ＴＲ2 の接続中点との間に接続されたリア
クトルＬ1 と、前記第１の直流電源１ａと前記第２の直
流電源１ｂとの接続中点と前記第１の主スイッチング素
子ＴＲ1 と前記第２の主スイッチング素子ＴＲ2 との接
続中点との間に接続されたコンデンサＣ1 と、前記第１
及び第２の主スイッチング素子ＴＲ1 、ＴＲ2 をオン駆
動するための第１及び第２の主制御パルスと前記第１及
び第２の補助スイッチング素子ＳＷ1 、ＳＷ2 をオン駆
動するための第１及び第２の補助制御パルスとを発生す
るものであり、前記第１及び第２の主制御パルスは相互
間に所定の時間間隙Ｔａを有して交互に発生し、前記第
１の補助制御パルスは前記第２の主制御パルスの終了時
点又はこの直後の前記第１及び第２の主制御パルスの相
互間の時点から発生を開始して前第１の主制御パルスの
次の発生時点よりも後まで持続して前記第１の主制御パ
ルスの終了時点又はこれよりも前に終了するように設定
され、前記第２の補助制御パルスは前記第１の主制御パ
ルスの終了時点又はこの直後の前記第１及び第２の主制
御パルスの相互間の時点から発生を開始して前第２の主
制御パルスの次の発生時点 よりも後まで持続して前記第
２の主制御パルスの終了時点又はこれよりも前に終了す
るように設定されているスイッチ制御回路とを備えてい
ることを特徴とする単相又は多相のブリッジ型又はハ−
フブリッジ型インバータ装置に係わるものである。な
お、請求項２に示すように第１及び第２の補助ダイオー
ドＤＬ1 、ＤＬ2 を設けることが望ましい。
【０００５】
【第１の実施例】次に、図１〜図４を参照して本発明の
第１の実施例のブリッジ型インバータ装置を説明する。
第１の実施例のブリッジ型インバータ装置を説明する。
【０００６】このインバータ装置は図１に示すように、
直流電源１の直流電圧をブリッジ型インバータ回路によ
って交流に変換して負荷２に供給するように構成されて
いる。直流電源１は整流回路又は電池から成り、電源電
圧Ｖを供給する。この電源１には第１及び第２の電源用
コンデンサ１ａ、１ｂが接続されている。各電源用コン
デンサ１ａ、１ｂは正側端子と負側端子とを有し、第１
の電源用コンデンサ１ａの正側端子が電源１の正側端子
に接続され、第２の電源用コンデンサ１ｂの負側端子が
電源１の負側端子に接続されている。第１の電源用コン
デンサ１ａの負側端子と第２の電源用コンデンサ１ｂの
正側端子とが接続中点Ｐ１が得られるように相互に接続
されている。各電源用コンデンサＣ１及びＣ２は同一容
量であるので、電源１の電圧Ｖの１／２の電圧の電源と
して機能する。負荷２は例えば出力トランス３とこの２
次側に接続された負荷回路４とから成る。
直流電源１の直流電圧をブリッジ型インバータ回路によ
って交流に変換して負荷２に供給するように構成されて
いる。直流電源１は整流回路又は電池から成り、電源電
圧Ｖを供給する。この電源１には第１及び第２の電源用
コンデンサ１ａ、１ｂが接続されている。各電源用コン
デンサ１ａ、１ｂは正側端子と負側端子とを有し、第１
の電源用コンデンサ１ａの正側端子が電源１の正側端子
に接続され、第２の電源用コンデンサ１ｂの負側端子が
電源１の負側端子に接続されている。第１の電源用コン
デンサ１ａの負側端子と第２の電源用コンデンサ１ｂの
正側端子とが接続中点Ｐ１が得られるように相互に接続
されている。各電源用コンデンサＣ１及びＣ２は同一容
量であるので、電源１の電圧Ｖの１／２の電圧の電源と
して機能する。負荷２は例えば出力トランス３とこの２
次側に接続された負荷回路４とから成る。
【０００７】インバータ回路は、典型的なインバータと
同様に第１、第２、第３及び第４の主スイッチング素子
ＴＲ1 、ＴＲ2 、ＴＲ3 、ＴＲ4 と、第１、第２、第３
及び第４の主ダイオードＤ1 、Ｄ2 、Ｄ3 、Ｄ4 を有す
る他に、第１、第２、第３及び第４の補助スイッチング
素子ＳＷ1 、ＳＷ2 、ＳＷ3 、ＳＷ4 と、第１、第２、
第３及び第４の補助ダイオードＤＬ1 、ＤＬ2 、ＤＬ3
、ＤＬ4 と、第１及び第２のコンデンサＣ1 、Ｃ2
と、第１及び第２のリアクトルＬ1 、Ｌ2 とを有する。
同様に第１、第２、第３及び第４の主スイッチング素子
ＴＲ1 、ＴＲ2 、ＴＲ3 、ＴＲ4 と、第１、第２、第３
及び第４の主ダイオードＤ1 、Ｄ2 、Ｄ3 、Ｄ4 を有す
る他に、第１、第２、第３及び第４の補助スイッチング
素子ＳＷ1 、ＳＷ2 、ＳＷ3 、ＳＷ4 と、第１、第２、
第３及び第４の補助ダイオードＤＬ1 、ＤＬ2 、ＤＬ3
、ＤＬ4 と、第１及び第２のコンデンサＣ1 、Ｃ2
と、第１及び第２のリアクトルＬ1 、Ｌ2 とを有する。
【０００８】第１、第２、第３及び第４の主スイッチン
グ素子ＴＲ1 、ＴＲ2 、ＴＲ3 、ＴＲ4 及び第１、第
２、第３及び第４の補助スイッチング素子ＳＷ1 、ＳＷ
2 、ＳＷ3 、ＳＷ4 はバイポーラトランジスタで構成さ
れている。しかし、主スイッチング素子ＴＲ1 〜ＴＲ4
と補助スイッチング素子ＳＷ1 〜ＳＷ4 との一方又は両
方を電界効果トランジスタ（ＦＥＴ）にすることができ
る。第１の主スイッチング素子ＴＲ1 は第１の電源用コ
ンデンサ１ａの正側端子と負荷２の一端との間に接続さ
れ、第２の主スイッチング素子ＴＲ2 は負荷２の一端と
第２の電源用コンデンサ１ｂの負側端子との間に接続さ
れ、第３の主スイッチング素子ＴＲ3 は第１の電源用コ
ンデンサ１ａの正側端子と負荷２の他端との間に接続さ
れ、第４の主スイッチング素子ＴＲ4 は負荷２の他端と
第２電源用コンデンサ１ｂの負側端子との間に接続され
ている。
グ素子ＴＲ1 、ＴＲ2 、ＴＲ3 、ＴＲ4 及び第１、第
２、第３及び第４の補助スイッチング素子ＳＷ1 、ＳＷ
2 、ＳＷ3 、ＳＷ4 はバイポーラトランジスタで構成さ
れている。しかし、主スイッチング素子ＴＲ1 〜ＴＲ4
と補助スイッチング素子ＳＷ1 〜ＳＷ4 との一方又は両
方を電界効果トランジスタ（ＦＥＴ）にすることができ
る。第１の主スイッチング素子ＴＲ1 は第１の電源用コ
ンデンサ１ａの正側端子と負荷２の一端との間に接続さ
れ、第２の主スイッチング素子ＴＲ2 は負荷２の一端と
第２の電源用コンデンサ１ｂの負側端子との間に接続さ
れ、第３の主スイッチング素子ＴＲ3 は第１の電源用コ
ンデンサ１ａの正側端子と負荷２の他端との間に接続さ
れ、第４の主スイッチング素子ＴＲ4 は負荷２の他端と
第２電源用コンデンサ１ｂの負側端子との間に接続され
ている。
【０００９】第１、第２、第３及び第４の主ダイオード
Ｄ1 、Ｄ2 、Ｄ3 、Ｄ4 は第１、第２、第３及び第４の
主スイッチング素子ＴＲ1 、ＴＲ2 、ＴＲ3 、ＴＲ4 に
それぞれ逆方向並列に接続されている。なお、第１〜第
４の主スイッチング素子ＴＲ1 〜ＴＲ4 を、ソースがサ
ブストレートに接続された構造の絶縁ゲート型（ＭＯＳ
型）電界効果トランジスタとした場合には、これに内蔵
されたダイオードを主ダイオードＤ1 〜Ｄ4 とすること
ができる。
Ｄ1 、Ｄ2 、Ｄ3 、Ｄ4 は第１、第２、第３及び第４の
主スイッチング素子ＴＲ1 、ＴＲ2 、ＴＲ3 、ＴＲ4 に
それぞれ逆方向並列に接続されている。なお、第１〜第
４の主スイッチング素子ＴＲ1 〜ＴＲ4 を、ソースがサ
ブストレートに接続された構造の絶縁ゲート型（ＭＯＳ
型）電界効果トランジスタとした場合には、これに内蔵
されたダイオードを主ダイオードＤ1 〜Ｄ4 とすること
ができる。
【００１０】第１〜第４の補助スイッチング素子ＳＷ1
〜ＳＷ4 は第１及び第２のリアクトルＬ1 、Ｌ2 を介し
て第１〜第４の主スイッチング素子ＴＲ1 〜ＴＲ4 にそ
れぞれ並列接続されている。即ち、第１及び第２の主ス
イッチング素子ＴＲ1 、ＴＲ2 の相互接続点と第１及び
第２の補助スイッチング素子ＳＷ1 、ＳＷ2 の相互接続
点との間に第１のリアクトルＬ1 が接続され、同様に第
３及び第４のスイッチング素子ＴＲ3 、ＴＲ4 の相互接
続点と第３及び第４のスイッチング素子ＳＷ3、ＳＷ4
の相互接続との間に第２のリアクトルＬ2 が接続されて
いる。第１〜第４の補助ダイオードＤＬ1 〜ＤＬ4 は第
１〜第４の補助スイッチング素子ＳＷ1〜ＳＷ4 にそれ
ぞれ逆方向並列に接続されている。なお、第１〜第４の
補助スイッチング素子ＳＷ1 〜ＳＷ4 をダイオード内蔵
のＭＯＳ型ＦＥＴとする場合にはこの内蔵ダイオードを
補助ダイオードＤＬ1 〜ＤＬ4 として使用することがで
きる。第１のコンデンサＣ1 は第１及び第２の電源用コ
ンデンサ１ａ、１ｂの接続中点Ｐ1 と第１及び第２の主
スイッチング素子ＴＲ1 、ＴＲ2 の接続中点Ｐ2 との間
に接続されている。第２のコンデンサＣ2 は第１及び第
２の電源用コンデンサ１ａ、１ｂの接続中点Ｐ1 と第３
及び第４の主スイッチング素子ＴＲ3 、ＴＲ4 の接続中
点Ｐ3 との間に接続されている。
〜ＳＷ4 は第１及び第２のリアクトルＬ1 、Ｌ2 を介し
て第１〜第４の主スイッチング素子ＴＲ1 〜ＴＲ4 にそ
れぞれ並列接続されている。即ち、第１及び第２の主ス
イッチング素子ＴＲ1 、ＴＲ2 の相互接続点と第１及び
第２の補助スイッチング素子ＳＷ1 、ＳＷ2 の相互接続
点との間に第１のリアクトルＬ1 が接続され、同様に第
３及び第４のスイッチング素子ＴＲ3 、ＴＲ4 の相互接
続点と第３及び第４のスイッチング素子ＳＷ3、ＳＷ4
の相互接続との間に第２のリアクトルＬ2 が接続されて
いる。第１〜第４の補助ダイオードＤＬ1 〜ＤＬ4 は第
１〜第４の補助スイッチング素子ＳＷ1〜ＳＷ4 にそれ
ぞれ逆方向並列に接続されている。なお、第１〜第４の
補助スイッチング素子ＳＷ1 〜ＳＷ4 をダイオード内蔵
のＭＯＳ型ＦＥＴとする場合にはこの内蔵ダイオードを
補助ダイオードＤＬ1 〜ＤＬ4 として使用することがで
きる。第１のコンデンサＣ1 は第１及び第２の電源用コ
ンデンサ１ａ、１ｂの接続中点Ｐ1 と第１及び第２の主
スイッチング素子ＴＲ1 、ＴＲ2 の接続中点Ｐ2 との間
に接続されている。第２のコンデンサＣ2 は第１及び第
２の電源用コンデンサ１ａ、１ｂの接続中点Ｐ1 と第３
及び第４の主スイッチング素子ＴＲ3 、ＴＲ4 の接続中
点Ｐ3 との間に接続されている。
【００１１】各スイッチング素子ＴＲ1 〜ＴＲ4 及びＳ
Ｗ1 〜ＳＷ4 の制御端子（ベース）は制御回路５に接続
されている。制御回路５は図２に原理的に示すように、
第１、第２、第３及び第４の主制御パルス発生回路６、
７、８、９と、第１、第２、第３及び第４の補助制御パ
ルス発生回路１０、１１、１２、１３と、発振器１４
と、位相制御回路１５とを有する。第１〜第４の主制御
パルス発生回路６〜９は発振器１４と位相制御回路１５
に制御されて図３の（Ａ）（Ｂ）（Ｃ）（Ｄ）に示す第
１〜第４の主制御パルスを発生し、これを第１〜第４の
主スイッチング素子ＴＲ1 〜ＴＲ4 に供給する。第１の
補助制御パルス発生回路１０は第２の主制御パルスの後
縁に応答して図３（Ｅ）のｔ0 で立上がる第１の補助制
御パルスを発生し、第１の補助スイッチング素子ＳＷ1
に供給する。第２の補助制御パルス発生回路１１は第１
の主制御パルスの後縁に応答して図３（Ｆ）のｔ3 〜ｔ
4 区間に示す第２の補助制御パルスを発生し、第２の補
助スイッチング素子ＳＷ2 に供給する。第３の補助制御
パルス発生回路１２は第４の主制御パルスの後縁に応答
して図３（Ｇ）のｔ5 〜ｔ6 区間に示す第３の補助制御
パルスを発生し、第３の補助スイッチング素子ＳＷ3 に
供給する。第４の補助制御パルス発生回路１３は第３の
主制御パルスの後縁に応答して図３（Ｈ）のｔ1 〜ｔ2
区間に示す第４の補助制御パルスを発生し、第４の補助
スイッチング素子ＳＷ4 に供給する。
Ｗ1 〜ＳＷ4 の制御端子（ベース）は制御回路５に接続
されている。制御回路５は図２に原理的に示すように、
第１、第２、第３及び第４の主制御パルス発生回路６、
７、８、９と、第１、第２、第３及び第４の補助制御パ
ルス発生回路１０、１１、１２、１３と、発振器１４
と、位相制御回路１５とを有する。第１〜第４の主制御
パルス発生回路６〜９は発振器１４と位相制御回路１５
に制御されて図３の（Ａ）（Ｂ）（Ｃ）（Ｄ）に示す第
１〜第４の主制御パルスを発生し、これを第１〜第４の
主スイッチング素子ＴＲ1 〜ＴＲ4 に供給する。第１の
補助制御パルス発生回路１０は第２の主制御パルスの後
縁に応答して図３（Ｅ）のｔ0 で立上がる第１の補助制
御パルスを発生し、第１の補助スイッチング素子ＳＷ1
に供給する。第２の補助制御パルス発生回路１１は第１
の主制御パルスの後縁に応答して図３（Ｆ）のｔ3 〜ｔ
4 区間に示す第２の補助制御パルスを発生し、第２の補
助スイッチング素子ＳＷ2 に供給する。第３の補助制御
パルス発生回路１２は第４の主制御パルスの後縁に応答
して図３（Ｇ）のｔ5 〜ｔ6 区間に示す第３の補助制御
パルスを発生し、第３の補助スイッチング素子ＳＷ3 に
供給する。第４の補助制御パルス発生回路１３は第３の
主制御パルスの後縁に応答して図３（Ｈ）のｔ1 〜ｔ2
区間に示す第４の補助制御パルスを発生し、第４の補助
スイッチング素子ＳＷ4 に供給する。
【００１２】図３（Ａ）（Ｂ）の第１及び第２の主制御
パルスは相互に時間間隙Ｔa を有して交互に発生し、図
３（Ｃ）（Ｄ）の第３及び第４の主制御パルスも時間間
隙Ｔa を有して交互に発生する。この時間間隙Ｔa は各
コンデンサＣ1 、Ｃ2 が充電された状態において、補助
スイッチング素子ＳＷ1 〜ＳＷ4 がオンになり、共振動
作でＣ1 、Ｃ2 が逆充電されるまでに要する時間に設定
されている。
パルスは相互に時間間隙Ｔa を有して交互に発生し、図
３（Ｃ）（Ｄ）の第３及び第４の主制御パルスも時間間
隙Ｔa を有して交互に発生する。この時間間隙Ｔa は各
コンデンサＣ1 、Ｃ2 が充電された状態において、補助
スイッチング素子ＳＷ1 〜ＳＷ4 がオンになり、共振動
作でＣ1 、Ｃ2 が逆充電されるまでに要する時間に設定
されている。
【００１３】図１のインバータ回路の基本的動作は周知
のインバータと同一である。即ち、第１及び第４の主ス
イッチング素子ＴＲ1 、ＴＲ4 が同時にオンの期間に電
源１と第１の主スイッチング素子ＴＲ1 と負荷２と第４
の主スイッチング素子ＴＲ4とから成る回路で第１の方
向の電流が負荷２に流れ、第２及び第３の主スイッチン
グ素子ＴＲ2 、ＴＲ3 が同時にオンの期間に電源１と第
３の主スイッチング素子ＴＲ3 と負荷２と第２の主スイ
ッチング素子ＴＲ2 とから成る回路で負荷２に第２の方
向の電流が流れる。
のインバータと同一である。即ち、第１及び第４の主ス
イッチング素子ＴＲ1 、ＴＲ4 が同時にオンの期間に電
源１と第１の主スイッチング素子ＴＲ1 と負荷２と第４
の主スイッチング素子ＴＲ4とから成る回路で第１の方
向の電流が負荷２に流れ、第２及び第３の主スイッチン
グ素子ＴＲ2 、ＴＲ3 が同時にオンの期間に電源１と第
３の主スイッチング素子ＴＲ3 と負荷２と第２の主スイ
ッチング素子ＴＲ2 とから成る回路で負荷２に第２の方
向の電流が流れる。
【００１４】図４は負荷４を無負荷とし、負荷回路２を
トランスのみの遅れ負荷とした場合における図３のｔ３
〜ｔ４区間及びこの近傍における図１の各部の状態を示
す。第１のコンデンサＣ１がほぼ電源電圧Ｖの１／２に
相当する−Ｖ／２に充電されている状態において、ｔ３
時点で第１の主スイッチング素子ＴＲ１がオフになり、
第２の補助スイッチング素子ＳＷ２がオンになると、第
１のコンデンサＣ１と第１のリアクトルＬ１と第２の補
助スイッチング素子ＳＷ２と第２の電源用コンデンサ１
ｂとから成る共振回路が形成され、第１のコンデンサＣ
１の電流ＩＣ１及び第１のリアクトルＬ１の電流ＩＬ１
が図４に示すように正弦波状に流れる、これにより、第
１のコンデンサＣ１の電圧ＶＣ１は徐々に上昇し、ｔ４
時点では＋Ｖ／２になる。第２の主スイッチング素子Ｔ
Ｒ２の両端子間電圧Ｖ２はリアクトルＬ１の電圧とほぼ
同一であり、Ｖｃｏｓ ωｔの波形でＶから０まで変化
する。一方、第１の主スイッチング素子ＴＲ１の電圧Ｖ
１は第１の電源用コンデンサ１ａの電圧Ｖ／２と第１の
コンデンサＣ１の電圧ＶＣ１との和であるので、第１の
コンデンサＣ１の電圧ＶＣ１の−Ｖ／２から＋Ｖ／２ま
での正弦波状の変化に従って図４に示すように徐々に上
昇する。従って、第１のスイッチング素子ＴＲ１のター
ンオフ時のゼロボルトスイッチング達成される。また、
第２のスイッチング素子ＴＲ２の電圧Ｖ２がほぼゼロに
なるｔ４時点で第２のスイッチング素子ＴＲ２をオン制
御すればゼロボルトスイッチングが達成され、ターンオ
ン時の電力損失が少なくなる。また、この回路ではター
ンオフ時にもゼロボルトスイッチングが達成される。リ
アクトルＬ１の電流ＩＬ１はｔ４で正弦波のほぼピーク
となる。ｔ４時点で第２の補助スイッチＳＷ２をオフに
すると、ここに蓄積されたエネルギーが、リアクトルＬ
１と第１の補助ダイオードＤＬ１と電源用コンデンサ１
ａ、１ｂと第２の主ダイオードＤ２とから成る回路で電
源に帰還される。第２の補助スイッチング素子ＳＷ２の
オフが遅れると、Ｌ１、ＳＷ２、Ｄ２の回路でリアクト
ルＬ１の電流が流れる。
トランスのみの遅れ負荷とした場合における図３のｔ３
〜ｔ４区間及びこの近傍における図１の各部の状態を示
す。第１のコンデンサＣ１がほぼ電源電圧Ｖの１／２に
相当する−Ｖ／２に充電されている状態において、ｔ３
時点で第１の主スイッチング素子ＴＲ１がオフになり、
第２の補助スイッチング素子ＳＷ２がオンになると、第
１のコンデンサＣ１と第１のリアクトルＬ１と第２の補
助スイッチング素子ＳＷ２と第２の電源用コンデンサ１
ｂとから成る共振回路が形成され、第１のコンデンサＣ
１の電流ＩＣ１及び第１のリアクトルＬ１の電流ＩＬ１
が図４に示すように正弦波状に流れる、これにより、第
１のコンデンサＣ１の電圧ＶＣ１は徐々に上昇し、ｔ４
時点では＋Ｖ／２になる。第２の主スイッチング素子Ｔ
Ｒ２の両端子間電圧Ｖ２はリアクトルＬ１の電圧とほぼ
同一であり、Ｖｃｏｓ ωｔの波形でＶから０まで変化
する。一方、第１の主スイッチング素子ＴＲ１の電圧Ｖ
１は第１の電源用コンデンサ１ａの電圧Ｖ／２と第１の
コンデンサＣ１の電圧ＶＣ１との和であるので、第１の
コンデンサＣ１の電圧ＶＣ１の−Ｖ／２から＋Ｖ／２ま
での正弦波状の変化に従って図４に示すように徐々に上
昇する。従って、第１のスイッチング素子ＴＲ１のター
ンオフ時のゼロボルトスイッチング達成される。また、
第２のスイッチング素子ＴＲ２の電圧Ｖ２がほぼゼロに
なるｔ４時点で第２のスイッチング素子ＴＲ２をオン制
御すればゼロボルトスイッチングが達成され、ターンオ
ン時の電力損失が少なくなる。また、この回路ではター
ンオフ時にもゼロボルトスイッチングが達成される。リ
アクトルＬ１の電流ＩＬ１はｔ４で正弦波のほぼピーク
となる。ｔ４時点で第２の補助スイッチＳＷ２をオフに
すると、ここに蓄積されたエネルギーが、リアクトルＬ
１と第１の補助ダイオードＤＬ１と電源用コンデンサ１
ａ、１ｂと第２の主ダイオードＤ２とから成る回路で電
源に帰還される。第２の補助スイッチング素子ＳＷ２の
オフが遅れると、Ｌ１、ＳＷ２、Ｄ２の回路でリアクト
ルＬ１の電流が流れる。
【００１５】図３のｔ7 〜ｔ8 区間においてもｔ3 〜ｔ
4 区間と同様な動作が生じる。即ち、第２の主スイッチ
ング素子ＴＲ2 のオフに同期して第１の補助スイッチン
グ素子ＳＷ1 をオンにすると、第１のコンデンサＣ1 と
第１の電源用コンデンサ１ａと第１の補助スイッチング
素子ＳＷ1 と第１のリアクトルＬ1 とから成る共振回路
が形成され、図３のｔ1 〜ｔ2 及びｔ5 〜ｔ6 区間の動
作もｔ3 〜ｔ4 区間と実質的に同一である。
4 区間と同様な動作が生じる。即ち、第２の主スイッチ
ング素子ＴＲ2 のオフに同期して第１の補助スイッチン
グ素子ＳＷ1 をオンにすると、第１のコンデンサＣ1 と
第１の電源用コンデンサ１ａと第１の補助スイッチング
素子ＳＷ1 と第１のリアクトルＬ1 とから成る共振回路
が形成され、図３のｔ1 〜ｔ2 及びｔ5 〜ｔ6 区間の動
作もｔ3 〜ｔ4 区間と実質的に同一である。
【００１６】
【第２の実施例】次に、図５〜図７を参照して本発明の
第２の実施例に係わるブリッジ型インバータ装置を説明
する。但し、図５〜図７において図１〜図４と共通する
部分には同一の符号を付してその説明を省略する。図５
のインバータ回路は図１は第１〜第４の補助スイッチン
グ素子ＳＷ1 〜ＳＷ4 に逆方向並列に接続されていた第
１〜第４の補助ダイオードＤＬ1 〜ＤＬ4 が省かれてい
る。
第２の実施例に係わるブリッジ型インバータ装置を説明
する。但し、図５〜図７において図１〜図４と共通する
部分には同一の符号を付してその説明を省略する。図５
のインバータ回路は図１は第１〜第４の補助スイッチン
グ素子ＳＷ1 〜ＳＷ4 に逆方向並列に接続されていた第
１〜第４の補助ダイオードＤＬ1 〜ＤＬ4 が省かれてい
る。
【００１７】図５の主スイッチング素子ＴＲ１〜ＴＲ４
の制御は図６（Ａ）〜（Ｄ）に示す通りであって、図３
と同一である。しかし、補助スイッチング素子ＳＷ１〜
ＳＷ４の第１〜第４の補助制御パルスは図３と異なり、
図６（Ｅ）〜（Ｈ）に示すように図３の場合よりも広い
パルス幅を有し、第１〜第４の主制御パルスの後縁時点
に同期して立下っている。図６のｔ３〜ｔ４及びこの近
傍の各部の波形は図７に示す通りである。図５の回路は
リアクトルＬ１、Ｌ２の蓄積エネルギーを電源に帰還す
るダイオードＤＬ１〜ＤＬ４を持たないので、例えば、
図７のｔ４以後においてはリアクトルＬ１と第２の補助
スイッチング素子ＳＷ２と第２の主ダイオードＤ２の回
路で図７に示すようにリアクトル電流ＩＬ１が流れる。
なお、主スイッチング素子ＴＲ１〜ＴＲ４のゼロボルト
スイッチングは図１のインバータ装置と同様に達成され
る。
の制御は図６（Ａ）〜（Ｄ）に示す通りであって、図３
と同一である。しかし、補助スイッチング素子ＳＷ１〜
ＳＷ４の第１〜第４の補助制御パルスは図３と異なり、
図６（Ｅ）〜（Ｈ）に示すように図３の場合よりも広い
パルス幅を有し、第１〜第４の主制御パルスの後縁時点
に同期して立下っている。図６のｔ３〜ｔ４及びこの近
傍の各部の波形は図７に示す通りである。図５の回路は
リアクトルＬ１、Ｌ２の蓄積エネルギーを電源に帰還す
るダイオードＤＬ１〜ＤＬ４を持たないので、例えば、
図７のｔ４以後においてはリアクトルＬ１と第２の補助
スイッチング素子ＳＷ２と第２の主ダイオードＤ２の回
路で図７に示すようにリアクトル電流ＩＬ１が流れる。
なお、主スイッチング素子ＴＲ１〜ＴＲ４のゼロボルト
スイッチングは図１のインバータ装置と同様に達成され
る。
【００１８】
【第３の実施例】次に、図８及び図９を参照して第３の
実施例のインバータ装置を説明する。但し、図８におい
て図１と共通する部分には同一の符号を付してその説明
を省略する。図８の回路は図１の回路から第３及び第４
の補助スッチング素子ＳＷ3 、ＳＷ4 と、第３及び第４
の補助ダイオードＤＬ3 、ＤＬ4 と、第２のリアクトル
Ｌ2 を省いたものである。
実施例のインバータ装置を説明する。但し、図８におい
て図１と共通する部分には同一の符号を付してその説明
を省略する。図８の回路は図１の回路から第３及び第４
の補助スッチング素子ＳＷ3 、ＳＷ4 と、第３及び第４
の補助ダイオードＤＬ3 、ＤＬ4 と、第２のリアクトル
Ｌ2 を省いたものである。
【００１９】図８に示すように構成しても第１及び第２
の主スッチング素子ＴＲ1 、ＴＲ2のゼロボルトスイッ
チングが達成されるばかりでなく、遅れ負荷の場合には
第３及び第４の主スッチング素子ＴＲ3 、ＴＲ4 のソフ
トスッチングが可能になる。ここで、遅れ負荷とは、第
３及び第４の主スッチング素子ＴＲ3 、ＴＲ4 をオフに
する時に第３及び第４のダイオードＤ3 、Ｄ4 には電流
が流れずに第３及び第４の主スッチング素子ＴＲ3 、Ｔ
Ｒ4 に流れることを意味する。図９は第３の主スイッチ
ング素子ＴＲ3 をオンからオフに転換した時の各部の状
態を示す。即ち、図９（Ａ）は第３の主スイッチング素
子ＴＲ3 の状態を示し、図９（Ｂ）は第３の主スイッチ
ング素子ＴＲ3 の電流Ｉtr3 を示し、図９（Ｃ）は第２
のコンデンサＣ2 の電流Ｉc2を示し、図９（Ｄ）（Ｅ）
は第３及び第４の主スイッチング素子ＴＲ3 、ＴＲ4 の
電圧Ｖtr3 、Ｖtr4 を示し、図９（Ｆ）は第２のコンデ
ンサＣ2 の電圧Ｖc2を示し、図９（Ｇ）は第４のダイオ
ードＤ4 の電流Ｉd4を示す。図９から明らかなように第
３の主スイッチング素子ＴＲ3 に流れていた電流Ｉtr3
は第２のコンデンサＣ2 に転流し、この電流が負荷電流
に等しくなる。
の主スッチング素子ＴＲ1 、ＴＲ2のゼロボルトスイッ
チングが達成されるばかりでなく、遅れ負荷の場合には
第３及び第４の主スッチング素子ＴＲ3 、ＴＲ4 のソフ
トスッチングが可能になる。ここで、遅れ負荷とは、第
３及び第４の主スッチング素子ＴＲ3 、ＴＲ4 をオフに
する時に第３及び第４のダイオードＤ3 、Ｄ4 には電流
が流れずに第３及び第４の主スッチング素子ＴＲ3 、Ｔ
Ｒ4 に流れることを意味する。図９は第３の主スイッチ
ング素子ＴＲ3 をオンからオフに転換した時の各部の状
態を示す。即ち、図９（Ａ）は第３の主スイッチング素
子ＴＲ3 の状態を示し、図９（Ｂ）は第３の主スイッチ
ング素子ＴＲ3 の電流Ｉtr3 を示し、図９（Ｃ）は第２
のコンデンサＣ2 の電流Ｉc2を示し、図９（Ｄ）（Ｅ）
は第３及び第４の主スイッチング素子ＴＲ3 、ＴＲ4 の
電圧Ｖtr3 、Ｖtr4 を示し、図９（Ｆ）は第２のコンデ
ンサＣ2 の電圧Ｖc2を示し、図９（Ｇ）は第４のダイオ
ードＤ4 の電流Ｉd4を示す。図９から明らかなように第
３の主スイッチング素子ＴＲ3 に流れていた電流Ｉtr3
は第２のコンデンサＣ2 に転流し、この電流が負荷電流
に等しくなる。
【００２０】なお、図８の回路において第１及び第２の
補助ダイオードＤＬ1 、ＤＬ2 を省き、図６に示すよう
に補助スイッチング素子ＳＷ1 、ＳＷ2 を制御すること
ができる。
補助ダイオードＤＬ1 、ＤＬ2 を省き、図６に示すよう
に補助スイッチング素子ＳＷ1 、ＳＷ2 を制御すること
ができる。
【００２１】
【第４の実施例】次に、図１０に示すハーフブリッジ型
インバータ装置を説明する。但し、図１０において図１
と共通する部分には同一の符号を付してその説明を省略
する。図１０のインバータ回路は図１のインバータ回路
の右半分を同一容量の第１及び第２の電力供給用コンデ
ンサＣａ、Ｃｂに置き換えた構成になっている。即ち、
電源１の一端と他端との間に第１及び第２の電力供給用
コンデンサＣａ、Ｃｂの直列回路が接続され、これ等の
接続中点に負荷２の他端（右端）が接続されている。
インバータ装置を説明する。但し、図１０において図１
と共通する部分には同一の符号を付してその説明を省略
する。図１０のインバータ回路は図１のインバータ回路
の右半分を同一容量の第１及び第２の電力供給用コンデ
ンサＣａ、Ｃｂに置き換えた構成になっている。即ち、
電源１の一端と他端との間に第１及び第２の電力供給用
コンデンサＣａ、Ｃｂの直列回路が接続され、これ等の
接続中点に負荷２の他端（右端）が接続されている。
【００２２】このハーフブリッジ型インバータ回路で
は、最初に第１及び第２の電力供給用コンデンサＣａ、
Ｃｂが電源１の電圧Ｖの１／２の値にそれぞれ充電され
ている。この状態で第１の主スッチング素子ＴＲ1 をオ
ン、第２の主スッチング素子ＴＲ2 をオフにすると、電
源１と第１の主スッチング素子ＴＲ1 と負荷２と第２の
電力供給用コンデンサＣｂとの回路で第１の方向の電流
が流れて第２の電力供給用コンデンサＣｂを充電する。
また、第１の電力供給用コンデンサＣａと第１の主スッ
チング素子ＴＲ1 と負荷２の回路で第１の方向の放電電
流が流れる。この時、負荷２にはＶ／２の電圧が印加さ
れる。次に、第２の主スッチング素子ＴＲ2 のオン期間
には、電源１と第１の電力供給用コンデンサＣａと負荷
２と第２の主スッチング素子ＴＲ2 とから成る回路で第
２の方向の電流が流れると共に、第２の電力供給用コン
デンサＣｂと負荷２と第２の主スッチング素子ＴＲ2 と
から成る回路で第２の方向の放電電流が流れる。図１０
のハーフブリッジ型インバータにおいても、コンデンサ
Ｃ1 、ダイオードＤＬ1 、ＤＬ2 、リアクトルＬ1 補助
スイッチング素子ＳＷ1 、ＳＷ2 が図１と同様に設けら
れているので、図１と同様な効果が得られる。
は、最初に第１及び第２の電力供給用コンデンサＣａ、
Ｃｂが電源１の電圧Ｖの１／２の値にそれぞれ充電され
ている。この状態で第１の主スッチング素子ＴＲ1 をオ
ン、第２の主スッチング素子ＴＲ2 をオフにすると、電
源１と第１の主スッチング素子ＴＲ1 と負荷２と第２の
電力供給用コンデンサＣｂとの回路で第１の方向の電流
が流れて第２の電力供給用コンデンサＣｂを充電する。
また、第１の電力供給用コンデンサＣａと第１の主スッ
チング素子ＴＲ1 と負荷２の回路で第１の方向の放電電
流が流れる。この時、負荷２にはＶ／２の電圧が印加さ
れる。次に、第２の主スッチング素子ＴＲ2 のオン期間
には、電源１と第１の電力供給用コンデンサＣａと負荷
２と第２の主スッチング素子ＴＲ2 とから成る回路で第
２の方向の電流が流れると共に、第２の電力供給用コン
デンサＣｂと負荷２と第２の主スッチング素子ＴＲ2 と
から成る回路で第２の方向の放電電流が流れる。図１０
のハーフブリッジ型インバータにおいても、コンデンサ
Ｃ1 、ダイオードＤＬ1 、ＤＬ2 、リアクトルＬ1 補助
スイッチング素子ＳＷ1 、ＳＷ2 が図１と同様に設けら
れているので、図１と同様な効果が得られる。
【００２３】なお、図１０においても、第１及び第２の
補助ダイオードＤＬ1 、ＤＬ2 を省黄、図６に示すよう
に補助スイッチング素子ＳＷ1 、ＳＷ2 を制御すること
ができる。
補助ダイオードＤＬ1 、ＤＬ2 を省黄、図６に示すよう
に補助スイッチング素子ＳＷ1 、ＳＷ2 を制御すること
ができる。
【００２４】
【第５の実施例】次に、図１１に示す３相ブリッジ型イ
ンバータ装置を示す。但し、図１と共通する部分には同
一の符号を付してその説明を省略する。この実施例では
電源１、１ａ、１ｂと３相負荷２との間に第１、第２及
び第３の相のスイッチ回路Ｓu 、Ｓv 、Ｓw が接続され
ている。各スイッチ回路Ｓu 、Ｓv 、Ｓw は図１の左半
分のスイッチ回路とそれぞれ同一である。各スイッチ回
路Ｓu 、Ｓv 、Ｓw における第１及び第２の主スッチン
グ素子ＴＲ1 、ＴＲ2 の接続中点から各相の出力ライン
２１、２２、２３が導出され、３相負荷２に接続されて
いる。第１〜第３相のスイッチ回路Ｓu 、Ｓv 、Ｓw は
周知のように１２０度の角度間隔を有して駆動される。
この３相インバータにおいても、各相のスイッチ回路は
図１の単相のスイッチング回路と同一に構成されている
ので、同一の作用効果を有する。
ンバータ装置を示す。但し、図１と共通する部分には同
一の符号を付してその説明を省略する。この実施例では
電源１、１ａ、１ｂと３相負荷２との間に第１、第２及
び第３の相のスイッチ回路Ｓu 、Ｓv 、Ｓw が接続され
ている。各スイッチ回路Ｓu 、Ｓv 、Ｓw は図１の左半
分のスイッチ回路とそれぞれ同一である。各スイッチ回
路Ｓu 、Ｓv 、Ｓw における第１及び第２の主スッチン
グ素子ＴＲ1 、ＴＲ2 の接続中点から各相の出力ライン
２１、２２、２３が導出され、３相負荷２に接続されて
いる。第１〜第３相のスイッチ回路Ｓu 、Ｓv 、Ｓw は
周知のように１２０度の角度間隔を有して駆動される。
この３相インバータにおいても、各相のスイッチ回路は
図１の単相のスイッチング回路と同一に構成されている
ので、同一の作用効果を有する。
【００２５】なお、図１１において、第１及び第２の補
助ダイオードＤＬ1 、ＤＬ2 を省き、補助スイッチング
素子ＳＷ1 、ＳＷ2 を図６の用に制御することができ
る。
助ダイオードＤＬ1 、ＤＬ2 を省き、補助スイッチング
素子ＳＷ1 、ＳＷ2 を図６の用に制御することができ
る。
【００２６】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 第１〜第４の主スイッチング素子ＴＲ1 〜ＴＲ
4 を１８０度区間中に複数回オン・オフする形式のＰＷ
Ｍ制御に従って駆動することができる。 （２） 図１において破線で示すように第３及び第４の
電源用コンデンサ１ｃ、１ｄを設け、第３の電源用コン
デンサ１ｃの正側端子を第１の電源用コンデンサ１ａの
正側端子に接続し、第４の電源用コンデンサ１ａの負側
端子を第２の電源用コンデンサ１ｂの負側端子に接続
し、第３及び第４の電源用コンデンサ１ｃ、１ｄの接続
中点と第３及び第４の主スイッチング素子ＴＲ3 、ＴＲ
4 の接続中点との間に第２のコンデンサＣ2 を接続して
もよい。この様に４つのコンデンサ１ａ〜１ｄを設ける
と、１つのコンデンサの容量を低減させることができ
る。なお、図５、図８、図１１の回路においても図１と
同様に第３及び第の電源用コンデンサ１ｃ、１ｄを設け
ることができる。 （３） 図５の回路で遅れ負荷の場合は、補助スイッチ
ング素子ＳＷ1 〜ＳＷ4 の制御パルスを図１２（Ｅ）〜
（Ｈ）に示すように発生させることができる。即ち、ｔ
0 、ｔ1 、ｔ3 等のタ−ンオフに同期して補助制御パル
スを発生させないで、これよりも少し遅れたｔ0 ′、ｔ
1 ′、ｔ3 ′から発生させることができる。図１２のよ
うな制御は図８、図１０、図１１の回路においても可能
である。 （４） 図１の回路で遅れ負荷の場合には、補助スイッ
チング素子ＳＷ1 〜ＳＷ4 の制御パルスを図１３に示す
ように発生させることができる。即ち、ｔ0 、ｔ1 、ｔ
3 等のタ−ンオフに同期して補助制御パルスを発生させ
ないで、これよりも少し遅れたｔ0 ′、ｔ1 ′、ｔ3 ′
から発生させることができる。
く、例えば次の変形が可能なものである。 （１） 第１〜第４の主スイッチング素子ＴＲ1 〜ＴＲ
4 を１８０度区間中に複数回オン・オフする形式のＰＷ
Ｍ制御に従って駆動することができる。 （２） 図１において破線で示すように第３及び第４の
電源用コンデンサ１ｃ、１ｄを設け、第３の電源用コン
デンサ１ｃの正側端子を第１の電源用コンデンサ１ａの
正側端子に接続し、第４の電源用コンデンサ１ａの負側
端子を第２の電源用コンデンサ１ｂの負側端子に接続
し、第３及び第４の電源用コンデンサ１ｃ、１ｄの接続
中点と第３及び第４の主スイッチング素子ＴＲ3 、ＴＲ
4 の接続中点との間に第２のコンデンサＣ2 を接続して
もよい。この様に４つのコンデンサ１ａ〜１ｄを設ける
と、１つのコンデンサの容量を低減させることができ
る。なお、図５、図８、図１１の回路においても図１と
同様に第３及び第の電源用コンデンサ１ｃ、１ｄを設け
ることができる。 （３） 図５の回路で遅れ負荷の場合は、補助スイッチ
ング素子ＳＷ1 〜ＳＷ4 の制御パルスを図１２（Ｅ）〜
（Ｈ）に示すように発生させることができる。即ち、ｔ
0 、ｔ1 、ｔ3 等のタ−ンオフに同期して補助制御パル
スを発生させないで、これよりも少し遅れたｔ0 ′、ｔ
1 ′、ｔ3 ′から発生させることができる。図１２のよ
うな制御は図８、図１０、図１１の回路においても可能
である。 （４） 図１の回路で遅れ負荷の場合には、補助スイッ
チング素子ＳＷ1 〜ＳＷ4 の制御パルスを図１３に示す
ように発生させることができる。即ち、ｔ0 、ｔ1 、ｔ
3 等のタ−ンオフに同期して補助制御パルスを発生させ
ないで、これよりも少し遅れたｔ0 ′、ｔ1 ′、ｔ3 ′
から発生させることができる。
【図１】本発明の第１の実施例のインバータ装置を示す
回路図である。
回路図である。
【図２】図１の制御回路を原理的に示すブロック図であ
る。
る。
【図３】図２のＡ〜Ｇ点の状態を示す電圧波形図であ
る。
る。
【図４】図１の各部の状態を示す図である。
【図５】第２の実施例のインバータ装置を示す回路図で
ある。
ある。
【図６】図５の各部の状態を示す図である。
【図７】図５の各部の状態を詳しく示す波形図である。
【図８】第３の実施例のブリッジ型インバ−タ装置を示
す回路図である。
す回路図である。
【図９】図８の各部の状態を示す図である。
【図１０】第４の実施例のハ−フブリッジ型インバ−タ
装置を示す回路図である。
装置を示す回路図である。
【図１１】第５の実施例のインバ−タ装置を示す図であ
る。
る。
【図１２】変形例のスイッチング素子の制御パルスを示
す図である。
す図である。
【図１３】別の変形例のスイッチング素子の制御パルス
を示す図である。
を示す図である。
ＴＲ1 〜ＴＲ4 主スイッチング素子 ＳＷ1 〜ＳＷ4 補助スイッチング素子 Ｃ1 、Ｃ2 コンデンサ Ｌ1 〜Ｌ2 リアクトル
Claims (2)
- 【請求項１】 正側端子と負側端子とを有する第１の直
流電源（１ａ）と、 正側端子と負側端子とを有し、この正側端子が前記第１
の直流電源（１ａ）の負側端子に接続された第２の直流
電源（１ｂ）と、 前記第１の直流電源（１ａ）の正側端子と負荷（２）の
一端との間に接続された第１の主スイッチング素子（Ｔ
Ｒ1 ）と、 前記第２の直流電源（１ｂ）の負側端子と前記負荷
（２）の一端との間に接続された第２の主スッチング素
子（ＴＲ2 ）と、 前記第１及び第２の主スッチング素子（ＴＲ1 、ＴＲ2
）に逆方向並列にそれぞれ接続された第１及び第２の
ダイオード（Ｄ1 、Ｄ2 ）と、 を有して負荷（２）に交流電力を供給する単相又は多相
のブリッジ型又はハ−フブリッジ型インバータ装置にお
いて、 前記第１の直流電源（１ａ）の正側端子にその一端が接
続された第１の補助スイッチング素子（ＳＷ1)と、 前記第１の補助スイッチング素子（ＳＷ1 ）の他端と前
記第２の直流電源（１ｂ）の負側端子との間に接続され
た第２の補助スイッチング素子（ＳＷ2 ）と、 前記第１及び第２の補助スイッチング素子（ＳＷ1 、Ｓ
Ｗ2 ）の接続中点と前記第１及び第２の主スイッチング
素子（ＴＲ1 、ＴＲ2 ）の接続中点との間に接続された
リアクトル（Ｌ1 ）と、 前記第１の直流電源（１ａ）と前記第２の直流電源（１
ｂ）との接続中点と前記第１の主スイッチング素子（Ｔ
Ｒ1 ）と前記第２の主スイッチング素子（ＴＲ2 ）との
接続中点との間に接続されたコンデンサ（Ｃ1 ）と、 前記第１及び第２の主スッチング素子（ＴＲ1 、ＴＲ2
）をオン駆動するための第１及び第２の主制御パルス
と前記第１及び第２の補助スイッチング素子（ＳＷ1 、
ＳＷ2 ）をオン駆動するための第１及び第２の補助制御
パルスとを発生するものであり、前記第１及び第２の主
制御パルスは相互間に所定の時間間隙（Ｔａ）を有して
交互に発生し、前記第１の補助制御パルスは前記第２の
主制御パルスの終了時点又はこの直後の前記第１及び第
２の主制御パルスの相互間の時点から発生を開始して前
記第１の主制御パルスの次の発生時点よりも後まで持続
して前記第１の主制御パルスの終了時点又はこれよりも
前に終了するように設定され、前記第２の補助制御パル
スは前記第１の主制御パルスの終了時点又はこの直後の
前記第１及び第２の主制御パルスの相互間の時点から発
生を開始して前記第２の主制御パルスの次の発生時点よ
りも後まで持続して前記第２の主制御パルスの終了時点
又はこれよりも前に終了するように設定されているスイ
ッチ制御回路とを備えていることを特徴とする単相又は
多相のブリッジ型又はハ−フブリッジ型インバータ装
置。 - 【請求項２】 正側端子と負側端子とを有する第１の直
流電源（１ａ）と、 正側端子と負側端子とを有し、この正側端子が前記第１
の直流電源（１ａ）の負側端子に接続された第２の直流
電源（１ｂ）と、 前記第１の直流電源（１ａ）の正側端子と負荷（２）の
一端との間に接続された第１の主スイッチング素子（Ｔ
Ｒ1 ）と、 前記第２の直流電源（１ｂ）の負側端子と前記負荷
（２）の一端との間に接続された第２の主スッチング素
子（ＴＲ2 ）と、 前記第１及び第２の主スッチング素子（ＴＲ1 、ＴＲ2
）に逆方向並列にそれぞれ接続された第１及び第２の
ダイオード（Ｄ1 、Ｄ2 ）と、 を有して負荷（２）に交流電力を供給する単相又は多相
のブリッジ型又はハ−フブリッジ型インバータ装置にお
いて、 前記第１の直流電源（１ａ）の正側端子にその一端が接
続された第１の補助スイッチング素子（ＳＷ1)と、 前記第１の補助スイッチング素子（ＳＷ1 ）の他端と前
記第２の直流電源（１ｂ）の負側端子との間に接続され
た第２の補助スイッチング素子（ＳＷ2 ）と、 前記第１及び第２の補助スイッチング素子（ＳＷ1 、Ｓ
Ｗ2 ）の接続中点と前記第１及び第２の主スイッチング
素子（ＴＲ1 、ＴＲ2 ）の接続中点との間に接続された
リアクトル（Ｌ1 ）と、 前記第１の直流電源（１ａ）と前記第２の直流電源（１
ｂ）との接続中点と前記第１の主スイッチング素子（Ｔ
Ｒ1 ）と前記第２の主スイッチング素子（ＴＲ2 ）との
接続中点との間に接続されたコンデンサ（Ｃ1 ）と、 前記第１及び第２の補助スイッチング素子（ＳＷ1 、Ｓ
Ｗ2 ）にそれぞれ逆方向並列に接続された第１及び第２
の補助ダイオード（ＤＬ1 、ＤＬ2 ）と前記第１及び第
２の主スッチング素子（ＴＲ1 、ＴＲ2 ）をオン駆動す
るための第１及び第２の主制御パルスと前記第１及び第
２の補助スイッチング素子（ＳＷ1 、ＳＷ2 ）をオン駆
動するための第１及び第２の補助制御パルスとを発生す
るものであり、前記第１及び第２の主制御パルスは相互
間に所定の時間間隙（Ｔａ）を有して交互に発生し、前
記第１の補助制御パルスは前記第２の主制御パルスの終
了時点又はこの直後の前記第１及び第２の主制御パルス
の相互間の時点から発生を開始して前記第１の主制御パ
ルスの次の発生時点又はこれよりも後まで持続して前記
第１の主制御パルスの終了時点又はこれよりも前に終了
するように設定され、前記第２の補助制御パルスは前記
第１の主制御パルスの終了時点又はこの直後の前記第１
及び第２の主制御パルスの相互間の時点から発生を開始
して前記第２の主制御パルスの次の発生時点又はこれよ
りも後まで持続して前記第２の主制御パルスの終了時点
又はこれよりも前に終了するように設定されているスイ
ッチ制御回路とを備えていることを特徴とする単相又は
多相のブリッジ型又はハ−フブリッジ型インバータ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5209050A JP2996065B2 (ja) | 1993-07-30 | 1993-07-30 | ブリッジ型インバ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5209050A JP2996065B2 (ja) | 1993-07-30 | 1993-07-30 | ブリッジ型インバ−タ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0746862A JPH0746862A (ja) | 1995-02-14 |
| JP2996065B2 true JP2996065B2 (ja) | 1999-12-27 |
Family
ID=16566427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5209050A Expired - Fee Related JP2996065B2 (ja) | 1993-07-30 | 1993-07-30 | ブリッジ型インバ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2996065B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404658B1 (en) * | 1999-05-13 | 2002-06-11 | American Power Conversion | Method and apparatus for converting a DC voltage to an AC voltage |
-
1993
- 1993-07-30 JP JP5209050A patent/JP2996065B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746862A (ja) | 1995-02-14 |
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