JP2550991B2 - ピングリッドアレイ半導体モジュ−ル - Google Patents
ピングリッドアレイ半導体モジュ−ルInfo
- Publication number
- JP2550991B2 JP2550991B2 JP62111311A JP11131187A JP2550991B2 JP 2550991 B2 JP2550991 B2 JP 2550991B2 JP 62111311 A JP62111311 A JP 62111311A JP 11131187 A JP11131187 A JP 11131187A JP 2550991 B2 JP2550991 B2 JP 2550991B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- printed wiring
- semiconductor chip
- grid array
- pin grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はピングリッドアレイ半導体モジュールに関
し、特に印刷配線板を用いたプラスチック・ピングリッ
ドアレイ半導体モジュールに関する。
し、特に印刷配線板を用いたプラスチック・ピングリッ
ドアレイ半導体モジュールに関する。
第４図および第５図はそれぞれ従来のプラスチック・
ピングリッドアレイ半導体モジュール（以下PPGA半導体
モジュールという）を示す斜視図で、これらのモジュー
ルは第４図に示すように印刷配線板１上にICチップ（図
示しない）を搭載後このICチップのみを金属キャップ７
で封止するか、或いは第５図の如く全てをモールド樹脂
10で封止した構造のものが一般に使用されている。
ピングリッドアレイ半導体モジュール（以下PPGA半導体
モジュールという）を示す斜視図で、これらのモジュー
ルは第４図に示すように印刷配線板１上にICチップ（図
示しない）を搭載後このICチップのみを金属キャップ７
で封止するか、或いは第５図の如く全てをモールド樹脂
10で封止した構造のものが一般に使用されている。
しかし、このように半導体チップのみを金属キャップ
で封止しただけの構造とした場合は印刷配線板１の表面
およびスルー・ホール６からそれぞれ浸透する湿気を防
ぐことが出来ないため耐湿性に弱いという欠点があり、
また、半導体チップ搭載側の全面をモールド封止した構
造ではモールド封止した側からの湿気は防ぐことが出来
ても裏面からの浸透までは防ぐことが出来ない。すなわ
ち、従来のPPGA半導体モジュールは何れも耐湿性が充分
でない。
で封止しただけの構造とした場合は印刷配線板１の表面
およびスルー・ホール６からそれぞれ浸透する湿気を防
ぐことが出来ないため耐湿性に弱いという欠点があり、
また、半導体チップ搭載側の全面をモールド封止した構
造ではモールド封止した側からの湿気は防ぐことが出来
ても裏面からの浸透までは防ぐことが出来ない。すなわ
ち、従来のPPGA半導体モジュールは何れも耐湿性が充分
でない。
本発明の目的は、上記の情況に鑑み、スルー・ホール
部を含む印刷配線板の全表面からの湿気浸透を有効に阻
止し得る耐湿性構造を備えたピングリッド・アレイ半導
体モジュールを提供することである。
部を含む印刷配線板の全表面からの湿気浸透を有効に阻
止し得る耐湿性構造を備えたピングリッド・アレイ半導
体モジュールを提供することである。
すなわち、本発明によれば、封止処理は２度行われ、
一回目の封止によって印刷配線板面及びスルーホール部
等の封穴処理が行われ、２回目の樹脂モールド化による
封止によって、電極端子実装時に破壊されたスルー・ホ
ール部の封穴処理の補強および、全体の耐湿性強化が図
られるので半導体モジュールの耐湿性を著しく高めるこ
とが出来る。
一回目の封止によって印刷配線板面及びスルーホール部
等の封穴処理が行われ、２回目の樹脂モールド化による
封止によって、電極端子実装時に破壊されたスルー・ホ
ール部の封穴処理の補強および、全体の耐湿性強化が図
られるので半導体モジュールの耐湿性を著しく高めるこ
とが出来る。
本発明によればピングリッドアレイ半導体モジュール
は、半導体チップ搭載部およびピングリッドアレイを備
える印刷配線板と、前記半導体チップ搭載部に載置され
る半導体チップと、前記半導体チップを封止する金属キ
ャップと、前記印刷配線板のスルー・ホールの内面を被
覆するワックス含浸層と、前記金属キャップおよびピン
グリッドアレイ電極端子を除く印刷配線板上を被覆する
前記ワックス含浸層とエポキシ樹脂層の積層膜とを含ん
で成る。
は、半導体チップ搭載部およびピングリッドアレイを備
える印刷配線板と、前記半導体チップ搭載部に載置され
る半導体チップと、前記半導体チップを封止する金属キ
ャップと、前記印刷配線板のスルー・ホールの内面を被
覆するワックス含浸層と、前記金属キャップおよびピン
グリッドアレイ電極端子を除く印刷配線板上を被覆する
前記ワックス含浸層とエポキシ樹脂層の積層膜とを含ん
で成る。
以下図面を参照して本発明を詳細に説明する。
第１図および第２図はそれぞれ本発明の一実施例を示
すPPGA半導体モジュールの斜視図およびそのＡ−Ａ′断
面図である。本実施例によれば、PPGAモジュールは、印
刷配線板１と、半導体チップ搭載部２と、その上面に搭
載された半導体チップ３と、この半導体チップ３の電極
とワイヤーボンディングにて接続される電極４と、この
電極４から印刷配線板上の配線とピングリッドアレイ電
極端子５とを接続するスルー・ホール６と半導体チップ
３を封止する金属キャップ７と、露出された印刷配線板
を全面積層したワックス含浸層８とエポキシ樹脂層９と
を含む。本実施例のモジュールはつぎのようにして形成
される。すなわち、印刷配線板１は電極端子５を実装す
る前に半導体チップ搭載部２および電極４をそれぞれマ
スクして一度封穴剤で含浸される。含浸は低真空含浸を
用いる。これにより半導体チップ搭載部２および電極４
を除きスルーホール６を含む印刷配線板１全面の封穴処
理が出来る。封穴剤にはワックス等を用い電極端子５を
印刷配線板１に打ち込んだ時、この電極端子５が封穴剤
を削りとりスルー・ホール６の電導部と接触出来る程度
の厚さに形成する。
すPPGA半導体モジュールの斜視図およびそのＡ−Ａ′断
面図である。本実施例によれば、PPGAモジュールは、印
刷配線板１と、半導体チップ搭載部２と、その上面に搭
載された半導体チップ３と、この半導体チップ３の電極
とワイヤーボンディングにて接続される電極４と、この
電極４から印刷配線板上の配線とピングリッドアレイ電
極端子５とを接続するスルー・ホール６と半導体チップ
３を封止する金属キャップ７と、露出された印刷配線板
を全面積層したワックス含浸層８とエポキシ樹脂層９と
を含む。本実施例のモジュールはつぎのようにして形成
される。すなわち、印刷配線板１は電極端子５を実装す
る前に半導体チップ搭載部２および電極４をそれぞれマ
スクして一度封穴剤で含浸される。含浸は低真空含浸を
用いる。これにより半導体チップ搭載部２および電極４
を除きスルーホール６を含む印刷配線板１全面の封穴処
理が出来る。封穴剤にはワックス等を用い電極端子５を
印刷配線板１に打ち込んだ時、この電極端子５が封穴剤
を削りとりスルー・ホール６の電導部と接触出来る程度
の厚さに形成する。
次に印刷配線板１に電極端子５を実装し半導体チップ
３を搭載したあと金属キャップ７で封止し、半導体チッ
プ実装部２へ浸透する湿気を防ぐ。ここで、再び金属キ
ャップ７および電極端子５を除く全面にエポキシ樹脂の
粉末蒸着を行う。
３を搭載したあと金属キャップ７で封止し、半導体チッ
プ実装部２へ浸透する湿気を防ぐ。ここで、再び金属キ
ャップ７および電極端子５を除く全面にエポキシ樹脂の
粉末蒸着を行う。
粉末蒸着を行うに当っては、金属キャップ７には、予
め剥離剤を塗られ、また電極端子５にエポキシ樹脂が蒸
着されないように粉末蒸着面の液面調整が行われる。こ
の粉末蒸着法は当業者において容易なことである。この
際、金属キャップ７に蒸着したエポキシ樹脂は予め剥離
剤が塗ってあるので、振動などを加えることにより容易
に取り去ることが出来る。
め剥離剤を塗られ、また電極端子５にエポキシ樹脂が蒸
着されないように粉末蒸着面の液面調整が行われる。こ
の粉末蒸着法は当業者において容易なことである。この
際、金属キャップ７に蒸着したエポキシ樹脂は予め剥離
剤が塗ってあるので、振動などを加えることにより容易
に取り去ることが出来る。
以上により金属キャップ７および電極端子５を除く印
刷配線板１の全面を均一にエポキシ樹脂層９で覆うこと
が出来、ワックス含浸層８との積層によりモジュール全
面の耐湿性を殆んど完璧に近づけることができる。尚、
金属キャプ７を樹脂で覆わなかったのは放熱効果を損わ
ないためである。
刷配線板１の全面を均一にエポキシ樹脂層９で覆うこと
が出来、ワックス含浸層８との積層によりモジュール全
面の耐湿性を殆んど完璧に近づけることができる。尚、
金属キャプ７を樹脂で覆わなかったのは放熱効果を損わ
ないためである。
第３図は本発明の他の実施例を示すPPGA半導体モジュ
ールの断面図である。
ールの断面図である。
本実施例によれば、スルー・ホール６に対する封穴処
理はエポキシ樹脂の粉末蒸着処理工程のあとに行われ
る。すなわち、ワックス含浸層８とエポキシ樹脂層９の
積層順序が前実施例と異なるだけである。しかし、これ
によって製造されるモジュールは、スルー・ホール６内
をワックス含浸層８が被覆しその他をワックス含浸層８
とエポキシ樹脂層９の積層膜が被覆しているので、その
耐湿性は同様に完璧に近いものである。
理はエポキシ樹脂の粉末蒸着処理工程のあとに行われ
る。すなわち、ワックス含浸層８とエポキシ樹脂層９の
積層順序が前実施例と異なるだけである。しかし、これ
によって製造されるモジュールは、スルー・ホール６内
をワックス含浸層８が被覆しその他をワックス含浸層８
とエポキシ樹脂層９の積層膜が被覆しているので、その
耐湿性は同様に完璧に近いものである。
以上詳細に説明したように、本発明のPPGA半導体モジ
ュールは印刷配線板を一度封穴処理し、さらに、半導体
チップ搭載後、半導体チップの放熱部および電極端子部
を除く印刷配線板全面をエポキシ樹脂でモールド化した
２重封止構造がとられているので印刷配線板面およびス
ルー・ホールから浸透する湿気がほとんど完璧に近いま
でに防ぐことが出来る。
ュールは印刷配線板を一度封穴処理し、さらに、半導体
チップ搭載後、半導体チップの放熱部および電極端子部
を除く印刷配線板全面をエポキシ樹脂でモールド化した
２重封止構造がとられているので印刷配線板面およびス
ルー・ホールから浸透する湿気がほとんど完璧に近いま
でに防ぐことが出来る。
第１図および第２図はそれぞれ本発明の一実施例を示す
PPGA半導体モジュールの斜視図およびそのＡ−Ａ′断面
図、第３図は本発明の他の実施例を示すPPGA半導体モジ
ュールの断面図、第４図および第５図はそれぞれ従来の
プラスチック・ピングリッドアレイ半導体モジュールを
示す斜視図である。 １……印刷配線板、２……半導体チップ搭載部、３……
半導体チップ、４……電極、５……ピングリッドアレイ
電極端子、６……スルー・ホール、７……金属キャッ
プ、８……ワックス含浸層、９……エポキシ樹脂層。
PPGA半導体モジュールの斜視図およびそのＡ−Ａ′断面
図、第３図は本発明の他の実施例を示すPPGA半導体モジ
ュールの断面図、第４図および第５図はそれぞれ従来の
プラスチック・ピングリッドアレイ半導体モジュールを
示す斜視図である。 １……印刷配線板、２……半導体チップ搭載部、３……
半導体チップ、４……電極、５……ピングリッドアレイ
電極端子、６……スルー・ホール、７……金属キャッ
プ、８……ワックス含浸層、９……エポキシ樹脂層。
Claims (1)
- 【請求項１】半導体チップ搭載部およびピングリッドア
レイを備える印刷配線板と、前記半導体チップ搭載部に
載置される半導体チップと、前記半導体チップを封止す
る金属キャップと、前記印刷配線板のスルー・ホールの
内面を被覆するワックス含浸層と、前記金属キャップお
よびピングリッドアレイ電極端子を除く印刷配線板上を
被覆する前記ワックス含浸層とエポキシ樹脂層の積層膜
とを含むことを特徴とするピングリッドアレイ半導体モ
ジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111311A JP2550991B2 (ja) | 1987-05-06 | 1987-05-06 | ピングリッドアレイ半導体モジュ−ル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111311A JP2550991B2 (ja) | 1987-05-06 | 1987-05-06 | ピングリッドアレイ半導体モジュ−ル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63275148A JPS63275148A (ja) | 1988-11-11 |
| JP2550991B2 true JP2550991B2 (ja) | 1996-11-06 |
Family
ID=14558009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62111311A Expired - Lifetime JP2550991B2 (ja) | 1987-05-06 | 1987-05-06 | ピングリッドアレイ半導体モジュ−ル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550991B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3432982B2 (ja) * | 1995-12-13 | 2003-08-04 | 沖電気工業株式会社 | 表面実装型半導体装置の製造方法 |
| US6165816A (en) * | 1996-06-13 | 2000-12-26 | Nikko Company | Fabrication of electronic components having a hollow package structure with a ceramic lid |
-
1987
- 1987-05-06 JP JP62111311A patent/JP2550991B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63275148A (ja) | 1988-11-11 |
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