JP2725719B2 - 電子部品及びその製造方法 - Google Patents
電子部品及びその製造方法Info
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- JP2725719B2 JP2725719B2 JP6286588A JP28658894A JP2725719B2 JP 2725719 B2 JP2725719 B2 JP 2725719B2 JP 6286588 A JP6286588 A JP 6286588A JP 28658894 A JP28658894 A JP 28658894A JP 2725719 B2 JP2725719 B2 JP 2725719B2
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- JP
- Japan
- Prior art keywords
- electrode body
- electronic component
- conductive adhesive
- face
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ホール素子やＦＥＴの
素子のパッケージの小型化・薄型化を可能とし、または
電子機器等への実装も小形化・薄型化を可能とし、ボン
ディングマシンによる自動装着が容易であり、かつ熱拡
散がすぐれている半導体装置等の電子部品及びその製造
方法に関するものである。 【０００２】 【従来の技術】従来のいわゆるフェースボンディングに
よりリードへ取付けられた半導体装置は図４に示すよう
に、セラミック基板１０上にコムリード３を接着したも
のに素子１を取り付け、これを樹脂２により封止してい
る。 【０００３】 【発明が解決しようとする課題】このような従来の構成
ではパッケージの厚みがセラミック基板１０のために厚
くなるばかりか、コムリード３はパッケージの横方向へ
のみ出る構造となり、又、熱拡散に対しても問題を有し
ていた。 【０００４】本発明は上記課題に鑑み、パッケージの厚
みが薄く、パッケージ底面にもリードを有し、又、熱拡
散に対しても有利な構成である半導体装置を提供するこ
とを目的とする。 【０００５】 【課題を解決するための手段】本発明の電子部品は、コ
ムリード等の塊状の導電体よりなる電極体に素子の電極
部を導電接着材で対面接続して、少なくとも素子の表面
を封止したものである。 【０００６】本発明の電子部品の製造方法は、電極体に
素子の電極部を導電接着材で対面接続する工程と、少な
くとも素子の表面を封止する工程とを備える。 【０００７】 【作用】上記の構成により、パッケージまたは実装状態
での薄型化ができ、また電極体が上面より見たときパッ
ケージより外にはみ出さなくとも、セットへ実装するこ
とができ、ボンディングマシンによる自動装着も容易に
なる。又、素子からの熱は露出した電極体により、効果
的に拡散される。 【０００８】 【実施例】図１は、本発明の一実施例による電子部品で
ある半導体装置の断面構造図であり、図１において、１
はアップサイドダウンに対面的に接着された半導体素子
（チップ）、２はエポキシ等の樹脂で六面体である直方
体等の任意な形状の外囲体に成形でき封止や接着等に用
いられる、３は電極体であるコムリードでＣｕやＦｅ上
にＮｉメッキ等が被着されている。４は、そのコムリー
ド３の面上に組立後メッキやディップにて形成した半田
層、５は電極でチップ１の表面に形成されたオーミック
電極や配線電極である。６はチップの電極５とコムリー
ド３の面とを接触、固定し結線させるためのＡｇペース
ト等の導電接着材またはろう材で、７はチップ１内の半
絶縁性基板の部分を示しており、８はチップ１内のイオ
ン注入やエピタキシャル等において形成された活性領域
部分を示している。９はチップ１上に形成された保護膜
を示している。 【０００９】本半導体装置は、コムリード３の面上にチ
ップ１の電極５を導電接着材で接続後、樹脂２で封止す
ることにより製造される。 【００１０】図２は図１に示したものの上部から見た外
観図であり、図３は、同じものを下部から見た外観図で
ある。 【００１１】 【発明の効果】以上のように本発明によれば、電極体に
素子の電極部を導電接着材で対面接続して、少なくとも
前記素子の表面を封止したことにより、パッケージの小
型化・薄型化を可能とし、または電子機器等への実装も
小形化・薄型化を可能とし、かつ熱拡散に対しても有効
な電子部品となり、又、パッケージ下部に電極リードを
有するため、ボンディングマシンによる自動装着も容易
になる等、実用上すぐれた効果がある。
素子のパッケージの小型化・薄型化を可能とし、または
電子機器等への実装も小形化・薄型化を可能とし、ボン
ディングマシンによる自動装着が容易であり、かつ熱拡
散がすぐれている半導体装置等の電子部品及びその製造
方法に関するものである。 【０００２】 【従来の技術】従来のいわゆるフェースボンディングに
よりリードへ取付けられた半導体装置は図４に示すよう
に、セラミック基板１０上にコムリード３を接着したも
のに素子１を取り付け、これを樹脂２により封止してい
る。 【０００３】 【発明が解決しようとする課題】このような従来の構成
ではパッケージの厚みがセラミック基板１０のために厚
くなるばかりか、コムリード３はパッケージの横方向へ
のみ出る構造となり、又、熱拡散に対しても問題を有し
ていた。 【０００４】本発明は上記課題に鑑み、パッケージの厚
みが薄く、パッケージ底面にもリードを有し、又、熱拡
散に対しても有利な構成である半導体装置を提供するこ
とを目的とする。 【０００５】 【課題を解決するための手段】本発明の電子部品は、コ
ムリード等の塊状の導電体よりなる電極体に素子の電極
部を導電接着材で対面接続して、少なくとも素子の表面
を封止したものである。 【０００６】本発明の電子部品の製造方法は、電極体に
素子の電極部を導電接着材で対面接続する工程と、少な
くとも素子の表面を封止する工程とを備える。 【０００７】 【作用】上記の構成により、パッケージまたは実装状態
での薄型化ができ、また電極体が上面より見たときパッ
ケージより外にはみ出さなくとも、セットへ実装するこ
とができ、ボンディングマシンによる自動装着も容易に
なる。又、素子からの熱は露出した電極体により、効果
的に拡散される。 【０００８】 【実施例】図１は、本発明の一実施例による電子部品で
ある半導体装置の断面構造図であり、図１において、１
はアップサイドダウンに対面的に接着された半導体素子
（チップ）、２はエポキシ等の樹脂で六面体である直方
体等の任意な形状の外囲体に成形でき封止や接着等に用
いられる、３は電極体であるコムリードでＣｕやＦｅ上
にＮｉメッキ等が被着されている。４は、そのコムリー
ド３の面上に組立後メッキやディップにて形成した半田
層、５は電極でチップ１の表面に形成されたオーミック
電極や配線電極である。６はチップの電極５とコムリー
ド３の面とを接触、固定し結線させるためのＡｇペース
ト等の導電接着材またはろう材で、７はチップ１内の半
絶縁性基板の部分を示しており、８はチップ１内のイオ
ン注入やエピタキシャル等において形成された活性領域
部分を示している。９はチップ１上に形成された保護膜
を示している。 【０００９】本半導体装置は、コムリード３の面上にチ
ップ１の電極５を導電接着材で接続後、樹脂２で封止す
ることにより製造される。 【００１０】図２は図１に示したものの上部から見た外
観図であり、図３は、同じものを下部から見た外観図で
ある。 【００１１】 【発明の効果】以上のように本発明によれば、電極体に
素子の電極部を導電接着材で対面接続して、少なくとも
前記素子の表面を封止したことにより、パッケージの小
型化・薄型化を可能とし、または電子機器等への実装も
小形化・薄型化を可能とし、かつ熱拡散に対しても有効
な電子部品となり、又、パッケージ下部に電極リードを
有するため、ボンディングマシンによる自動装着も容易
になる等、実用上すぐれた効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例半導体装置の断面図
【図２】本発明の一実施例半導体装置の上部より見た外
観図 【図３】本発明の一実施例半導体装置の下部より見た外
観図 【図４】従来例半導体装置の断面図 【符号の説明】 １ 半導体素子（チップ） ２ 樹脂 ３ コムリード ４ 半田層 ５ 電極 ６ 導電接着材 １０ セラミック基板
観図 【図３】本発明の一実施例半導体装置の下部より見た外
観図 【図４】従来例半導体装置の断面図 【符号の説明】 １ 半導体素子（チップ） ２ 樹脂 ３ コムリード ４ 半田層 ５ 電極 ６ 導電接着材 １０ セラミック基板
Claims (1)
- (57)【特許請求の範囲】 １．塊状の導電体よりなる電極体の１面側に素子の電極
部を少なくとも導電接着材を用いて対面接続し、前記素
子の表面と前記導電接着材の周囲とを樹脂で前記電極体
と共に一体に封止して前記電極体の他面側をほぼ平坦面
とし、前記平坦面から半田が突出した電子部品。 ２．電極体がコムリードである特許請求の範囲第１項記
載の電子部品。 ３．電極体と前記チップ状素子とを六面体形状に樹脂封
止した特許請求の範囲第１項記載の電子部品。 ４．両端が等間隔の複数の導電体を絶縁体により所定厚
さの平板状に成形した電極体を用いた特許請求の範囲第
１項記載の電子部品。 ５．前記導電接着材が少なくともＡｇを含むペーストで
ある特許請求の範囲第１項記載の電子部品。 ６．塊状の導電体よりなる電極体の１面側に素子の電極
部を導電接着材で対面接続する工程と、前記素子の表面
と前記導電接着材とを樹脂で前記電極体と共に一体に樹
脂封止し前記電極体の他面側をほぼ平坦面にする工程
と、前記平坦面から半田を突出させる工程とを有する電
子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6286588A JP2725719B2 (ja) | 1994-11-21 | 1994-11-21 | 電子部品及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6286588A JP2725719B2 (ja) | 1994-11-21 | 1994-11-21 | 電子部品及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59250034A Division JPH0795580B2 (ja) | 1984-11-27 | 1984-11-27 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8102396A Division JP2851822B2 (ja) | 1996-04-24 | 1996-04-24 | 電子部品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254655A JPH07254655A (ja) | 1995-10-03 |
| JP2725719B2 true JP2725719B2 (ja) | 1998-03-11 |
Family
ID=17706366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6286588A Expired - Lifetime JP2725719B2 (ja) | 1994-11-21 | 1994-11-21 | 電子部品及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2725719B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180102287A1 (en) * | 2016-10-06 | 2018-04-12 | Nexperia B.V. | Leadframe-less surface mount semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58109254U (ja) * | 1982-01-20 | 1983-07-25 | 株式会社日立製作所 | フエ−スダウン接続形チツプ用チツプキヤリヤ− |
-
1994
- 1994-11-21 JP JP6286588A patent/JP2725719B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07254655A (ja) | 1995-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |