JP2545630B2 - フレーム受信処理回路 - Google Patents
フレーム受信処理回路Info
- Publication number
- JP2545630B2 JP2545630B2 JP2051556A JP5155690A JP2545630B2 JP 2545630 B2 JP2545630 B2 JP 2545630B2 JP 2051556 A JP2051556 A JP 2051556A JP 5155690 A JP5155690 A JP 5155690A JP 2545630 B2 JP2545630 B2 JP 2545630B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- circuit
- hdlc
- communication port
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Communication Control (AREA)
Description
【発明の詳細な説明】 〔概要〕 高い信頼性を有するHDLCフレームを受信処理する回路
に関し、 通信ポート部に入力されるHDLCフレームに対する受信
処理負荷を軽減することを目的とし、通信ポート部を備
えたHDLCフレームを受信処理するフレーム受信処理回路
において、受信フレームからのHDLCフラグ以外のデータ
を出力するフラグ判別回路と、該フラグ判別回路からの
出力データを該HDLCフレームに変換する前の原フレーム
に戻す原フレーム復活回路と、該原フレーム復活回路の
出力データが自局アドレスと一致するか否かを判別する
自局アドレス判別回路と、該自局アドレス判別回路が自
局アドレスと一致判別したときだけ該原フレームをHDLC
フレームに変換した受信フレームに戻して該通信ポート
部に出力する受信フレーム復活回路と、該自局アドレス
判別回路が自局アドレスと不一致判別したときだけ該通
信ポート部への受信クロックを禁止するクロック制御部
とで構成する。
に関し、 通信ポート部に入力されるHDLCフレームに対する受信
処理負荷を軽減することを目的とし、通信ポート部を備
えたHDLCフレームを受信処理するフレーム受信処理回路
において、受信フレームからのHDLCフラグ以外のデータ
を出力するフラグ判別回路と、該フラグ判別回路からの
出力データを該HDLCフレームに変換する前の原フレーム
に戻す原フレーム復活回路と、該原フレーム復活回路の
出力データが自局アドレスと一致するか否かを判別する
自局アドレス判別回路と、該自局アドレス判別回路が自
局アドレスと一致判別したときだけ該原フレームをHDLC
フレームに変換した受信フレームに戻して該通信ポート
部に出力する受信フレーム復活回路と、該自局アドレス
判別回路が自局アドレスと不一致判別したときだけ該通
信ポート部への受信クロックを禁止するクロック制御部
とで構成する。
本発明は、フレーム受信処理回路に関し、特に高い信
頼性を有するHDLC（ハイレベル・データリンク制御手
順）フレームを受信処理する回路に関するものである。
頼性を有するHDLC（ハイレベル・データリンク制御手
順）フレームを受信処理する回路に関するものである。
近年、通信網の拡大に伴い、より信頼性の高い通信手
段を求めるユーザが増えてきており、これに伴ってHDLC
フレームを使用した複雑なプロトコル制御を必要とする
が高い信頼性を与える通信系統が普及されつつある。
段を求めるユーザが増えてきており、これに伴ってHDLC
フレームを使用した複雑なプロトコル制御を必要とする
が高い信頼性を与える通信系統が普及されつつある。
しかも、本来、ポイント・ツウ・ポイント通信にのみ
利用されていたものが、複数のユーザ（数十局から数百
局）を収容した大規模なネットワークにも利用されつつ
あり、ポイント・ツウ・マルチポイント通信又はマルチ
ポイント・ツウ・マルチポイント通信にも利用されるよ
うになっている。
利用されていたものが、複数のユーザ（数十局から数百
局）を収容した大規模なネットワークにも利用されつつ
あり、ポイント・ツウ・マルチポイント通信又はマルチ
ポイント・ツウ・マルチポイント通信にも利用されるよ
うになっている。
このように数百を越える多数のユーザ局を識別するた
めには、その識別コード（HDLCフレームでは、アドレス
フィールドと呼ぶ）も従来からのビット数（８ビット）
以上のビット数のアドレスフィールドに拡張する必要が
ある。
めには、その識別コード（HDLCフレームでは、アドレス
フィールドと呼ぶ）も従来からのビット数（８ビット）
以上のビット数のアドレスフィールドに拡張する必要が
ある。
第４図は従来のフレーム受信処理回路を示したもの
で、通信制御回路（LSI）11と、ファームウェア12を構
成するCPU13及びメモリ14とで通信ポート部を構成して
いる。
で、通信制御回路（LSI）11と、ファームウェア12を構
成するCPU13及びメモリ14とで通信ポート部を構成して
いる。
このような通信ポート部の通信制御回路11にHDLCフレ
ームデータが受信されると、現在市販されているHDLCモ
ードの通信制御機能を有する通信制御用LSIとしての通
信制御回路11は、その内蔵機能として８ビットまでの受
信アドレスの自動チェック機能を備えているが、上記の
ように８ビット以上の例えば16ビットに対応できるもの
が少ないため、このようなアドレス拡張モードで使用す
る場合には、通信制御回路11の通信制御用LSIが持つ自
動アドレスチェック機能を使用せず、この通信制御回路
11を制御するファームウェア12にその機能を肩代わりさ
せる。
ームデータが受信されると、現在市販されているHDLCモ
ードの通信制御機能を有する通信制御用LSIとしての通
信制御回路11は、その内蔵機能として８ビットまでの受
信アドレスの自動チェック機能を備えているが、上記の
ように８ビット以上の例えば16ビットに対応できるもの
が少ないため、このようなアドレス拡張モードで使用す
る場合には、通信制御回路11の通信制御用LSIが持つ自
動アドレスチェック機能を使用せず、この通信制御回路
11を制御するファームウェア12にその機能を肩代わりさ
せる。
即ち、第５図のフローチャートに示すように、受信す
るフレーム全てをひとつ残らず取り込み、メモリ14に格
納した後、そのアドレスフィールド（16ビット）をCPU1
3によりチェックして、自局宛の受信フレームだけを受
信処理するようにしていた。
るフレーム全てをひとつ残らず取り込み、メモリ14に格
納した後、そのアドレスフィールド（16ビット）をCPU1
3によりチェックして、自局宛の受信フレームだけを受
信処理するようにしていた。
しかしながら、ポイント・ツウ・マルチポイント通信
又はマルチポイント・ツウ・マルチポイント通信におい
ては上述の如く、ユーザ数が多くなると受信するフレー
ムが増大し、ファームウェアの処理能力が追いつかなく
なったり、或いはハードウェア規模を犠牲にしてもっと
処理能力の大きなCPUに変更しなければならなかった。
又はマルチポイント・ツウ・マルチポイント通信におい
ては上述の如く、ユーザ数が多くなると受信するフレー
ムが増大し、ファームウェアの処理能力が追いつかなく
なったり、或いはハードウェア規模を犠牲にしてもっと
処理能力の大きなCPUに変更しなければならなかった。
従って、本発明は、通信ポート部に入力されるHDLCフ
レームに対する受信処理負荷を軽減することを目的とす
る。
レームに対する受信処理負荷を軽減することを目的とす
る。
上記の課題を解決するため、本発明に係るフレーム受
信処理回路は、第１図に原理的に示すように、通信ポー
ト部５を備えたHDLCフレームを受信処理するフレーム受
信処理回路において、受信フレームからのHDLCフラグ以
外のデータを出力するフラグ判別回路１と、該フラグ判
別回路１からの出力データを該HDLCフレームに変換する
前の原フレームに戻す原フレーム復活回路２と、該原フ
レーム復活回路２の出力データが自局アドレスと一致す
るか否かを判別する自局アドレス判別回路３と、該自局
アドレス判別回路３が自局アドレスと一致判別したとき
だけ該原フレームをHDLCフレームに変換した受信フレー
ムに戻して該通信ポート部５に出力する受信フレーム復
活回路４と、該自局アドレス判別回路３が自局アドレス
と不一致判別したときだけ該通信ポート部５への受信ク
ロックを禁止するクロック制御部６とを備えている。
信処理回路は、第１図に原理的に示すように、通信ポー
ト部５を備えたHDLCフレームを受信処理するフレーム受
信処理回路において、受信フレームからのHDLCフラグ以
外のデータを出力するフラグ判別回路１と、該フラグ判
別回路１からの出力データを該HDLCフレームに変換する
前の原フレームに戻す原フレーム復活回路２と、該原フ
レーム復活回路２の出力データが自局アドレスと一致す
るか否かを判別する自局アドレス判別回路３と、該自局
アドレス判別回路３が自局アドレスと一致判別したとき
だけ該原フレームをHDLCフレームに変換した受信フレー
ムに戻して該通信ポート部５に出力する受信フレーム復
活回路４と、該自局アドレス判別回路３が自局アドレス
と不一致判別したときだけ該通信ポート部５への受信ク
ロックを禁止するクロック制御部６とを備えている。
第１図において、HDLC受信フレームがフラグ判別回路
１に入力されると、入力フレーム中のデータがHDLCフラ
グであるか否かが判別され、HDLCフラグでないときだけ
出力されて原フレーム復活回路２に送られる。
１に入力されると、入力フレーム中のデータがHDLCフラ
グであるか否かが判別され、HDLCフラグでないときだけ
出力されて原フレーム復活回路２に送られる。
原フレーム復活回路２では、受信したフレームがHDLC
というプロトコル制御を行うために特殊な符号変換が施
されていることに鑑み、その様な特殊な符号転換を除い
た原フレームに戻す。
というプロトコル制御を行うために特殊な符号変換が施
されていることに鑑み、その様な特殊な符号転換を除い
た原フレームに戻す。
そして、この原フレームのデータに基づいて自局アド
レス判別回路３がフレーム中のアドレスフィールドから
自局宛フレームか否かを判別する。
レス判別回路３がフレーム中のアドレスフィールドから
自局宛フレームか否かを判別する。
また、原フレームは通信ポート部５でのHDLCフレーム
受信処理を行うような形に戻しておかなければならない
ので、自局アドレス判別回路３での判別結果が自局アド
レスと判別したときには受信フレーム復活回路４で原フ
レーム復活回路２からの原フレームをHDLCフレームに戻
す。
受信処理を行うような形に戻しておかなければならない
ので、自局アドレス判別回路３での判別結果が自局アド
レスと判別したときには受信フレーム復活回路４で原フ
レーム復活回路２からの原フレームをHDLCフレームに戻
す。
従って、受信フレーム復活回路４からの自局宛の受信
フレームを通信ポート部５に送って受信処理する。
フレームを通信ポート部５に送って受信処理する。
この場合、自局アドレス判別回路３での判別結果を受
けたクロック制御部６が通信ポート部５の受信クロック
を停止させて受信フレーム復活回路４から出力された自
局宛でないフレームを通信ポート部５には受信させない
ようにしている。
けたクロック制御部６が通信ポート部５の受信クロック
を停止させて受信フレーム復活回路４から出力された自
局宛でないフレームを通信ポート部５には受信させない
ようにしている。
このようにして、通信ポート部５が自局宛のみを間欠
的にではあるが連続して受信することとなり、の受信処
理負荷を自局宛のみに軽減することができる。
的にではあるが連続して受信することとなり、の受信処
理負荷を自局宛のみに軽減することができる。
第２図は、本発明に係るフレーム受信処理回路の一実
施例を示したもので、この実施例では、原フレーム復活
回路２として“0"削除回路を用い、受信フレーム復活回
路４として“0"挿入回路を用いている。
施例を示したもので、この実施例では、原フレーム復活
回路２として“0"削除回路を用い、受信フレーム復活回
路４として“0"挿入回路を用いている。
ここで、“0"削除と“0"挿入を必要とするHDLCフレー
ムの特徴を第３図で説明すると、受信フレーム間には必
ずHDLCフラグ“7E"(01111110)HEXが付加されているが、
このHDLCフラグとデータフレームとを区別するため、
“1"が５ビット連続したときにはその後のビットに“0"
を挿入するという規則になっている。
ムの特徴を第３図で説明すると、受信フレーム間には必
ずHDLCフラグ“7E"(01111110)HEXが付加されているが、
このHDLCフラグとデータフレームとを区別するため、
“1"が５ビット連続したときにはその後のビットに“0"
を挿入するという規則になっている。
このため、フレーム中のアドレスフィールドにおいて
その受信局のアドレスがたまたま“1"が５ビット連続す
るときにはその後に“0"が挿入されているので、自局ア
ドレスの判別を行うには“0"削除回路２でその“0"ビッ
トを削除して原フレーム状態に戻す必要があり、また、
通信ポート部５でHDLCフレームの受信処理を行うために
は、“0"を削除したままでは処理できないので、“0"挿
入回路４で再び“0"を挿入してHDLC受信フレームに復活
させる必要がある。
その受信局のアドレスがたまたま“1"が５ビット連続す
るときにはその後に“0"が挿入されているので、自局ア
ドレスの判別を行うには“0"削除回路２でその“0"ビッ
トを削除して原フレーム状態に戻す必要があり、また、
通信ポート部５でHDLCフレームの受信処理を行うために
は、“0"を削除したままでは処理できないので、“0"挿
入回路４で再び“0"を挿入してHDLC受信フレームに復活
させる必要がある。
例えば、一例として自局アドレスが“FD"(11111100)
HEXであるとすると、受信したHDLCフレームフォーマッ
トとしては、“111110100"となり、これが、“0"削除回
路２で“11111100"に戻されて自局アドレス判別回路３
で自局宛アドレスと判別され、一致信号が“0"挿入回路
４とクロック制御部６とに送られる。
HEXであるとすると、受信したHDLCフレームフォーマッ
トとしては、“111110100"となり、これが、“0"削除回
路２で“11111100"に戻されて自局アドレス判別回路３
で自局宛アドレスと判別され、一致信号が“0"挿入回路
４とクロック制御部６とに送られる。
従って、“0"挿入回路４では再び受信したフレームの
状態“111110100"に戻して通信ポート部５がHDLCの正常
な動作が行える形にする。勿論、このときにはクロック
制御部６から通信制御回路11に対して受信クロックが与
えられることとなる。
状態“111110100"に戻して通信ポート部５がHDLCの正常
な動作が行える形にする。勿論、このときにはクロック
制御部６から通信制御回路11に対して受信クロックが与
えられることとなる。
以上説明したように、本発明に係るフレーム受信処理
回路によれば、HDLCフレームを原フレームに戻して自局
宛であるか否かを判定し、自局宛のもののみ受信フレー
ムの状態に復活させて通信ポート部へ取り込むように構
成したので、通信ポート部での受信データは全て自局向
けフレームとなり、ファームウェア制御により行われる
取り込み処理が無駄なく起動されることとなり、CPUの
処理負荷を大幅に軽減することができる。
回路によれば、HDLCフレームを原フレームに戻して自局
宛であるか否かを判定し、自局宛のもののみ受信フレー
ムの状態に復活させて通信ポート部へ取り込むように構
成したので、通信ポート部での受信データは全て自局向
けフレームとなり、ファームウェア制御により行われる
取り込み処理が無駄なく起動されることとなり、CPUの
処理負荷を大幅に軽減することができる。
また、自局宛であると判別されたHDLCフレームを入力
した通信ポート部では、受信アドレスの自動チェックを
行う必要がなくなる。
した通信ポート部では、受信アドレスの自動チェックを
行う必要がなくなる。
第１図は、本発明に係るフレーム受信処理回路を原理的
に示したブロック図、 第２図は、本発明に係るフレーム受信処理回路の一実施
例を示すブロック図、 第３図は、本発明及び従来例に共通なHDLCフレームのフ
ォーマット図、 第４図は、従来例の通信ポート部を示すブロック図、 第５図は、通信ポート部のCPUの処理手順を示すフロー
チャート図、である。 第１図において、 １…HDLCフラグ判別回路、２…原フレーム復活回路、３
…自局アドレス判別回路、４…受信フレーム復活回路、
５…通信ポート部、６…クロック制御部。 図中、同一符号は同一又は相当部分を示す。
に示したブロック図、 第２図は、本発明に係るフレーム受信処理回路の一実施
例を示すブロック図、 第３図は、本発明及び従来例に共通なHDLCフレームのフ
ォーマット図、 第４図は、従来例の通信ポート部を示すブロック図、 第５図は、通信ポート部のCPUの処理手順を示すフロー
チャート図、である。 第１図において、 １…HDLCフラグ判別回路、２…原フレーム復活回路、３
…自局アドレス判別回路、４…受信フレーム復活回路、
５…通信ポート部、６…クロック制御部。 図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】通信ポート部を備えたHDLCフレームを受信
処理するフレーム受信処理回路において、 受信フレームからのHDLCフラグ以外のデータを出力する
フラグ判別回路と、 該フラグ判別回路からの出力データを該HDLCフレームに
変換する前の原フレームに戻す原フレーム復活回路と、 該原フレーム復活回路の出力データが自局アドレスと一
致するか否かを判別する自局アドレス判別回路と、 該自局アドレス判別回路が自局アドレスと一致判別した
ときだけ該原フレームをHDLCフレームに変換した受信フ
レームに戻して該通信ポート部に出力する受信フレーム
復活回路と、 該自局アドレス判別回路が自局アドレスと不一致判別し
たときだけ該通信ポート部への受信クロックを禁止する
クロック制御部と、 を備えたことを特徴とするフレーム受信処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2051556A JP2545630B2 (ja) | 1990-03-01 | 1990-03-01 | フレーム受信処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2051556A JP2545630B2 (ja) | 1990-03-01 | 1990-03-01 | フレーム受信処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03253153A JPH03253153A (ja) | 1991-11-12 |
| JP2545630B2 true JP2545630B2 (ja) | 1996-10-23 |
Family
ID=12890268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2051556A Expired - Lifetime JP2545630B2 (ja) | 1990-03-01 | 1990-03-01 | フレーム受信処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2545630B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5441219B2 (ja) * | 2009-06-26 | 2014-03-12 | ルネサスエレクトロニクス株式会社 | 半導体装置及びシリアルインタフェース回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3044357U (ja) * | 1997-06-13 | 1997-12-22 | 東京防音株式会社 | 防音犬舎 |
-
1990
- 1990-03-01 JP JP2051556A patent/JP2545630B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03253153A (ja) | 1991-11-12 |
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