JP2536915B2 - デ―タ処理装置クラスタ―に使用するコンピュ―タ相互結合カプラ - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明は一般的にはコンピュータシステムの相互結合
の分野に関するものであり、さらに詳しくは、コンピュ
ータシステム内の各種のデータ処理装置間でのデータ・
パケットの伝送に関するものである。特に、本発明は、
各種のデータ処理装置間でのアドレスされたデータ・パ
ケットの伝送を調停するためのコンピュータ相互結合用
カプラに関するものである。

〔背景技術〕

従来のデジタル・コンピュータ・システムは少なくと
もメモリ、入出力装置、及びデータ・プロセッサを備え
ている。メモリは、アドレス可能な記憶場所に情報を格
納する。この情報としては、コマンドおよびレスポンス
を含む、データ処理のためのデータおよび命令がある。
データ・プロセッサは、メモリに対して情報の転送を行
い、入力した情報をデータあるいは命令として翻訳し、
また命令に従ってデータ処理を行う。入出力装置も、入
力されたデータを格納し、出力された処理データを格納
するために、メモリと接続されている。

典型的な小型のコンピュータ・システムは、中央処理
ユニット、メモリ、入出力ユニットおよび電源を有して
おり、これらキャビネット内に一体に取付けられてい
る。このキャビネットはフレームを中心に形成されてお
り、このフレームには、中央処理ユニット、メモリおよ
び入出力ユニット等のプリント回路基板を受け入れる平
行に配置されたスロットを形成しているラック、すなわ
ち「カード・ケージ」が構成されている。回路基板の内
側端には、カード・ケージの「背面」上の接続部に結合
する端子が配置されている。この「背面」には平行配列
された多数の導電体であるバスが配置されており、これ
らのバスは、基板間を相互結合し、基板を電源に接続
し、入出力ユニットを多数の入出力ポートに接続してい
る。これらのバスによって、アドレスおよびデータ、コ
ントロールおよび状態信号が伝送され、また電力供給お
よび接地が行われる。典型的な入出力ポートは、コンソ
ール端子用のポートを備えており、またフロッピ・ディ
スク・ドライブ、テープ・ドライブ、高速プリンタある
いはハード・ディスク・ドライブ等の、高速入出力装置
あるいは大容量メモリ用のポートを少なくとも一つは備
えている。

回路技術の進歩によって、各メモリあるいは入出力装
置に対して専用に機能する付加データ・プロセッサの使
用が実用化されるようになっている。この結果、典型的
な中央処理ユニット用のキャビネット内においては、数
値計算用の第１のデータ・プロセッサおよび中央メモリ
用の第２のデータ・プロセッサが配置される場合があ
り、例えば、メモリの一部で入出力データのフォーマッ
チングあるいはバッファリングを行う一方で、メモリの
他の部分で数値計算が行われる。また、キャビネットの
外部にある中央処理装置用の入出力装置あるいは大容量
メモリ装置では、データのバッファリング用およびセン
トラル・プロセッサからの高レベルのコマンドに応答し
て、装置を制御するために使用するデータ処理ユニット
を少なくとも１つは備えているのが一般的である。

近年においては、計算能力およびデータ記憶能力とし
て、数個の中央処理ユニットによって実現される能力以
上の能力が要求されるようになってきている。大規模シ
ミュレーション等の特定用途に対しては、アドレス、デ
ータおよびコントロールのバスによって結合された多数
のセントラル・プロセッサおよびメモリを備えた大型コ
ンピュータによってのみこのような要求が満足されてい
るに過ぎない。しかし、一般的な用途に対しては、異な
った場所に多数の一般的な中央処理ユニット、入出力装
置および大容量メモリ装置が配置され、これらが相互に
接続されて通信できるようになっているコンピュータ・
ネットワークを構築することの方がより経済的である。
中央処理ユニットはそれぞれ１つ以上の大容量メモリ・
ユニットを分け合って、共通のデータ・ベースに対する
アクセスおよびその更新を行うことが一般的である。

ネットワーク内でのデータ処理装置間の通信に使用可
能な情報転送法は数多くあるが、代表的な方法は、各種
の要素間を相互接続している通信リソース（すなわち、
チャネルあるいはバス）を分け合って使用するものであ
る。一般的に言って、シェア型バスを介しての二つの装
置間の伝送動作には２つのステップが必要とされる。こ
の理由は、各装置は同時に伝送を行う能力があるからで
ある。第１のステップでは、規定インターバルの間でバ
ス・コントロールを取得するためのユニットを駆動す
る。第２のステップでは、バスを介しての情報転送を行
うためにユニット駆動する。

バス・コントロールの取得のためには、バス・アクセ
スを要求している装置のうちの特定のものを選択するた
めの調停動作が必要である。この調停動作には二つの一
般的な方法が知られている。一つは「集中形」調停であ
り、もう一つは「分散形」調停である。集中型調停にお
いては、単一の集中優先回路あるいは装置がバス・アク
セスの要求全てを受け取り、ある時点で要求を出してい
る装置のうちの何れのものに対して最も高い優先順位を
付与して、バスの使用を許可するのかを決定する。一
旦、そのような装置が選択されると、バスの制御が可能
となり、転送が有効となる。これに対して、分散形調停
においては、バスに接続されている各ユニットには特定
の優先順位が割当られ、各ユニットは個別に、バス・コ
ントロールを取得したい場合には、それぞれがバス・コ
ントロールを取得するために充分な優先順位を有してい
るのか否かを判別する。優先順位の高いユニットが同時
にバスへのアクセスを要求している場合には、それより
も低い優先順位の装置は、自身が最も高い優先順位を有
する要求側となるときまで待機する必要がある。

分散形調停法は、「コリジョン・ディテクションを備
えた搬送検知多重アクセス」（CSMA/CD）として知られ
ており、同軸ケーブル等の単一のビット・シリアル・ラ
インを介しての多数の装置による通信を可能にする。各
装置は、チャネルをモニターすると共に、二台の装置が
同時に転送を行っているときを指示するための回路を備
えている。転送を行っている装置が、同時に別の装置が
転送を行っていることを検出した時には、双方の装置は
転送動作を中止する。しかる後に、双方の装置はチャネ
ルがクリアされた後に転送を再度トライする。

従来の同軸ケーブルによるシリアル・データ通信ネッ
トワークは「イーザ・ネット」として知られている。こ
のイーザ・ネットは、最大10メガビット／秒で動作し、
ネットワーク・セグメント上において最大1023のアドレ
ス可能な装置を提供できる。このイーザ・ネットは、非
常に多数のタイムシェアリング端末を中央処理ユニット
にリンクする場合に特に有用である。

個別のデータ処理装置間において、シェア型バスを介
して高速で情報転送を行うためには、高速同期化、アイ
ソレーション、および高信頼性のデータ転送といった別
の要求を満たす必要がある。これらの要求を満足するた
めに、特別仕様のハードウエアおよび通信プロトコルが
考案されてきている。

離れた位置にあるデータ処理装置を結合する多重バス
を介して並列に高速でデータ伝送を行うことは、伝播速
度に変動があるために、ほとんど実用的ではない。ま
た、高速な同期化を行う必要があるために、ノン・リタ
ーン・ツー・ゼロのフォーマットでデータを伝送するこ
とは望ましくない。一本あるいは多数本のシリアル・デ
ータの流れを、モジュレートしたフォーマットあるいは
セルフ・クロッキング・フォーマットで伝送することが
望ましい。望ましいフォーマットは、マンチェスタ・エ
ンコーディングであり、これはスチュアートの米国特許
第4,592,072号公報およびスチュアート等による米国特
許第4,450,572号に記載されており、これらの内容は本
明細書内に参照として組み込まれている。マンチェスタ
・エンコーディングは直流および低周波成分を除去でき
るという利点もあり、この結果、エンコードされた信号
は直ちに単一のアイソレーション・トランスフォーマを
通過することになる。

シェア型データ・ベースを有するコンピュータ・ネッ
トワークにおいては、確実なデータ伝送を行うことが特
に重要である。このような場合、データ・ベースの更新
中におけるどのような割り込みも、発生するおそれのあ
るエラーを訂正するために、更新セントラル・プロセッ
サによって検出される必要があり、またこのような割り
込みは、他のセントラル・プロセッサが一部変更されて
使用されないデータを使用することのないように、メモ
リ・サーバによって検出される必要がある。

確実な高速データ伝送を行うための通信プロトコル
は、シュトレッカ等による米国特許第4,560,985号公報
に開示されており、この内容は参照としてここに組み込
まれる。調停は、各データ処理装置がシェア型チャネル
上でほぼ等しいアクセスの機会を得るように、回転順、
すなわち「円形ロビン」に基づき行うことが望ましい。
チャネル上にキャリヤが存在しないことは、データ処理
装置がアクセスを取得しようと試みたことを示してい
る。調停タイマは、一定の期間以内にキャリヤが不存在
とならなかった時に伝送が失敗したことを示す。データ
・パケットの破壊あるいは他の伝送エラーは、周期的な
冗長度チェック等のエラー検出コードによって検出され
る。

データ処理装置が正確にデータ・パケットを受け取っ
た場合には、アクノリッジメント・コードを折り返し伝
送することによって、そのパケットを受け取ったことを
直ちに確認する。データ・パケットが受け取られると、
処理された時には、ポジティブ・アクノリッジメント・
コード（ACK）が戻される。情報パケットが正確に受け
取られたものの、処理することが出来なかった時には、
ネガティブ・アクノリッジメント・コード（NAK）が戻
される。典型的な場合には、このネガティブ・アクノリ
ッジメント・コードは、受け取ったデータ・パケットが
バッファを利用出来ないために処理できず、従って、受
け取られたデータが破棄されたことを示している。

アクノリッジメント・コードの伝送を行うための調停
は不要である。それは、受け取られたデータ・パケット
のキャリヤが伝送チャネルから除去されると同時にこの
コードは伝送されるからである。アクノリッジメント・
コードの伝送は一定の期間内に終了しなければならな
い。この一定の期間の経過後は、他のデータ処理装置が
調停動作および別個のデータ・パケットの伝送を開始す
る可能性がある。

データ処理装置が、データ・パケットの伝送後直ちに
アクノリッジメント・コードを受け取らなかった場合に
は、最伝送を予め定めた回数まで連続して試みる必要が
ある。同様に、ネガディブ・アクノリッジメント・コー
ドを受け取ったときには、それよりも幾分か多い回数だ
け再伝送を試みる必要がある。デッドロックを打破する
ために、データ・パケットが再伝送可能な場合には、擬
似乱数的な判別である「銭はじき」判別を行う必要があ
る。この判別結果が「真」ならば、再伝送が試みられ
る。この判別結果が「偽」であるならば、データ処理装
置は一定の遅延期間の間待機して、判別動作を繰り返
す。この遅延時間としては、例えば、データ処理装置の
全てがチャネルをアクセスするために必要な最小時間は
最低必要である。換言すると、全てのデータ処理ユニッ
トが再伝送を試みようとしている場合には、破壊の検出
および調停に必要とする時間の他に、データ・パケット
の伝送およびアクノリッジメント・コードの再伝送を行
うことのできる時間がなければならない。

上記とは別の伝送チャネルが、通信における高有効性
および高信頼性を確保するために必要である。ストレッ
カらの米国特許第4,490,785号に開示されているよう
に、全てのチャネルが等しい可能性を有している場合
に、ランダムに別のチャネルを行う必要がある。チャネ
ル選択のタスクは、別のチャネル間で分配使用されるイ
ンターフェース回路によって行われる必要がある。

上述した通信技術を使用するデータ処理装置を結合す
るためには、一般的には、装置のクラスターを直接に、
各装置用の別個のワインディングを有する中央に位置す
る一対の信号トランスフォーマに接続する。各トランス
フォーマによって、データ処理装置を相互結合している
シェア型チャネルが形成され、トランスフォーマが中央
位置にあることによって、伝送遅延が確実に最小とされ
る。しかし、このようなコンピュータの相互結合用カプ
ラでは、伝送バンド幅が制限され、あるいはシェア型チ
ャネルのスループットに制限があることに起因して、接
続性にある程度の制限がある。データ処理装置が中央ト
ランスフォーマに対して追加して相互結合された場合に
は、各プロセッサに比例してその伝送バンド幅のシェア
型が狭くなってしまう。よって、データ処理ユニットを
追加して相互結合するためには、多数のチャネルを介し
て同時に伝送が行われるように別個のチャネルを追加す
る必要がある。しかし、この場合、各データ処理ユニッ
トに対しては、ポートおよびインターフェース回路を追
加する必要がある。さらには、これらのポートおよびイ
ンターフェース回路は同一のものとすることはできな
い。これは、追加した手段は、伝送用の特定のポートを
選択し、ポートのうちの特定のものから入力されるデー
タを受け取るために必要とされるからである。このよう
な修正を既存のコンピュータ装置上に構成すること決し
て望ましいことではない。

〔発明の概要〕

本発明の第１の目的は、接続性およびバンド幅が改善
され、しかも既存のコンピュータ装置に対して実質的な
修正を施すことの必要としない改善されたコンピュータ
相互結合用カプラを実現することにある。

本発明の第２の目的は、相互接続された装置のクラス
タ構成を容易に変更できるようになったこのような改善
されたコンピュータの相互結合用カプラを実現すること
にある。本発明のこれに関連した目的は、冗長チャネル
を備えたこのようなカプラを実現して、各冗長チャネル
に対して上記のクラスタ構成を確実に一致させるように
することにある。

本発明の第３の目的は、コンピュータ装置を追加して
相互結合するための段階的に拡張できる能力を備えたこ
のような改善されたコンピュータ相互結合用カプラを実
現することにある。

本発明の第４の目的は、内部欠陥が発生したときにデ
ータ交換を停止し、この内部欠陥を診断して欠陥のある
回路を分離すると共にこの回路を特定することの可能と
なった、このような改善されたコンピュータ相互結合用
カプラを実現することにある。

本発明の第５の目的は、欠陥のある回路基板を新たな
あるいは修理した回路基板と交換するのみで、修理後た
だちに全稼働状態に復帰でき、カプラを解析して欠陥回
路基板の修理のための情報を検査する必要のないよう
に、改善されたコンピュータ相互結合用カプラを形成す
ることにある。

これらの目的およびその他の目的を達成するために、
コンピュータ相互結合用カプラは、多数の処理装置の各
チャネルを相互接続するための複数の選択ジャンクタを
有している。このコンピュータ相互結合用カプラは、利
用可能なジャンクタを選択することによって、アドレス
されたデータ・パケットをルート指定するための論理回
路を有している。ルート指定手続きを発生データ・プロ
セッサの側に明確にするために、メッセージの最初の部
分は、このルート指定手続きを実行するために必要な時
間の間に、ファースト・イン・ファースト・アウト・バ
ッファ内に格納される。

バッファ容量の制限による実用上の制約に起因して、
ビジー状態のチャネル用のメッセージの幾つかは破棄し
なければならない。これらのメッセージを再伝送でき、
ファースト・カム・ファースト・サーブ原則に基づきル
ート指定できるようにするためには、目的チャネルがビ
ジーでなくなったらすぐに、メッセージをビジー状態の
チャネルに送る要求を、目的チャネルに割り当てた各フ
ァースト・イン・ファースト・アウト・キュー上に出
す。しかる後に、目的キューは満足されていない各チャ
ネルへのアクセスの要求の命令リストを記憶する。一
旦、チャネルがビジー状態でなくなると、チャネルは一
時的にキューの先頭位置において、最も古い要求を満足
するために保持される。再伝送メッセージがルート指定
された時に、あるいは予め設定した時間が経過した時点
で、このキューの先頭位置の要求はキューから除去され
る。

目的チャネルが利用可能になり、満たされていなかっ
た先の要求が行われてしまうまでの時点に先立って、ル
ーティング回路が破棄されたメッセージの再伝送を行う
ことによって負担を受けないように、「フロー・コント
ロール」信号がソース・チャネルのデータ処理装置へ伝
送される。これによって、このソース・チャネルからの
キュー要求がキューの先頭位置に現れた時に目的チャネ
ルが一時的にソース・チャネル用にリザーブされるよう
になるまで、再伝送が禁止される。

選択したチャネルへのアクセスを制限し、予め指定し
たチャネルから発生したメッセージが制限されたアクセ
スのチャネルにルート指定されるようにするために、相
互結合用カプラは、予め規定した１組のソース・チャネ
ルおよびそれぞれの組の目的チャネルを格納する。目的
チャネルにアドレスされているソース・チャネルからの
メッセージのルーティングは、ソース・チャネルが少な
くともこれらの組のソース・チャネル内に含まれたもの
であり、かつ、アドレスされた目的チャネルが対応する
目的チャネル内に含まれているものである場合にのみ、
可能である。このポートの「バーチュアル・スター・カ
プリング」によって、不正確にアドレス付けされたメッ
セージあるいは許可されていないメッセージの伝送が禁
止され、これによってデータ処理装置の一体性、効率、
および安全性が向上する。

コンピュータ相互結合用カプラの信頼性の大幅な改善
は、一対のカプラを配置することによって達成される。
これらのカプラは、相互にリンクされて、バーチュアル
・スター・カプリングの相互に一致した定義情報を確保
し、またシステム内で相互結合されたデータ処理装置に
おいて発生し得る故障についての診断情報が互いに配分
される。システムの信頼性は、各カプラに診断能力を付
与することによってさらに改善される。これによって、
内部欠陥が診断されて修理されることになる。修理の処
理が容易にでき、再設置されるまえに欠陥のある回路が
適切に修理される確率を高めるために、欠陥回路に関す
る内部診断情報が、欠陥回路の回路基板上の不揮発性メ
モリ内に記憶される。この結果、この情報は欠陥回路と
共に修理施設に実際に送られることになる。

本発明の他の目的および利点は、以下の詳細な説明を
読み、添付図面を参照することによって明らかとなる。

（図面の簡単な説明） 第１図は、従来形式の多数のデータ処理装置を相互結
合するための本発明の好適な実施例の使用を示す説明図
である。

第２図は、どのようにしてメッセージがジャンクタを
介してソース・チャネルから目的チャネルに対してルー
ト指定されるかを示すと共に、診断のためにどのように
して内部メッセージがジャンクタを介してルート指定さ
れるのかを示す概略図である。

第３図は、実施例の回路を好適に回路基板上に配置す
る方法およびシェア型バスによる回路基板の相互結合の
方法を示す概略図である。

第４図は、ソース・チャネルからのメッセージを目的
チャネルにルート指定するために使用するコントロール
・バス、および診断プロセッサとメッセージのルート指
定を行う回路との間の結合を示す機能ブロック図であ
る。

第５図は、発生元のポートから目的先のポートへのメ
ッセージのルーティングおよび目的ポートからのアクノ
リッジメント・コードの返却を示すタイミング図であ
る。

第６図は、コントロール回路、コントロール信号、現
在の論理状態および相互結合用カプラの構成を記憶する
メモリ、および異常動作状態を検出する各種のタイマ
を、より詳細に示す機能ブロック図である。

第７図は、サービス要求が同一優先レベルにある場合
における階層的回転優先順位調停法を示す概略図であ
る。

第８図は、ザービス要求が高い優先順位の組と低い優
先順位の組とに分類され、各組内において発生した同時
要求を調停するために別個に調停回路が配置されている
二重優先順位法を実施化するための論理回路を示す概略
図である。

第９図は、プライオリティ・リング・エンコーダを示
す概略図である。

第10図は、バーチュアル・スター・カプラがどのよう
にして、一組の目的チャネルを伴ったソースチャネルの
組として規定されるのかを示す図である。

第11図は、最大８個のバーチュアル・スター・カプラ
の定義情報を記憶し、特定のソース・チャネルから特定
の目的チャネルへのメッセージのルート指定を可能にす
る信号を発生するメモリ／論理回路を示す。

第12図は、コンピュータ相互結合用カプラを介して伝
送されるメッセージ用の特定なフォーマットの一例であ
る。

第13図は、マンチェスタ・デコーダおよびキャリヤ検
出ロジックを有するシリアル・パラレル・コンバータを
示す概略図である。

第14図は、メッセージ・シンクロナイザおよびレシー
バ・コントロール・ロジック用のサイクル・カウンタの
概略図である。

第15図は、メッセージのルート指定要求を発生するレ
シーバ・コントロール・ロジックの概略図である。

第16図は、メッセージ・キューイング用のレシーバお
よびトランスミッタ・ロジックの概略図である。

第17図は、ファースト・イン・ファースト・アウト・
バッファ用およびスイッチ・マトリックスのインターフ
ェース用の論理回路の概略図である。

第18図は、スイッチ・マトリックス用および信号受け
取り用の論理回路の概略図であり、上記の信号は、トラ
ンスミッタおよびレシーバに対してジャンクタが割り当
てられたか否かを指示すると共に、割り当てられたジャ
ンクタのアイデンティフィケーション番号を示す。

第19図は、レシーバをジャンクタに接続するための好
適なスイッチング回路の概略図である。

第20図は、ジャンクタをトランスミッタに接続するた
めの好適な回路の概略図である。

第21図は、ジャンクタのリザーブおよびドロップ用の
サービス要求を発生するレシーバ・ロジックの概略図で
ある。

第22図は、レシーバへのジャンクタの割当変更を検出
するレシーバ・ロジックの概略図である。

第23図は、トランスミッタ・コントロール・ロジック
の概略図である。

第24図は、メッセージのルーティング、ジャンクタの
リザーブおよびドロッピング、メッセージのルーティン
グ要求のキューイングおよびドロッピングのためのサー
ビス要求を処理する中央スイッチ・ロジックの概略図で
ある。

第25図は、中央スイッチ・ロジックで使用される要求
プライオリティ・デコーダの概略図である。

第26図は、ルーティング要求が可能であるか否かを判
別する中央スイッチ・ロジックの概略図である。

第27図は、中央スイッチ・ロジックによって、ジャン
クタのリザーブおよびドロップ用の要求を出すためのコ
ンビネーション・ロジックの概略図である。

第28図は、中央スイッチ・ロジックによって、メッセ
ージ・ルーティング要求のためのコンビネーション・ロ
ジックの概略図である。

第29図は、メッセージをルーティングするために中央
スイッチ・ロジックによって使用されるコンビネーショ
ン・ロジックの概略図である。

第30図は、メッセージ要求をドロップするために、中
央スイッチ・ロジックによって使用されるコンビネーシ
ョン・ロジックの概略図である。

本発明は、多岐にわたる変更や修正が可能であるが、
特定の実施例を図示して以下に詳細に説明する。しかし
ながら、本発明をここに開示する特定の形態だけに限定
するものではなく、本発明は、特許請求の範囲に規定す
る精神及び範囲内に含まれる全ての変更、等効物、そし
て変形も網羅するものである。

第１図は、本発明の様々な特徴を組み込んだコンピュ
ータ相互結合用カプラー（一般的に50で示す）の使用例
を示すものである。高い信頼性を得るために、カプラー
50は、例えば、光ファイバーリンク53によって互いに接
続された２つの同一のカプラー51と52によって形成され
ている。リンク53は、カプラー51、52のいずれかによっ
て受け取ったオペレータ要求により状態が変化するとき
にカプラー51及び52の構成が同一の状態に維持されるよ
う確保する。カプラー51と52は、これらによって相互接
続された多数のデータ処理装置の状態及び起こりえる機
能不良についての情報を分担するためにリンク53を使用
することもできる。これらのデータ処理装置は、中央処
理ユニット54、55、56、57、58と、磁気テープドライブ
61、62、63のためのサーバー59、60と、大量データ記憶
装置即ちディスクメモリ64、65、66、67、68、69とを含
む。通常のケースでは、中央処理ユニット54ないし58
は、高速度プリンタ70、71または低速度プリンタ72、73
そして多数の時分割ターミナル（図示せず）、コミニュ
ケーション装置（図示せず）及び用途に特定の装置（図
示せず）に直接リンクされている。

コンピュータ相互結合用カプラー51、52は、データ処
理装置54−56を別々の場所、例えばビルディングの両端
に設置できるようにする。さらに、カプラー51と52は、
システム内のいずれのデータ処理ユニットも、システム
内の他のいずれのデータ処理ユニットに、アドレスされ
たデータパケットを送れるようにする。その上に、カプ
ラー51と52は、１つのデータ処理装置から別の処理装置
へメッセージを送信するように構成又はプログラムする
ことができるが、それはソースデータ処理装置及び行き
先データ処理装置の各チャンネルがシステムに対して定
められた少なくとも１つの「仮想スターカプラー」に関
連した予め定められたソースチャンネルセット及び行き
先チャンネルセットに各々含まれる場合においてのみで
ある。従って、コンピュータ相互接続カプラー51、52
は、あるデータ処理装置へのアクセスを制限し、ある方
向のみのデータ転送を許可し、そして機密性の目的のた
め、メッセージが最初にあるデータ処理装置に通された
場合にのみそのメッセージを別のデータ処理装置にルー
ティングできるようにする。

これ以降の図面に示された特定の実施例によれば、そ
れぞれのカプラー51、52は２段電子クロスバースイッチ
で、これは、８個の独立した相互接続通信ジャンクタを
構成するのが好ましい。各ジャンクタは、両方向性で、
１秒間に70メガビットのデータを搬送するのが好まし
い。それぞれのカプラー51、52は、少なくとも64チャン
ネルを相互接続できるのが好ましい。カプラー51、52に
接続されたチャンネルは、論理的に、８つ程度の仮想ス
ターカプラーに分けることができ、そしてチャンネルに
接続されたデータ処理装置は、配線し直すことなしに１
つの仮想スターカプラーから、別の仮想スターカプラー
へと物理的に論理的に移動できる。

第２図は、ソースチャンネルＸから行き先チャンネル
Ｙまでのメッセージをルーティングすることを示す概略
図である。チャンネルＸは、インターフェース回路82を
リモート位置のデータ処理装置と相互接続する通信ケー
ブル81によって定められる。同様に、チャンネルＹは、
第２の通信ケーブル85を通して他のリモートデータ処理
装置に相互接続されるインターフェース回路83を有す
る。

説明上、チャンネルＸのためのインターフェイス回路
82は、チャンネルＹにアドレスされるデータパケットを
含むメッセージを通信ケーブル81に通して受け取ると仮
定する。それ故、このメッセージの目的として、チャン
ネルＸはソースチャンネルそしてチャンネルＹは行き先
チャンネルとなる。このようなメッセージを処理するた
めに、それぞれのチャンネルには独特のチャンネル番号
が指定される。

メッセージをルーティングするために、メッセージの
最初の部分がインターフェイス回路82から受信ロジック
回路84へと送信される。受信ロジック回路84はルーティ
ング要求を発生し、もしこれが満足されると、複数のジ
ャンクタ86の１つが受信ロジック回路84に指定される。
この指定により、スイッチマトリックス87の各スイッチ
が閉じ、そして受信ロジック回路84が指定のジャンクタ
に接続される。第２図に示されているように、例えば、
受信ロジック回路84はスイッチ89を閉じることによって
ジャンクタ88に接続される。

メッセージをそのアドレスされた行き先チャンネルに
ルーティングするには、更に、その指定のジャンクタ88
が、行き先チャンネルに関連した送信ロジック92に接続
される必要がある。このため、送信ロジック回路92は、
スイッチ91を含むスイッチマトリクス90によってジャン
クタ86に接続され、そのスイッチ91は、これが閉じる
と、ジャンクタ88を送信ロジック回路92に接続する。ス
イッチマトリクス87、90内のスイッチの要求される状態
は、ジャンクタ制御バス93を通して送られる制御信号に
よってセットされる。この制御信号は、送信ロジック回
路92によっても受信され、リンクが確立されたことと、
メッセージがジャンクタ86の１つを通して伝達されるこ
とを示す。メッセージを受信すると、送信ロジック92
は、メッセージをチャンネルインターフェイス回路83に
送り、通信ケーブル85を通ってアドレスデータ処理装置
へ送るようにする。

メッセージを受信すると、アドレスされたデータ処理
装置は、ソースデータ処理装置に確認信号を返送する。
この確認信号は、通信ケーブル85を通って返送され、イ
ンターフェイス回路83に通され、そして関連する受信ロ
ジック回路94へ達する。受信ロジック回路84が元のメッ
セージの送信を終えたときに返送される確認信号の受信
を予想する際に、ジャンクタ制御バス93を経て制御信号
を発生させ、これにより、スイッチ89及び91を開きそし
てスイッチ95及び96を閉じ、チャンネルｙに関連した受
信ロジック回路94と、チャンネルｘに関連した送信ロジ
ック回路97との間に逆接続を確立する。返送される確認
信号は、送信ロジック回路97により、チャンネルＸに関
連したインターフェイス回路82へ通され、最初にメッセ
ージを出したデータ処理ユニットへ返送される。

相互接続カプラー51内の回路をテストするために、相
互接続カプラーは更に制御及び診断ロジック98を備えて
おり、このロジックは制御信号を発生し、これらはジャ
ンクション制御バス93に通されて、選択された１つのチ
ャンネルの受信及び送信ロジックを通る「保守」ループ
を確立する。制御及び診断ロジック98は診断メッセージ
を発生し、これは、診断スイッチマトリクス99を通して
ジャンクタ86の１つに送られる。このため、例えば、ス
イッチ89、91及び95が開けられそしてスイッチ96が閉じ
られる。さらに、スイッチ100が閉じて、制御及び診断
ロジック98をジャンクタ88に接続し、これにより、送信
ロジック97への送信経路を確立する。制御及び診断ロジ
ック98は、ジャンクション制御バス93を経て制御信号を
発生し、スイッチ101及びスイッチ102を閉じて、受信ロ
ジック回路84から診断ロジック98へ至る返送路を確立す
る。それに加えて、全ての内部回路が保守ループ103に
よって閉じられ、送信ロジック97から受信ロジック84ま
での信号経路を形成する。例えば、送信ロジック97及び
受信ロジック84は、インターフェイス回路から切断さ
れ、受信ロジック84及び送信ロジック97の双方がスイッ
チマトリクス87を通してジャンクタ86に接続されたとき
に保守ループ103を通して相互接続される。送信された
診断メッセージと、受信された診断メッセージを比較す
ることによって、制御及び診断ロジック98は、スイッチ
マトリクス87を制御する際のエラー、又はスイッチマト
リクス87、受信ロジック84或いは送信ロジック97の不適
当な動作を検出することができる。これらのエラーは、
制御ターミナル105を通してシステムオペレータ104に知
らされる。

第３図は、第１図の相互接続カプラー51又は52の１つ
を形成する様々な回路基板の図である。回路基板は、中
央処理ユニットに使用される種類の通常のカードケイジ
に取付けられ、その回路基板は、通常の電源装置111に
よって作動される。例えば、この実施例における電源、
カードケイジ及び送風器は、デジタル・イクィップメン
ト・コーポレーションの“VAX 8600/8650"中央プロセ
ッサに使用されているものと同様のものである。しかし
ながら、カードケイジの“バックプレーン”を変更し
て、第３図に示すように、多数のバスで回路基板を相互
接続することもできる。

51で一般的に示された例示的なコンピュータ相互接続
スイッチは、少なくともコンソール及び診断プロセッサ
のための回路板112を備え、これは、第２図の制御及び
診断ロジック98を構成するものである。診断プロセッサ
112は、例えば、デジタル・イクィップメント・コーポ
レーションの“PDP−11"をベースとするプロセッサであ
る。診断プロセッサに関連して、一対のフロッピーディ
スクドライブ113、光ファイバーリンク53、そして制御
ターミナル、オプションのリモートドライブ及び制御パ
ネルへのリンクがある。又、診断プロセッサ112は、診
断プロセッサ用のプログラムメモリー115及びデータメ
モリ116を含むメモリーボード114にも関連している。プ
ログラムバス117は診断プロセッサをプログラムメモリ1
15にリンクし、そしてプロセッサデータバス118は、診
断プロセッサとデータメモリ116とをリンクする。

本発明の特徴によれば、メモリーボード114は、更
に、スイッチルーティングポリシーレベルの情報を記憶
するスイッチ制御メモリ119を含む。この情報は、例え
ば、システムの仮想スターカプラーを定義したもののマ
スターコピーを含み、そして異常なまたは不適当な動作
状態がコンピュータ相互接続カプラー中のロジック回路
に起きていることを検出するための様々なタイマーの時
間間隔を定めるデータも含む。診断制御バス120は、ス
イッチ制御メモリ119と診断プロセッサ112をリンクする
ために装備されている。診断制御バス120は、診断プロ
セッサがポリシーレベル情報を中央スイッチロジックに
ダウンロードできるようにし、このロジックは、スイッ
チマトリックスを制御することにより選択されたジャン
クタを通じてメッセージをルーティングする。中央スイ
ッチロジックは、スイッチ制御ボード121に含まれ、こ
のボードは診断スイッチマトリクスも含む（第２図9
9）。ポリシーレベル情報をダウンロードしそして診断
スイッチマトリクスをセットするために、診断プロセッ
サ112は、中央スイッチロジックに割り込むか又は制御
コマンドを送り、以下に詳しく述べるように、中央スイ
ッチロジックのメモリ及びレジスターをアドレスできる
ようにする。

又、診断及び制御バス120は、スイッチ制御ボード121
及びチャンネルインターフェイスボード122、123に含ま
れた電気的に消去可能で且つプログラム可能なメモリ
（EEPROM）に診断プロセッサ112をリンクするのに用い
られ、これは、欠陥のある回路板が修理のために取り外
される前にこの欠陥回路板に診断情報を書き込むためで
ある。それ故、欠陥が検出されたときのシステムの状態
及び形態のような診断情報と、診断へと導くエラーフラ
ッグは、欠陥回路板と共に修理工場へ送られる。このこ
とは、欠陥のある回路板は返送されたときに、その回路
板上の全ての欠陥を適切に修理する見込が高くなるよう
に回路板に対してより完全な修理を確保する。各回路板
のEEPROMは、診断情報と共に、回路板の識別情報、例え
ば、その回路板の形式又はそれによって行なわれる機
能、回路板のシリアル番号、回路板の製造年月日と場
所、及びその回路板の修理経過を含むのが好ましい。

所望のチャンネル数をある最大数まで受け入れるよう
コンピュータ相互接続カプラー51を徐々に拡張するため
に、コンピュータシステムに相互接続されるべきある個
数のデータ処理装置の各々に対してチャンネルインター
フェイスボード122が設けられている。好ましくは、チ
ャンネルインターフェイスボードは、８個のチャンネル
に対するインターフェイス回路と共に、それに関連した
受信ロジック、送信ロジック及びスイッチマトリクス回
路を含んでいる。スイッチ制御ボード121の診断スイッ
チマトリクスは、ジャンクタ86によりチャンネルインタ
ーフェイスボード122のスイッチマトリクスにリンクさ
れ、ジャンクタは、システムに取り付けることのできる
他のチャンネルインターフェイスボード123のスイッチ
マトリクスにまで延びている。スイッチマトリクスのス
イッチをセットしたりリセットしたりするために、スイ
ッチ制御ボード121は、ジャンクタ制御バス93を通し
て、チャンネルインターフェイスボード122,123にリン
クされる。

チャンネルインターフェイスボード122、123がスイッ
チ制御ボード121の中央ロジックヘルーティングまたは
待ち行列の要求を送信するようにするために、それらボ
ードは、スイッチ制御バス124を通してリンクされる。
又、スイッチ制御バス124は、確認信号を返送したり、
流れ制御信号をスイッチ制御ボード121からチャンネル
インターフェイスボード122、123へ送るのにも使用され
る。その上、チャンネルインターフェイスバス122、123
は、診断制御バス120にもリンクされていて、診断プロ
セッサ112がタイマーインターバルのような情報を受信
及び送信ロジックにダウンロードできるようにすると共
に、診断プロセッサがカウンタ、レジスタ、送信及び受
信ロジックの状態について質問できるようにする。

コンピュータ相互接続カプラーの動作中に、スイッチ
制御ボード121及びチャンネルインターフェイスボード1
22、123の回路によって種々の警報又はエラー状態が発
生される。診断プロセッサがこれらの当該状態を素早く
確認できるようにするため、診断制御バス120はスイッ
チ制御ボード121とそれぞれのチャンネルインターフェ
イスボードに対して各割り込み要求ラインを含んでい
る。診断プロセッサ112が割り込みされると、これは、
割り込み要求を発しているボードのエラーフラッグレジ
スタをアドレスする。

回路板121、122、123を取り付けたり取り外したりす
るときにコンピュータ相互接続カプラーの操作を容易に
するため、個別の状態／クリアバス125が設けられてお
り、これは、診断プロセッサがカードケイジの各スロッ
ツ（図示せず）をポーリングして、回路板が取り付けら
れているかどうかの情報を得られるようにし、そしても
しそうならば、回路板の形式と、それに関連したチャン
ネル番号を示す情報も得られるようにする。状態／クリ
アバスは、例えば、診断プロセッサ112から回路板の各
スロッツへ至る個別のイネーブルライン及び個別のクリ
アラインを含む。イネーブルラインは、回路板が各状態
レジスタから状態バスに沿って状態コードを送信できる
ように順次作動される。クリアラインは、診断プロセッ
サがそれぞれの回路板121、122、123を独立してリセッ
トできるようにする。

コンピュータ相互接続カプラーは、更に、トラフィッ
クデータ収集ボード126を含み、これはトラフィックデ
ータ制御バス127を通じて診断プロセッサ112とリンクさ
れている。トラフィックデータ収集ボードは、例えば、
各ジャンクションを経て送られそして各チャンネルから
発生されるか又はそこに送られるメッセージの周波数を
記録するアドレス可能なカウンタを含む。

第４図は、様々な回路機能間の重要な制御経路を含む
コンピュータ相互接続カプラーの機能ブロック図であ
る。チャンネルインターフェイス回路82は、通信ケーブ
ル81に接続されたライン受信器13及びラインドライバ13
3を含む。通信ケーブル81は、例えば、アイソレーショ
ン変成器（図示せず）を経てライン受信器132及びライ
ンドライバ133に各々接続された一対の同軸ケーブルか
ら成るが、ライン受信器132及びラインドライバー33に
接続された一対の光ファイバラインから構成されてもよ
い。同様に、他のチャンネルインターフェイス回路83
も、通信ケーブル85に接続されたライン受信器136及び
ラインドライバ137も含む。ライン受信器132及びライン
ドライバ133は、保守ループ103を形成するようにスイッ
チできるマルチプレクサ139を通してそれぞれの受信及
び送信ロジック84、97に接続される。他のチャンネルイ
ンターフェイス回路83も同様のマルチプレクサ140を含
む。

通信ケーブル81、85を経て送信及び受信されるデータ
は、マンチェスタ−エコーディングのような自己変調又
は自己クロックフォーマットを用いて直列ビット流とし
て送信されるのが好ましい。データ率は、例えば、１秒
当り70メガビットである。直列ビット流中のクロックが
回復され、そしてデータビットはマンチェスタ−デコー
ダ及び直列／並列コンバータ141によって８ビットバイ
トに枠組みされる。回路設計を簡単にするため、共通の
内部クロックを用いて全てのチャンネルからのデータが
処理される。それ故、同期回路142は、データバイトを
内部クロックに同期させるようにデータバイト流を選択
的に遅延させるのに用いられる。同期されたバイトは、
先入れ先出しバッファ143に送り込まれ、メッセージの
ルーティング中に一時的な記憶が与えられる。受信制御
ロジック84は、メッセージのヘッダから行き先アドレス
を得る。又、受信制御ロジック84は、ヘッダが所定のフ
ォーマットに合っているかどうかを決定し、もしそうな
らば、受信制御ロジックは、メッセージをルーティング
するためのサービス要求を中央スイッチロジック144に
送る。

予め定められた仮想スターカプラーのみに従ってメッ
セージをルーティングできるようにするために、中央ス
イッチロジック144は、行き先アドレスと、ソースチャ
ンネルに対して定められて中央ロジック状態メモリに記
憶された１組の所定の有効行き先アドレスとを実際に比
較する。もしメッセージが許可されないアドレスにアド
レスされると、中央スイッチロジック144は、そのメッ
セージをルーティングするためのサービス要求を拒絶す
る。さもなければ、中央スイッチロジックは、ジャンク
タがフリーであるかどうかを判断すると共に、行き先チ
ャンネルの送信器または受信器がビジーであるかどうか
も判断する。もしジャンクタが使用可能で、行き先チャ
ンネルがビジーでなければ、メッセージがルーティング
される。そうでない場合には、メッセージのルーティン
グ要求は“行き先待ち行列”中に入れられ、行き先チャ
ンネルがもうビジーでなくなった際に、その要求が満た
されるようにする。

メッセージ要求が待ち行列に入れられるときには、バ
ッファ143のメッセージを送信することができず、これ
は廃棄される。メッセージを送信できるまで全メッセー
ジを記憶するに充分な記憶装置を設けることはできる
が、これは必要とされず、過剰な量のメモリと付加的な
ロジックの複雑さが要求される。更に、後で送信するよ
うに全メッセージを記憶することによりメッセージ送信
プロセスの完全性が低減される。というのは、行き先デ
ータ処理装置による受信を直ちに確認できないからであ
る。これに対し、本発明の好ましい実施例によれば、メ
ッセージの開始のみが一時的に記憶され、それにより、
メッセージ受信の確認は若干遅延されるだけであって、
コンピュータ相互接続カプラーはデータ処理装置に対し
て比較的透過的であると考えられる。

行き先チャンネルがビジーであるためにメッセージ要
求が待ち行列に入れられたときにソースチャンネルに接
続されたデータ処理装置がメッセージを再送信しないよ
うにするために、それに応答する流れ制御信号がソース
チャンネルに送られ、メッセージが待ち行列に入れられ
たことを受信制御ロジック84に指示する。又、この流れ
制御信号は、ソースチャンネルに関連した送信器を作動
し、流れ制御信号を元のデータ処理装置へ返送する。受
信の際には、流れ制御信号により、データ処理装置は、
中央スイッチロジックが行き先アドレスのチャンネルが
メッセージを搬送しないと判断しそして待ち行列に入れ
られたメッセージ要求が行き先待ち行列の頭部に現われ
るまで再送信を行なわないように禁止され、これらの条
件が満たされると、中央スイッチロジック144は流れ制
御信号をオフにし、ソースチャンネルのデータ処理装置
がメッセージを再送信するようにする。

ジャンクタが利用できないためにメッセージルーティ
ング要求が待ち行列に入れられた場合には、流れ制御信
号が送られず、ソースチャンネルのデータ処理装置は、
メッセージを再送信できるようになるや否や自由に再送
信を行なう。中央スイッチロジック144は、メッセージ
をルーティングできるようになると、ジャンクタ制御バ
ス93に信号を送って、フリージャンクタをソースチャン
ネル受信器及び行き先チャンネル送信器に指定する。ジ
ャンクタが指定された場合には、スイッチマトリクス8
7、90の各スイッチが閉じられ、受信制御ロジック84及
び送信制御ロジック92は、指定のジャンクタに対してメ
ッセージを送信及び受信すべきであることが信号され
る。送信の前に、受信制御ロジック84はメッセージの開
始部にタグを追加し、タグが指定のジャンクタを経て送
信されると、メッセージがバッファ143からクロックさ
れて出される。タグは、指定のジャンクタ、ソースチャ
ンネル数及び行き先チャンネル数を識別する情報を含ん
でいる。送信制御ロジック92は、タグを検査し、タグが
間違っている場合にメッセージの送信を阻止する。さも
なくば、タグが剥離され、メッセージの開始部にビット
同期ヘッダが追加される。次いで、ヘッダは、流れ制御
及びデータマルチプレクサ146と、並列／直列コンバー
タ及びマンチェスタエンコーダ147を経て送られ、行き
先データ処理装置へ直列形態で搬送される。

メッセージ送信の終りに、受信制御ロジック84は、バ
ッファ143が空であることを感知し、スイッチマトリク
ス87、90のスイッチの状態を変える要求を中央スイッチ
ロジック144に送り、指定のジャンクタに対してデータ
の流れを逆転させる。次いで、行き先データ処理装置か
らの確認が指定のジャンクタを経て返送され、ソースデ
ータ処理装置へ送られる。確認の送信後に、指定のジャ
ンクタが落とされる。

診断メッセージのルーティングも同様に行なわれる
が、コンソール及び診断プロセッサ112は、送信及び受
信ロジックを含む診断メッセージ制御ロジック149に接
続されたバッファ148を経て診断メッセージを送信及び
受信する。

第５図には、メッセージが送信されてルーティングさ
れそして対応する確認が返送されたときに生じる一時制
御信号のタイミング図が示されている。コンピュータの
相互接続カプラーは、RESET信号により初期状態にセッ
トされる。RESET信号がインアクティブになった後に、
ソースチャンネルＸの受信器は通信ケーブル81から入っ
てくるキャリアを探索する。キャリヤを見つけると、受
信は、INTERNAL MESSAGE信号によって指示されるメッセ
ージの開始を知らせる文字同期コードを探索する。チャ
ンネルＸは、メッセージの最初の部分を処理した後に、
ROUTE MESSAGE信号を中央スイッチロジックに送信す
る。中央制御ロジックは、これに応答して、JUNCTOR AS
SINGNED信号により指示されたチャンネルＸ受信器にジ
ャンクタを指定する。

文字同期コードが受信されたときから、メッセージが
バッファ143にクロックされる。ジャンクタが指定され
るや否や、プレフィックスタグがジャンクタに沿って送
信され、次いで、メッセージがバッファ143からクロッ
クされて出される。ジャンクタを通るメッセージの送信
は、全メッセージがチャンネルＸ受信器によって受信さ
れたことがINCOMING MESSAGE COMPLETE信号によって指
示された後も続けられる。バッファ143が空になって、
全メッセージがジャンクタを経て送信されたことを信号
すると、チャンネルＸの受信器は、REVERSEPATH要求を
中央スイッチロジックに送る。ジャンクタに沿った経路
が逆転すると、チャンネルＸの受信器はメッセージの処
理を完了する。

ジャンクタに沿った経路を逆転することにより、ジャ
ンクタはチャンネルＸの受信器に指定され、これはJUNC
TOR ASSINGNED TO TX OF SOURCE信号によって指示され
る。ジャンクタがチャンネルＸの送信器に指定される
と、送信器が作動され、チャンネルＸの受信器はそれ以
上のメッセージを送信しないように禁止される。同様
に、チャンネルＸの受信器からチャンネルＹの送信器へ
ジャンクタを経てメッセージが送られる間に、チャンネ
ルＹの送信器は、ジャンクタがチャンネルＹの送信器へ
指定されたときに作動される。

ジャンクタを経て送られるメッセージの最初の部分
は、メッセージの形式を示すコードを含むヘッダバイト
を備えている。ジャンクタからの受信の際に、メッセー
ジが肯定（ACK）でもないし又は否定（NAK）確認でもな
い場合には、Ｙチャンネル受信器及び送信器の回路がAC
K/MAKモードに入れられ、これは、信号の送信後に、チ
ャンネルＹの受信器が行き先データ処理装置からの確認
を予想すべきであることを指示する。特に、チャンネル
Ｙの送信器からメッセージを最初に送信した後のある時
間中に、チャンネルＹの受信器が確認を予想すべきであ
り、そしてその確認の受信の際に、既に指定されたジャ
ンクタが確認の返送に指定されているために、チャンネ
ルＹの受信器がメッセージのルーティング要求を必要と
しないことをチャンネルＹの受信器に指示する。又、AC
K/NAKモードは、メッセージ処理の完了の際に、REVERSE
JNCTOR要求ではなくてDROP JUNCTOR要求を中央ロジッ
クに送信すべきであることをＹチャンネル受信器に指示
する。

第５図に示すように、確認は、チャンネルＹの受信器
のRX OF DESTINATION INTERNAL MESSAGE信号によって指
示される。返送メッセージは、ジャンクタがチャンネル
Ｙの受信器に指定されたある時間後に生じる。返送確認
のルーティングは必要とされず、メッセージ終了の非常
に短時間後に、チャンネルＹの受信器は、DROP JUNCTOR
要求を中央スイッチロジックに送信する。いったんメッ
セージが処理されそして確認が終了すると、ジャンクタ
が落とされ、受信回路は、更に別のメッセージを受信す
るために初期状態に戻される。

第６図は、制御ロジック、制御信号、制御ロジックに
関連した制御メモリ及びある所定の時間インターバル内
に制御信号が生じるよう確保する種々のタイマーの機能
ブロック図である。

メッセージを受信する場合には、同期回路142がNEW M
ASSAGE REQUEST信号をマンチェスタデコーダ及び直列／
並列コンバータ141へ送る。デコーダ及びコンバータ141
は、それに応答して、RX MESSAGE信号を返送し、これは
メッセージが受け取られたことを指示する。他のある時
間において、同期回路142はRX CLEAR MESSAGE信号をデ
コーダに送り、メッセージの受信を禁止する。RX MESSA
GE信号は内部クロックに同期され、INTERNAL MESSAGE信
号を受信制御ロジック84に送信する。受信制御ロジック
84は、メッセージを処理した後に又はメッセージの長さ
がある長さを越えることが最大メッセージ長さカウンタ
151によって決定されたときに、END MESSAGE PROSESSIN
G信号を返送する。又、受信及び送信制御ロジックは、
該制御ロジックがループバックモードであるときを除
き、送信制御ロジックがビジーであるときに、メッセー
ジの受信を禁止するために、TX BUSY信号を同期回路141
へ送信する。

メッセージの処理中に、受信制御ロジック84は、多数
の異なった要求を中央スイッチロジック144へ送る。こ
れらの要求は、２つの別々の優先順位レベルに基づいて
グループ分けされる。REVERSE PATH要求及びDROP JUNCT
OR要求は、各々、指定のジャンクタに沿った経路を逆転
して指定のジャンクタを落とす優先順位の高い要求であ
る。優先順位の低い要求は、ROUTE MESSAGE及びQUEUE M
ESSASGEを含む。ROUTE MESSAGE要求は、ジャンクタが使
用できる場合及び行き先ポートがビジーでない場合にジ
ャンクタを指定し、さもなくば、メッセージが行き先ポ
ートに対する待ち行列に記録される。QUEUE MESSAGE
は、特定の行き先ポートに対する待ち行列にルートメッ
セージ要求を入れさせる。

メッセージをルーティングする場合には、中央スイッ
チロジック144は、中央ロジック状態メモリ153を参照
し、コンピュータの相互接続カプラーの状態を判断す
る。好ましい実施例においては、中央ロジック状態メモ
リ153は、スイッチ制御ボード（第３図の121）の中央ス
イッチロジック144と共に存在する。ルーティングされ
たメッセージと、行き先ポートの受信器によってちょう
ど受け取られる信号との間の衝突を防止するために、中
央スイッチロジック144がルーティングプロセスの完了
前に行き先ポートの受信器を迅速にポーリングすること
が所望される。それ故、マンチェスタデコーダから発生
された制御信号RX CARRIERは受信器の制御ロジックから
中央スイッチロジックへ送られ、受信器がビジーである
ことを指示する。

メッセージは多数のチャンネルから非同期で受け取ら
れるので、受信器の制御ロジックは、中央スイッチロジ
ック144が要求を首尾良く処理できるかどうか及びそれ
ができるときを知る必要がある。受信器の制御ロジック
は、例えば、FIFOバッファ143に一時的に記憶されたメ
ッセージをジャンクタが指定されるまで送信できない。
同様に、送信器の制御ロジック92は、流れ制御信号を送
信するためにメッセージが首尾良く待ち行列に入れられ
たがどうか知る必要があると共に、更に、待ち行列に入
れられたメッセージ要求が各行き先待ち行列の頭部に達
したときを知る必要がある。このような場合には、送信
器が流れ制御キャリヤをオフにしなければならない。こ
の目的のために、受信及び送信制御ロジックは、ジャン
クタが各受信又は送信回路に指定又は接続されたかどう
かそして流れ接続をオンにすべきかオフにすべきかを指
示する信号を中央スイッチロジック144から受け取る。
ジャンクタを指定することとこれを落とすことは、ジャ
ンクタ制御バスを経て送られる信号から決定することが
できる。更に、REVERSE PATH,DROP JUNCTOR及びROUTE M
ESSAGE要求は、第３図のスイッチ制御バス124を経て返
送される信号によって確認することができる。流れ制御
は、スイッチ制御バスを経て送られるFLOW−CONTROL−O
N及びFLOW−CONTROL−OFF信号によってオン及びオフに
切り換えられる。

メッセージがある所定の時間インターバル内にルーテ
ィングされなかった場合には、各チャンネル受信器のFI
FOバッファ（第４図の143）がオバーフローする。この
状態が生じるかどうか決定するために、受信制御ロジッ
クはメッセージルーティングタイマ154を含んでいる。
メッセージが所定の時間インターバル内にルーティング
されない場合には、それが廃棄され、ROUTE MESSAGE RE
QUESTが引き出され、QUEUE MESSAGE要求が中央スイッチ
ロジックに送られる。少なくとも１つの要求確認タイマ
155は、中央スイッチロジックが適度な時間インターバ
ル内に他のサービス要求に応答するかどうかをチェック
する。

メッセージの送信及びジャンクタに沿った経路の逆転
の後に、ジャンクタは、行き先チャンネルの受信器がAC
K/NAKモードにあって確認を待機する間にある時間中指
定された状態となる。受信及び送信制御ロジック84、92
は、予想ACK/NAKタイマーを含み、これは、受信制御ロ
ジック84が所定の時間インターバル後にACK/NAKモード
を出るよう確保すると共に、受信制御ロジックに指定さ
れたジャンクタが落ちるように確保する。このジャンク
タが落ちるように更に確保するために、中央スイッチロ
ジック144は、ジャンクタが所定の限界時間以上指定さ
れたときに時間切れするジャンクタタイマー161を備え
ている。中央スイッチロジックは、ジャンクタタイマー
の時間切れを感知する手段、例えば、ジャンクタカウン
タ162及びマルチプレクサ163を備えている。これらの回
路がジャンクタタイマーの時間切れを見出したときに
は、ジャンクタ時間切れ信号（JT）を発生し、これは、
サービスジャンクタタイマ要求（SJT）を生じさせ、こ
れが中央スイッチロジック144で処理されることにより
各ジャンクタが落とされる。

メッセージ要求が待ち行列に入れられたときには、FL
OW−CONTROL−ON信号によって流れ制御がオンになる。
メッセージ要求が各行き先待ち行列の頭部に達すると、
行き先チャンネルがメッセージの再送信に指定される。
中央スイッチロジックの１組の待ち行列タイマー156
は、行き先が過剰に長い時間指定された状態にならない
よう確保する。ある時間周期の開始は、中央スイッチロ
ジック144から受信及び送信制御ロジック84、92へ送ら
れるFLOW−CONTROL−OFF信号によって知らされる。不当
に長い時間が経過したときに流れ制御をオフにするため
に、流れ制御タイマー157が送信制御ロジック92に設け
られている。送信制御ロジック92は、更に、流れ制御／
データマルチプレクサ145へ送られるFLOW−CONTROL信号
を発生する回路を備えている。又、送信制御ロジック
は、TRANSMIT ENABLE信号を発生し、これは、流れ制御
／データマルチプレクサ145を通って並列／直列コンバ
ータ及びマンチェスタエンコーダ146に送られる。

本発明の重要な特徴によれば、流れ制御／データマル
チプレクサ145に送られたFLOW−CONTROL信号は、入って
くるメッセージがジャンクタを経て送信制御ロジック92
へ送られたときに一時的に禁止される。この入ってくる
メッセージ（その前にギャップ又はポーズがある）は、
FLOW−CONTROL信号に応答して流れ制御／データマルチ
プレクサ145によって選択されたキャリヤに挿入され
る。それ故、データ処理装置がメッセージの送信を禁止
された時間中には、メッセージの受信が許される。更
に、このデータ処理装置への流れ制御信号は、入ってく
るメッセージの受信及びそれに対応するACK又はNAKの送
信の後に再開される。

受信及び送信制御ロジックがFLOW−CONTROL信号を受
信しそして流れ制御キャリヤが流れ制御／データマルチ
プレクサ145によってオフにされると、予め禁止されて
いるデータ処理装置が待ち行列タイマ156によって確立
されたある時間範囲内にその所望のメッセージを再送信
しなければならない。もしそうでなければ、メッセージ
の所望の行き先の待ち行列に対する待ち行列タイマーが
時間切れする。中央スイッチロジック144は、待ち行列
カウンタ158及びマルチプレクサ159のような回路を含
み、これらは、待ち行列タイマー156を周期的に操作
し、待ち行列タイマーの時間切れを見つけたときに、待
ち行列時間切れ信号（QT）を発生し、これはサービス待
ち行列タイマー要求（SQT）を生じさせる。中央スイッ
チロジック144によって処理されたときには、SQT要求が
各待ち行列の頭部にあるメッセージ要求をその待ち行列
から落とさせ、その待ち行列の次の行にあるメッセージ
要求が処理されるようになる。

サービス要求を迅速に処理するために、中央ロジック
状態メモリ145は、その要求を処理するに必要な情報が
非常に容易に利用できるように編成される。ルーティン
グ要求が、例えば、予め定められた仮想のスターカプラ
ーによって許容されるかどうか判断するために、中央ロ
ジック状態メモリは、ROUTE MESSSAGE要求を発生したソ
ースチャンネルの番号を用いてアドレスされる許容ソー
スセットメモリ164を備えており、更に、中央ロジック
状態メモリは、行き先チャンネル番号を用いてアドレス
される許容行き先セットメモリ165を備えている。これ
らメモリに記憶される情報の特定の編成及び使い方は、
第10図及び第11図を参照して以下に説明する。

中央スイッチロジック144が指定のソース又は行き先
チャンネルに各々関連した行き先又はソースチャンネル
状態を決定できるようにするために、中央ロジック状態
メモリは、RX状態テーブル166と、TX状態テーブル167と
を備えている。同様に、各ソースチャンネルに指定され
たジャンクタを指示するテーブル168と、各行き先チャ
ンネルに指定されたジャンクタを指示するテーブル169
とが設けられている。サービスジャンクタのタイマー要
求に応答してジャンクタを落としそしてジャンクタの状
態を容易に指示するために、ジャンクタ番号によってア
ドレスされるジャンクタテーブル170が設けられてい
る。ジャンクタテーブルは、各ジャンクタごとに、その
ジャンクタが指定されるかどうか指示し、そしてもしそ
うならば、ジャンクタが指定されるソース及び行き先を
指示する。又、ジャンクタテーブル170は、例えば、保
守の目的でジャンクタを指定しておくために使用できる
状態入力を備えている。

中央スイッチロジック144がメッセージ要求を行き先
待ち行列に迅速に出せるようにするために、中央ロジッ
ク状態メモリは、待ち行列の頭部に各ポインタを指定す
るテーブル172と、待ち行列の後部に各ポインタを指定
するテーブル173とを含む別々のテーブルを有してい
る。頭部及び後部テーブル172、173の出力は、行き先待
ち行列が記憶されるメモリ174の最下位アドレス入力へ
マルチプレクスされる。通常、待ち行列メモリ174及び
待ち行列ポインタテーブル172、173の最上位アドレス入
力は、行き先チャンネルの番号によってアドレスされる
が、１つの例においては、以下で述べるように、ソース
チャンネル番号によって待ち行列メモリ及びテーブルを
アドレスすることが所望される。ソースチャンネル番号
又は行き先チャンネル番号の選択は、一対のゲート17
5、176によって与えられる。同様に、頭部又は後部ポイ
ンタは一対のゲート177、178によって選択される。

メッセージ要求を待ち行列に入れたときに、中央スイ
ッチロジック144は、所与の行き先待ち行列に対して一
度だけソースチャンネル番号が現われるように確保する
ことが所望される。所与のソースチャンネル番号が所与
の行き先待ち行列に既に記憶されているかどうかを中央
スイッチロジックが迅速に決定できるようにするため
に、待ち行列入力テーブル179が設けられており、これ
は、ソース及び行き先チャンネルの各組合せごとに単一
ビット入力を含む。例えば、64個のチャンネルを含む好
ましい実施例においては、待ち行列入力テーブル179が6
4×64単一ビットマトリクスとして編成される。メッセ
ージ要求が待ち行列に入れられるたびに、各ビットがセ
ットされ、そしてメッセージ要求が待ち行列から取り出
されるたびに各ビットがクリアされる。

第７図は、ハイアラーキの回転仲裁回路を示す図であ
り、これは、受信器及び送信器の制御ロジックから中央
スイッチロジックへ送られる同時サービス要求を仲裁す
るために効果的に用いられるものである。第７図は、簡
単な回路であり、第８図の変形態様が好ましいことを理
解すべきである。第７図に示すように、例えば、各チャ
ンネルのインターフェイスボード122′、123′は、各リ
ングチャンネルアービトレータ181′を備えており、こ
れは、チャンネルインターフェイスボードの各チャンネ
ルに関連した各受信ロジック回路84′の特定の１つから
サービス要求を選択する。更に、各チャンネルインター
フェイスボード122′、123′は、各リングチャンネルア
ービタ181′をスイッチ制御ボード121′のリングボード
アービトレータ184′に接続する各要求ライン183′を有
している。リングボードアービタ184′は、リングチャ
ンネルアービタ回路181′の特定の１つから要求を選択
し、処理されるべき中央スイッチロジックへの要求を通
す。又、リングボードアービトレータは、スイッチ制御
バス124′を経て選択されたボードのボード番号を送信
し、チャンネルインターフェイスボード122′、123′の
各々に設けられたボード選択デコーダ185′にそれを加
える。ボード選択デコーダ185′は、リングボードアー
ビトレータ184′によって選択された特定のボード番号
を確認し、リングチャンネルアービトレータ181′によ
って選択されたチャンネル番号を通すゲート186′、18
7′、188′をイネーブルする信号を発生する。チャンネ
ルデコーダ189′及びゲート190′、191′によって更に
選択されたときには、選択されたボードの選択されたチ
ャンネルの受信ロジックからの要求コードがスイッチ制
御バス124′を経てスイッチ制御ボード121′へ送られ
る。要求コードは、例えば、特定のサービス要求を識別
する要求識別番号と、ルートメッセージ又は待ち行列メ
ッセージサービス要求とに関連した行き先チャンネルを
識別する番号とを含んでいる。

第７図のハイアラーキ仲裁回路の重要な効果は、スイ
ッチ制御ボード121′のリングボードアービトレータ18
4′又は他のチャンネルインターフェイスボード122′、
123′のリングチャンネルアービトレータ181′に対して
変更を行なわずに更に別のチャンネルインターフェイス
ボードを設置できることである。例えば、チャンネルイ
ンターフェイスボードが除去されたときには、それに関
連した要求ライン183′が低レベルとなり、リングボー
ドアービトレータ184′には要求が送られない。従っ
て、リングボードアービトレータ184′は、コンピュー
タ相互接続カプラーに設置されたチャンネルインターフ
ェイスボードからの要求を仲裁するときに欠落ボードを
単にスキップするだけである。例えば、第７図に示すよ
うに、要求が確認されるたびに、リングボードアービト
レータ及び各リングチャンネルアービトレータが次のア
クティブが要求に進むようにされる。特に、要求確認信
号（REQ.ACK.）は、「サービスグラント（許可）」とし
て働いて、選択されたボードのリングボードアービトレ
ータ184′及びリングチャンネルアービトレータ181′を
「クロック」してこれらが次のサービス要求を選択でき
るようにする。この点において、クロックイネーブル入
力（CE）は、完全に同期した入力であって、標準TTLパ
ートNo.74173のデータイネーブル入力に対してアナログ
形態で機能するのが好ましい。換言すれば、クロックイ
ネーブル入力（CE）が低レベルであるときに、同期ロジ
ック回路は、ロジック回路のレジスタがたとえクロック
されたとしても、選択的なフィードバックにより状態を
変えない。

第７図のハイアラーキ優先順位機構に対する別の効果
は、全仲裁ロジックが比較的簡単でありそして仲裁ロジ
ックがチャンネルインターフェイスボード122′、123′
に対して単に複製されるだけであることである。更に、
リングボードアービトレータ184′に対する回路は、リ
ングチャンネルアービトレータ181に対する回路と実質
的に同じである。

第８図を参照すれば、好ましいチャンネルインターフ
ェイスボード122が詳細に示されており、これは、受信
ロジック回路84からの低優先順位の要求を仲裁するため
の第２のリングチャンネルアービトレータ201を含んで
いる。本発明の重要な特徴によれば、サービス要求は、
低優先順位の要求と高優先順位の要求とにグループ分け
され、各優先順位グループ内で要求を仲裁するために別
々のリングアービタが設けられている。例えば、低優先
順位のリングチャンネルアービトレータ201に組み合わ
されているのは、チャンネルデコーダ202及びゲート20
3、204であり、これらは、ゲート186、187に関連して動
作して、低優先順位のリングチャンネルアービトレータ
201により与えられたチャンネル番号又は高優先順位の
リングチャンネルアービトレータ181によって与えられ
たチャンネル番号のいずれかを選択する。

ライン205の高優先順位サービス要求信号は、ボード
選択デコーダ185がイネーブルされたときにゲート203、
204又はゲート186、187のいずれかをイネーブルするた
めにインバータ206に供給される。換言すれば、ボード
からのサービス要求が許可されそして高及び低の両方の
優先順位要求が存在するときに、中央ボードアービトレ
ータへフィードバックされる要求チャンネルが高優先順
位要求のチャンネルとなる。

第８図に更に示すように、低優先順位のリングチャン
ネルアービトレータからの低優先順位要求は、スイッチ
制御ボード121の低優先順位のリングボードアービトレ
ータ207へ送られ、高優先順位のリングチャンネルアー
ビトレータからの高優先順位要求は、これも又スイッチ
制御ボード121上にある高優先順位リングボードアービ
トレータ208へ送られる。オアゲート218は、HIGH REQ A
CK信号及びLOW REQ ACK信号を合成し、チャンネルイン
ターフェイスボード122、123のためのGRANTSERVICE REQ
UEST信号を発生する。優先順位が許可されたチャンネル
のボード選択番号は、２つの３状態ゲート219、220のイ
ネーブルされた一方によって与えられる。ゲート219
は、高リングボードアービトレータ208のHIGH REQ出力
によってディスイネーブルされ、ゲート220はこのHIGH
REQ出力によってイネーブルされる。

逆転経路要求及びドロップジャンクタ（ジャンクタを
落とす）要求は、高優先順位要求としてグループ分けさ
れ、ルートメッセージ及び待ち行列メッセージ要求は低
優先順位要求としてグループ分けされるのが好ましい。
受信チャンネルロジック84においては、高優先順位要求
がオアゲート210によって組み合わされ、低優先順位要
求がオアゲート211によって組み合わされる。

第９図には、リングチャンネルアービトレータ181の
好ましい編成の概略図である。中央スイッチロジックの
リングボードアービトレータ184についても実質的に同
じ回路が使用される。リングアービトレータは、最後に
優先順位が与えられたチャンネルの番号を記憶するレジ
スタ221を備えている。次に優先順位が与えられるべき
チャンネルは、チャンネル選択ロジック222によって決
定される。プログラム可能なロジックアレイを用いるこ
とによってこのチャンネル選択ロジックを簡単に実施す
るために、チャンネル選択ロジックはチャンネルデコー
ダ223の出力を受け取り、個々のチャンネル選択出力を
発生する。これらはエンコーダ224へ送られ、そしてこ
のエンコーダは優先順位が与えられるべき次のチャンネ
ルのエンコードされたチャンネル番号を出力する。チャ
ンネル選択ロジック222に対する論理的な式が添付資料
Ｉに示されている。デコーダ223からチャンネル選択信
号を受け取るのに加えて、チャンネル選択ロジック222
は、その各々のチャンネルインターフェイスボードに関
連したチャンネルから個々の要求も受け取る。優先順位
が各チャンネルに対して次に与えられるべきであるかど
うかを各々指示するチャンネル選択ロジック222の出力
は、論理オアゲート225において組み合わされ、いずれ
かのチャンネルによって要求が与えられたかどうかを指
示する。

第10図には、ベン図が230で一般的に示されており、
これは、行き先チャンネルの各組に関連した所定の一組
のソースチャンネルとして仮想スターカプラーの定義を
示すものである。第10図に示すように、１組のソースチ
ャンネルは１組の行き先チャンネルに交差する。この場
合、チャンネルは交差部において互いに自由に通信す
る。その他については、チャンネル間のメッセージ通信
は、ソースチャンネルから行き先チャンネルへのみ行な
われる。多数のこのようなスターカプラーをコンピュー
タの相互接続カプラーに対して定めるのが好ましい。い
ずれの所与のチャンネルも２つ以上の仮想スターカプラ
ーに含まれる。

第11図には、許容ソースセットメモリ164及び許容行
き先セットメモリ165における仮想スターカプラーを表
わす好ましい方法が示されている。許容ソースセットメ
モリ164は、チャンネル番号０ないし63によってアドレ
スされる64バイトを含んでいる。各バイトの各ビット位
置は、そのバイトをアドレスするソースチャンネルが各
ビット位置に対し仮想スターカプラーに含まれるかどう
かを表わすための論理１又は０である。許容行き先セッ
トメモリ165も同様に１組の64バイトとして構成され、
バイトの各ビットはそのバイトをアドレスする行き先チ
ャンネル番号が各ビット位置によって表わされた仮想ス
ターカプラーに含まれるかどうかを指示するための論理
１又は０である。

指定のソースチャンネルからのメッセージが指定の行
き先チャンネルへ送られることが許容されるかどうかを
判断するために、許容ソースセットメモリ164の各ビッ
ト出力ラインが論理アンドゲート241を用いて許容行き
先セットメモリ165の各ビット出力と論理アンドされ
る。それ故、各ゲートは、コンピュータ相互接続カプラ
ーに対して定めることのできる８個の仮想カプラーの各
々に対し指定のソース及び行き先が各ソースチャンネル
セット及び行き先チャンネルセットに見出されるかどう
かを指示する出力を発する。メッセージは８個の仮想ス
ターカプラーのいずれか１つを通してルーティングする
ことが許された場合にルーティングされねばならないの
で、アンドゲート241の出力は論理オアゲート242で組み
合わされ、メッセージのルーティングを可能にする信号
を発生する。

例えば、許容ソースセットメモリ164及び許容行き先
セットメモリ165のプログラミングが第11図に示されて
おり、これは、仮想スターカプラーがメッセージを受信
するのみの装置、メッセージを送信するのみの装置及び
少数の選択されたチャンネルグループ間でメッセージを
交換する装置を許容する特定の場合を示すものでる。０
ビット位置に対して定められた仮想スターカプラーは、
許容ソースセットメモリ164の全てのソースチャンネル
に対する論理１を含むが、０の行き先チャンネル番号に
対する０ビット位置のみにおける論理１を有する。それ
故、０ビット位置に対して定められた仮想スターカプラ
ーは、チャンネル０に接続されたデータ詳細装置がデー
タの受信にのみ使用できるようにする。

第２ビット位置によって定められた仮想スターカプラ
ーは、ソースチャンネル１及び２と行き先チャンネル１
及び２に対してのみ論理１を有する。それ故、この仮想
スターカプラーは、チャンネル１と２をそれらの間のい
ずれかの方向にデータ交換するように互いに接続する。
この形式の仮想スターカプラーは、それらの各々のアク
セスロードをバランスするために各記憶サーバーに対し
て定めることができる。又、この形式の仮想スターカプ
ラーは、中央プロセッサのリソースを１つの接続された
プロセッサグループから別のグループへ柔軟に位置設定
又は論理的に移動できるように定めることができる。ビ
ット２位置に関連した仮想スターカプラーは、ソースチ
ャンネル３に対してのみ論理１を含むが、全ての行き先
チャンネルに対して論理１を発生する。それ故、ビット
２に関連したこの仮想スターカプラーは、ソースチャン
ネル３に接続されたデータ処理装置を、他のデータ処理
装置へデータを送信できるもののみとして定める。

第12図には、メッセージ及び確認のための好ましいフ
ォーマットが示されている。メッセージ及び確認は非同
期で送信され、メッセージを搬送するチャンネルからキ
ャリアが存在しないインターバルによって分離される。
各メッセージは、ビット同期を容易にする目的で値55
（16進）を有するヘッダと、フレーム同期のための値96
（16進）を有する文字同期ビットと、メッセージ或いは
正又は負の確認（ACK/NAK）が受信されるかどうかを指
示するバイトと、メッセージの長さを指示するバイト
と、所望の行き先チャンネル番号を指示するバイトと、
所望の行き先チャンネル番号の補数を指示するバイト、
メッセージのソースチャンネルを指示するバイトと、メ
ッセージの長さによって予め指定されたデータバイトの
数と、繰り返し冗長チェック（CRC）と、値FF（16進）
を有するトレーラとを順次含んでいる。正及び負の確認
（ACK/NAK）のフォーマットは、第12図に示す形態と同
様であるが、この場合には、メッセージの長さを示すバ
イトが除去されそしてデータも除去されていることに注
意されたい。

第13図は、第12図に示すメッセージフォーマットに基
づいてメッセージを最初に検出するための受信ロジック
の概略図である。データ処理装置から送られたメッセー
ジは、参考としてここに取り上げるストアート氏の米国
特許第4,592,072号に詳細に説明されたように、マンチ
ェスタデコーダ251及びキャリア検出器252に受け取られ
る。第13図のメッセージデコーダは、フリップ−フロッ
プ253により決定される２つの主状態の１つにある。メ
ッセージデコーダは、NEW MESSAGE REQ信号に応答して
リセットされたとき及びキャリアがキャリア検出器252
によって検出されなかったときにアイドル状態に入る。
このため、フリップ−フロップ253はキャリアの存在に
よってセットされ、キャリアが存在しない場合に、フリ
ップ−フロップ254、インバータ255及びゲート256によ
ってリセットされる。

第13図のメッセージデコーダがアイドル状態を出て、
キャリアの存在中でビジーになったときには、マンチェ
スタデコーダ251からの直列形態のデコードされたデー
タが直列／並列コンバータレジスタ257へクロックされ
る。データがこの直列／並列コンバータ257へクロック
されるときには、ヘッダのタイマーインターバルが監視
される一方、メッセージデコーダが96（16進）の文字同
期値を待機する。この文字同期の存在は、デコーダ258
によって検出される。この同期文字が検出される前にキ
ャリアが消えるか又はヘッダの時間切れインターバルが
経過した場合には、ヘッダ時間切れフラグがフリップ−
フロップ259によって信号される。タイミングインター
バルはカウンタ260によって決定され、このカウンタ
は、メッセージデコーダがアイドル状態のとき、同時文
字が検出されたとき又はヘッダの時間切れフラグがセッ
トされたときに、オアゲート261によってリセットされ
る。このヘッダ時間切れインターバル中にキャリアが失
われることは、アンドゲート262によって検出され、ヘ
ッダ時間切れフラグをセットする２つの状態はオアゲー
ト263において合成される。

メッセージデコーダがビジーになった後に同期文字が
見つかったときメッセージの存在を信号するために、ア
ンドゲート264がフリップ−フロップ265をセットする。
このフリップ−フロップがセットされると、３ビット２
進カウンタ266は、直列／並列コンバータレジスタ257に
現われるバイトのためのクロックを発生するためにカウ
ントを開始する。フレーム同期バイトは、カウンタ266
が７の値に達したことがアンドゲート268によって検出
されると、出力レジスタ267へストローブされる。フレ
ーム同期コードも出力レジスタ267に受け取られるよう
にするために、オアゲート269はNEXT BYTE信号をアン
ドゲート270の出力と合成し、出力レジスタ267に対する
クロックイネーブル信号を発生する。出力レジスタ267
から現われるバイトのためのバイトクロックは、３ビッ
ト２進カウンタ266の出力Q2によって与えられる。出力
レジスタ267からのデータを内部クロックと同期するた
めに、一対のゲート271、272及びフリップ−フロップ27
3を用いて、クオドラチュアバイトクロックが発生さ
れ、これは、３ビット２進カウンタ226の出力Q2に対し
て進められる。

入ってくるメッセージを処理するために、メッセージ
デコーダはハンドルシャイクモードで動作して、メッセ
ージデコーダがNEW MESSAGE REQを受け取った後にの
みメッセージを確認するようにし、１つのメッセージを
完全に処理してから別のメッセージがデコーダによって
確認されるようにする。このため、メッセージの終りが
フリップ−フロップ274によって検出され、このフリッ
プ−フロップは、フリップ−フロップ265がセットされ
そしてキャリアが失われたことがアンドゲート275によ
って検出されたときにセットされる。それ故、フリップ
−フロップ274は、INCOMING MESSAGE COMPLETE信号を発
生する。アンドゲート276は、フリップ−フロップ265の
Ｑ出力をフリップ−フロップ274のＱ補数出力と合成
し、メッセージ発生中に高レベルとなるMESSAGE信号を
発生する。

本発明のコンピュータ相互接続カプラーの動作中のあ
る時間に、入ってくるメッセージのメッセージデコーダ
を禁止又はクリアすることが所望される。これは、例え
ば、チャンネル送信器が作動されたときに行なわれて、
それと同時に入ってくるメッセージが終了したときにこ
れがフラグをセットしないようにする。このために、メ
ッセージデコーダは、CLEAR MESSAGE信号を受け取るオ
アゲート276を含み、この信号は、フリップ−フロップ2
73をセットし、これにより、CLEAR MESSAGE信号が除去
されてその後にキャリアが存在しなくなるまで、MESSAG
E信号を強制的に低レベルにする。

次に第14図を参照して、ここにはチャンネル受信機ロ
ジックのためのメッセージ・シンクロナイザおよびサイ
クル・カウンタの概略図が示してある。受信データ・バ
イトを内部バイト・クロック281と同期させるために、
一対のレジスタ282、283が設けてあり、これらのレジス
タはインバータ284で与えられるようなバイト・クロッ
クの180分位相差で刻時される。最大許容メッセージ長
に相当する或る限られた持続時間を有するメッセージの
場合、これら２つのレジスタ282、283のうちの１つのレ
ジスタの出力が２つのゲート285、286のうちの対応した
ゲートによって選択されて内部バイト・クロック281に
同期したデータを与えることができる。これら２つのゲ
ートのうちどれを使用可能とすべきかを決めるために、
内部バイト・クロック281によって刻時されるフリップ
フロップ287が第13図のメッセージ・デコーダからの直
角位相分進んだバイト・クロックをサンプリングする。
さらに、この決定は、MESSAGE信号が存在しないときの
み遅延フリップフロップ287を使用可能とすることによ
ってメッセージの持続時間の間保持される。フリップフ
ロップ287に対してクロックを使用禁止とするのに必要
な遅延は遅延フリップフロップ288が与える。バイトを
内部バイト・クロックに細密に同期させるために、内部
バイト・クロック281によって刻時される出力レジスタ2
89が設けてある。受信メッセージからのバイトをフリッ
プフロップ289によって与えられたバイトが表わしてい
るときにそれを示すINTERNAL MESSAGE信号を遅延フリッ
プフロップ290が与える。

第12図のメッセージ・フォーマットにおける個々のバ
イトを識別するために、それぞれのバイトが出力レジス
タ289の出力として出現したときにシフト・レジスタ・
サイクル・カウンタ291が対応したストローブ信号を発
生する。このシフト・レジスタ・サイクル・カウンタは
INTERNAL MESSAGE信号のリーディングエッジを検出する
ANDゲート292によって与えられた初期パルスを受け取
る。同様に、INTERNAL MESSAGE信号のトレーリングエッ
ジでEND MESSAGE信号をANDゲート293が発生する。

ここで、第12図のフォーマットがメッセージのための
フォーマットであり、復帰肯定応答コードのためのフォ
ーマットも長さバイトがないことを除いて同様のもので
あることを思い出されたい。サイクル・シフト・カウン
タ291がメッセージおよび肯定応答のためのバイトを復
号するのに使用できるようにすべく、全体的に294で示
すマルチプレクサが設けてあり、これは肯定応答がチャ
ンネル受信機ロジックで予想されるときにDEST、DEST補
数、SOURCEストローブ信号に対するストローブ・パルス
の位置をシフトする。

第14図には、第13図のメッセージ・デコーダにハンド
シェーク、メッセージ消去信号を与えるロジックも示し
てある。メッセージ処理の終りで通常はフリップフロッ
プ295がNEW MESSAGE REQUEST信号を発生する。システム
RESET信号に応答するか、あるいは、チャンネル送信機
が使用中であるときには、任意の現行メッセージが消去
され、新しいメッセージがリクエストされなければなら
ない。このために、ORゲート296がシステムRESET信号と
TX BUSY信号とを組合わせてチャンネル受信機へのCLEAR
MESSAGE信号を発生する。また、第２のORゲート297が
このCLEAR MESSAGE信号をフリップフロップ295の出力と
組合わせてNEW MESSAGE REQUEST信号を発生し、この信
号が第13図のチャンネル受信機に戻される。また別のOR
ゲート298が用いられてCLEAR MESSAGE信号をANDゲート2
92の出力と組合わせてチャンネル受信機ロジックのため
のINIT信号を発生する。その結果、チャンネル受信機ロ
ジックは、チャンネル送信機が使用中であるか、あるい
は、システムRESETが発生したときにはいつでも、もし
くは、検出されたメッセージが出力レジスタ289の出力
部に現われる直前にリセット状態になる。

次に第15図を参照して、ここには、メッセージ・リク
エストを発送し、メッセージ処理を終了させるチャンネ
ル受信機ロジックの概略図が示してある。一般的には、
チャンネル受信機ロジックは行き先および行先メッセー
ジが互いに一致したとき、メッセージのソース数が物理
的なチャンネル数に一致したとき、メッセージのタイプ
が予想タイプと一致しかつ予想タイプがACKまたはNAKコ
ードでないときにルート・メッセージ・リクエストを発
生する。

行き先が行き先補数に一致しているかどうかをチェッ
クするために、行き先はレジスタ301にストローブされ
る。２入力・専用ORゲート302と８入力NANDゲート303と
からなるバンクがレジスタ301にストローブされた行き
先を受信メッセージ内のデータ・バイトと比較する。DE
ST期間中に比較がなされたかどうかをフリップフロップ
304がチェックする。さらに、フリップフロップ306が用
いられ、行き先と行き先補数が互いに一致しない場合に
は行き先不一致フラグを診断プロセッサに送る。同様に
して、データ・バイトはソース・コンパレータによって
点検される。このソース・コンパレータは一組の専用OR
ゲート307とANDゲート308とを包含する。このANDゲート
308はSOURCEストローブも受け取り、メッセージ内のソ
ース数がチャンネル受信機のチャンネル数と一致すると
きにイネーブル信号を発生するインバータ209に信号を
送る。さらに、フリップフロップ310が診断プロセッサ
にソース不一致フラグを送る。このようなフラグは、た
とえば、通信ケーブルが或る特定のデータ処理ユニット
からコンピュータ相互接続カプラの割り当てチャンネル
にミスルートしていることを示すことがある。

メッセージまたはコードのタイプを感知する目的で、
データ・バイトはACKデコーダ311およびNAKデコーダ312
に送られ、これらデコーダの出力はORゲート313によっ
て組み合わされてそのメッセージがACKコードであるかN
AKコードであるかどうかを示す。

チャンネル受信機ロジックがACKコードあるいはNAKコ
ードのいずれが予想されるかを決めるために、フリップ
フロップ314がシステム・リセット信号、受信機に割り
当てられたジャンクタの解除信号、そして、予想肯定応
答タイマ160の満了信号によってリセットされる。これ
らの信号の必要な組合わせはORゲート316によって与え
られる。予想肯定応答タイマ160は、好ましくは、或る
肯定応答の復帰送信のためにジャンクタが予約される時
間を測定する。したがって、予想肯定応答タイマ315
は、肯定応答が予想されるとき、ジャンクタがチャンネ
ル受信機に加えられたときで始まり、復帰肯定応答また
はメッセージのタイプが決定され得るときまで続けてカ
ウントを行わなければならない。したがって、予想肯定
応答タイマ160を制御するために、フリップフロップ317
が設けてあり、これは肯定応答が予想されるときでジャ
ンクタがチャンネル受信機に加えられたときにANDゲー
ト318によってセットされ、肯定応答が予想されないか
あるいはTYPEストローブが生じたときにORゲート319に
よってリセットされる。

誤ったタイプのメッセージまたは肯定応答を拒絶する
ために、専用のORゲート320がフリップフロップ314から
の予想タイプをORゲート313によって示される受信タイ
プと比較する。専用ORゲートの出力はTIPEストローブに
よって使用可能とされたANDゲート321に送られて、メッ
セージのタイプが予想タイプと一致していないときには
フリップフロップ322をセットする。さらに、ANDゲート
321はフリップフロップ323をセットして誤ったタイプの
メッセージまたは肯定応答が受け取られたということを
示すフラグを診断プロセッサに送る。

メッセージを発送するリクエストはANDゲート324およ
びフリップフロップ325によって発生させられる。メッ
セージの行き先と行き先補数が一致しているときには、
メッセージは肯定応答コードでない適正なタイプを有
し、メッセージのソース数がチャンネル受信機の物理的
なチャンネル数と一致する。フリップフロップ325がセ
ットされると、メッセージ経路指定タイマ154も使用可
能とされる。ジャンクタがチャンネル受信機に加えられ
たとき、または、チャンネル受信機がメッセージ受信開
始時に初期化されたとき、あるいは、メッセージの経路
指定がフリップフロップ325によってリクエストされて
おり、メッセージ経路指定タイマ154がタイムアウトし
たときにORゲート326によってフリップフロップ325がリ
セットされる。この最後の論理積はANDゲート327によっ
て決定される。したがって、このANDゲート327は、先入
れ先出しバッファ（第４図の143）がオーバーフロー無
しに少なくともメッセージの開始部分を確実に記憶する
ように選ばれた或る所定の時間限度内で中央スイッチ・
ロジックがルート・メッセージ・リクエストに応答し損
なったことを示すMESSAGE ROUTING TIMEOUT信号を発生
する。

ここで、中央スイッチ・ロジック（第４図の144）が
行き先送信機または受信機が使用中であるかあるいはア
イドル・ジャンクタが利用できないためにメッセージを
経路指定できない場合、この中央スイッチ・ロジックが
行き先キューにメッセージ・リクエストを置き、チャン
ネル受信機、送信機にFLOW−CONTROL−ONを送ることに
なる。このとき、フリップフロップ325はINIT信号によ
ってリセット状態となる。

第15図にはORゲート328も示してあり、このORゲート
はEND MES.PROC.信号をメッセージ処理の終了時に発生
する。行き先不一致、ソース不一致、誤ったタイプのメ
ッセージまたは肯定応答の受信、肯定応答タイムアウ
ト、メッセージ長が或る所定の最大メッセージ長を超え
る場合、チャンネル受信機からドロップしたジャンク
タ、メッセージのキューイングの終了のいずれかがある
ときにメッセージ処理は終了する。メッセージが或る最
大メッセージ長を超えたかどうかを知るために、最大メ
ッセージ長カウンタ151がインバータ329によって示すよ
うに、メッセージのないときにプリセット・カウント数
に保持され、メッセージ中にタイムアウトが生じると、
フリップフロップ330がセット状態になる。このときにA
NDゲート331がフリップフロップ322もセットし、メッセ
ージが長すぎることを示すフラグを診断プロセッサに送
る。ANDゲート331はフラグ・フリップフロップ332がメ
ッセージあたり一回以下にセットされることを保証す
る。

次に第16図を参照して、ここにはメッセージ・キュー
イングのためのチャンネル受信機・送信機ロジックが概
略図で示してある。第15図からのMESSAGE ROUTING TIME
OUT信号がフリップフロップ341をセットし、これは中央
スイッチ・ロジックにキュー・メッセージ・要求を送
る。また、MESSAGE ROUTING TIMEOUT信号は要求肯定応
答タイマ342をセットする。ANDゲート343で検出される
ようにこのタイマがキュー・メッセージ・要求の満足化
の前に満了すると、フリップフロップ344はセット状態
になり、診断プロセッサにキュー・要求・エラーを知ら
せる。キュー・メッセージ・要求を発生するフリップフ
ロップ341はINIT信号によって、キュー・要求・エラー
の発生時のANDゲート343によって、あるいは、通常で
は、中央スイッチ・ロジックからのFLOW−CONTROL−ON
信号によってリセットされる。これらの状態の組合わせ
はORゲート345によって与えられる。キューイングの終
了は、キュー・要求・エラーが発生するかあるいはフロ
ー・コントロールがオンになったときにはいつでも別の
ORゲート346によって示される。

送信機にためのフロー・コントロールの状態はフリッ
プフロップ347によって示される。このフリップフロッ
プは中央スイッチ・ロジックからのFLOW−CONTROL−ON
信号によってセットされ、システムRESET信号によって
か、中央スイッチ・ロジックからのFLOW−CONTROL−OFF
指令によってか、あるいは、フロー・コントロールがオ
ンであってフロー・コントロール・タイマ157の満了時
にリセットされる。必要な論理積および論理和はANDゲ
ート348およびORゲート349によって行われる。フロー・
コントロールがオンでフロー・コントロール・タイマ15
7が満了すると、フリップフロップ349がセットされ、診
断プロセッサにフロー・コントロール・タイマアウト・
フラグを送る。

フロー・コントロール・フリップフロップ347がセッ
トされた場合、あるいは、ジャンクタがチャンネル送信
機に割り当てられ、チャンネル受信機に割り当てられな
い場合には、チャンネル送信機が使用中と想定される。
これらの状態はインバータ350、ANDゲート351およびOR
ゲート352によって解消される。上述したように、チャ
ンネル受信機はチャンネル送信機が使用中と思われると
きには抑止される。しかしながら、ANDゲート353によっ
て検出されるようにジャンクタがチャンネル送信機、受
信機の双方に割り当てられたときに生じるメインテナス
・モードではこれらチャンネル送信機、受信機は同時に
作動できる。

データ制御装置によって送られてくる任意のキャリヤ
が終了するまでデータ処理装置へのフロー・コントロー
ル・キャリヤの送達を遅延させると望ましい。特に、デ
ータ処理装置の送るキャリヤが消滅するときとフロー・
コントロール・キャリヤがオンになるときの間に約５ク
ロック・サイクルの休止があると望ましい。したがっ
て、FLOW CONTROL XMIT信号がフリップフロップ354によ
って発生させられ、このフリップフロップはフロー・コ
ントロールがないときにリセットされ、チャンネル受信
機の検出するキャリヤが消滅した後５クロック・サイク
ルでセットされる。フリップフロップ354にとって必要
なセット・リセット条件は３ビット二進カウンタ355、A
NDゲート356およびインバータ357によって決定される。

次に第17図を参照して、ここには先入れ先出しバッフ
ァ143のための、スイッチ・マトリックスにインターフ
ェースするチャンネル受信機ロジックが示してある。チ
ャンネル受信機が肯定応答を予測していないとき、ジャ
ンクタがチャンネル受信機に割り当てられるとすぐに、
それがインバータ361およびANDゲート362によって検出
されて上方はスイッチ・マトリックスに送られる。肯定
応答が予測される場合には、ジャンクタがチャンネル受
信機に割り当てられ、復帰肯定応答が受け取られたとき
にスイッチ・マトリックスへの送信が開始する。これら
の状態はANDゲート363によって検出され、ORゲート364
によって転送信号が与えられる。まず、タグがスイッチ
・マトリックスに送られる。たとえば、ジャンクタの識
別番号がチャンネル受信機に割り当てられる。タグの送
信後、バッファ143からデータが送られてくる。タグの
転送時間は遅延レジスタすなわちフリップフロップ365
とANDゲート366によって決定される。このタグまたはバ
ッファのデータ出力のいずれかがスイッチ・マトリック
スへの転送のために多重化ゲート367、368によって選ば
れる。バッファが空になったときにバッファからのデー
タ伝送中にANDゲート369によって発生したEND BUF CMIT
信号によって転送の終了が示される。

タグおよびバッファ143からのデータ・バイトに加え
て、ジャンクタ上をパリティビットおよび有効データビ
ットが送られる。このパリティビットはパリティ・エン
コーダ370によって発生させられる。有効データ信号は
タグが送られるときにはいつでも、あるいは、バッファ
が送信中に空でないときに発生させられる。これらの論
理状態はインバータ371、ANDゲート372およびORゲート3
73によって解消される。

次に第18図を参照して、ここには診断スイッチ・マト
リックス99とその制御回路が概略図で示してある。或る
ジャンクタがチャンネル受信機あるいはチャンネル送信
機に割り当てられたかどうかを示す信号を起点デコーダ
381、行き先デコーダ382およびラッチ383、384が発生
し、そのとき、ジャンクタの識別番号が割り当てられ
る。同様のデコーダおよびラッチが他のチャンネル送信
機および受信機によって使用される。ジャンクタ制御バ
ス93がソース受信機、行き先送信機およびジャンクタ制
御バスを通して指令パルスが送られるときに割り当てら
れるべきあるいはドロップされるべきジャンクタを指定
するための数組のラインを包含する。一本のラインはそ
の指令パルスがジャンクタ割り当て動作あるいはジャン
クタ・ドロッピング動作と組み合わされているかどうか
を指定する。ジャンクタ制御バスは割り当てられたジャ
ンクタのすべてを同時にドロップさせるリセット・ライ
ンも包含する。

ジャンクタを割り当てるかドロップさせるために、指
令パルスはラッチ383、384を刻時しており、これらのラ
ッチは、それぞれ、割り当てられたジャンクタの識別番
号と割り当て／解除・ラインのストローブド値を記憶し
てジャンクタが割り当てられたのか解除させられたのか
を示す出力ビットを発生する。ラッチ383、384のそれぞ
れにはデコーダ385、386が組合わせてある。各デコーダ
のセレクト入力部はラッチされたジャンクタ識別コード
を受け取る。各デコーダはジャンクタが割り当てられた
かどうかを示すビットを受け取る出力イネーブル入力部
も有する。したがって、デコーダの出力部は各ジャンク
タへの接続を可能とするセレクト信号を発生する。ジャ
ンクタ・バスから送られ、受け取られることになってい
るデータは一組のゲート387によって或る選定されたジ
ャンクタに多重化され、一組のゲート388によって多重
解除される。

第18図からわかるように、単方向ゲートを用いてジャ
ンクタへの、そして、ジャンクタからのデータを多重化
しようとしている場合、ゲートの相互接続が異なってい
なければならない。しかしながら、本発明者等は、これ
が必ずしも真実でないという驚くべき発見をした。事
実、ANDゲートの２つのレベルを用いてジャンクタへ
の、そして、ジャンクタからの多重化、多重解除の両方
を行うマルチプレクサ・アレイを構成することができ
る。

次いで第19図を参照して、ここにはジャンクタ・バス
にチャンネル受信機をインターフェース接続するため
の、全体的に391で示すスイッチ・マトリックス用の好
ましい回路が示してある。本発明の一特徴によれば、チ
ャンネル・インターフェース・ボード（第３図で122、1
23）がボード・デコーダの再プログラミングを必要とす
ることなく自由に交替できる。代わりに、カード・ケー
ジの種々のスロットがスロット番号を示すように配線さ
れた一組の端子コネクタを包含する。したがって、回路
板を或る特定のスロットに挿入したときに、スロット番
号がボードに通じる一組の入力ラインに現われる。ボー
ド選択はANDゲート393に組み合わされた出力部を有する
一組の専用ORゲート392によって行われる。こうして、A
NDゲート393がボード・セレクト信号を発生する。この
ボード・セレクト信号はジャンクタ・セレクタ394の出
力部を使用可能とするのに用いられる。このジャンクタ
・セレクタ394はレジスタ395のクロックを使用可能とす
るのに用いられる個々の出力部を有する。このレジスタ
395はジャンクタ制御バスのソース・セレクト・ライン
からチャンネル番号を受け取り、また、ジャンクタ制御
バスから割り当て／解除ラインを受け取る。レジスタ39
5の出力はデコーダ396の入力部に送られ、このデコーダ
は全体的に397で示すNAND多重化ゲートの第１レベルを
使用可能とする個々の出力を発生する。ゲートの第１レ
ベルの出力は全体的に398で示されるNANDゲートの第２
レベルによって組み合わされる。ゲート398の第２レベ
ルはレジスタ394にラッチされた割り当て／解除信号に
よって３状態化される。３状態ゲート397を使用する代
わりに、オープン・コレクタ・ゲートを用いてジャンク
タに沿ってワイヤードOR論理機能を行ってもよい。

次に第20図を参照して、ここにはチャンネル送信機の
ためのスイッチ・マトリックス399が概略図で示してあ
る。ここで明らかなように、第19図に示すものと同じ回
路要素が使用でき、ここで必要とされるのは、ジャンク
タ・セレクト・ラインをチャンネル番号セレクト・ライ
ンと一緒に切り換えられ、ジャンクタがNANDゲート398
の第２レベルの出力部の代わりにNANDゲート397′の第
１レベルの入力部に送られるということである。この場
合、ジャンクタの数が個々のチャンネル・インターフェ
ース・ボード上のチャンネルの数に等しいということの
注目されたい。第19図の構成要素と同じである、第20図
で用いられる構成要素は同じ参照番号で示してあり、類
似した構成要素は同じ参照符号にダッシュ記号を付けて
示してある。

次に第21図を参照して、ここにはジャンクタ解除要求
およびジャンクタ反転要求を示すチャンネル受信機ロジ
ックを概略図で示す。ANDゲート401によって解決される
ように、チャンネル受信機があるジャンクタに割り当て
られ、新しいメッセージ・要求・ペンディングがり、肯
定応答が予想されない場合には、スタック・ジャンクタ
が先に検出されている場合を除いて、ジャンクタ解除要
求が開始される。また、ゲート402によって検出される
ように、或るジャンクタがチャンネル受信機に割り当て
られ、肯定応答が予測され、FIFOバッファからの送信が
終了した場合には、スタック・ジャンクタが先に検出さ
れている場合を除いて、ジャンクタ解除要求が開始され
る。ゲート401、402の出力はORゲート403で組み合わさ
れ、ジャンクタ解除要求を示すフリップフロップ404を
セットするのに用いられる。ゲート405で解決されるよ
うに、肯定応答が予想されない場合、スタック・ジャン
クタが先に検出されている場合を除いて、FIFOバッファ
からの送信の終了時にジャンクタ反転要求が開始され
る。ゲート405はジャンクタ反転要求を示すフリップフ
ロップ406をセットする。

或る期間内にジャンクタの解除あるいは逆転がない場
合、それは要求肯定応答タイマ155によって感知され
る。このタイマはORゲート407、408、インバータ409お
よびANDゲート410によって検出されるように或るジャン
クタ解除要求またはジャンクタ反転要求が開始されたと
きにはいつでもプリセットされる。要求肯定応答タイマ
115がタイマアウトし、ジャンクタ解除要求またはジャ
ンクタ反転要求が行われているときにスタック・ジャン
クタが示される。この状態はANDゲート411によって解消
される。スタック・ジャンクタの発生時、フリップフロ
ップ412がセットされ、診断プロセッサにスタック・ジ
ャンクタ・フラグを送る。このフリップフロップ412は
リクエスト抑止信号も発生し、これはNANDゲート413を
経てフリップフロップ404を抑止し、NANDゲート414、41
5およびインバータ416を経てフリップフロップ406も抑
止する。

診断プロセッサにスタック・ジャンクタの識別番号を
知らせるために、ゲート411からのスタック・ジャンク
タ信号を応答してロードされるレジスタ417が設けてあ
る。

次に第22図を参照して、ここにはジャンクタをチャン
ネル受信機に割り当てる際の変化を検出するロジックが
示してある。このロジックはチャンネル受信機ジャンク
タ割り当て信号をサンプリングする遅延フリップフロッ
プ421と、インバータ422と、ANDゲート423、424とを包
含する。

次に第23図を参照して、ここにはチャンネル送信機の
ロジックを概略図で示してある。第20図のスイッチ・マ
トリックス399からのバイト、パリティ信号および有効
データ信号はそれぞれのレジスタおよびフリップフロッ
プ431、432、433に刻時される。ラッチされた有効デー
タ信号はANDゲート434においてチャンネル送信機ジャン
クタ割り当て信号と組み合わされて送信開始を知らせ
る。初期パルスが遅延フリップフロップ435およびANDゲ
ート436によって与えられる。この初期パルスはシフト
・レジスタ437のシリアル入力部に送られて割り当てら
れたジャンクタを介して送られるメッセージの開始時に
種々のデータ・バイトのためのストローブ信号を発生さ
せる。チャンネル送信機ロジックのためのリセット信号
はインバータ438およびORゲート439によって与えられ、
システム・リセットが生じたとき、そして、有効データ
がチャンネル送信機に割り当てられたジャンクタからも
はや受け取れなくにったときにはいつでも送信機回路は
リセットされる。

割り当てられたジャンクタからのデータ・バイトのパ
リティはパリティ・エラー・デコーダ440によってチェ
ックされる。NANDゲート441はデータが有効であると想
定されるときにパリティ・エラーが生じたかどうかをチ
ェックし、エラーが生じたときには、フリップフロップ
442がパリティ・エラー・フラグをセットし、これが診
断プロセッサに送られる。

メッセージのタグにおけるジャンクタ識別番号が実際
にチャンネル送信機に割り当てられたジャンクタの識別
番号と一致し損なった場合にデータ送信を抑止するため
に、一組の専用ORゲート213、NANDゲート244およびAND
ゲート245が或る信号を発生する。このとき、フリップ
フロップ246がフラグをセットし、このフラグが診断プ
ロセッサに送られる。

チャンネル受信機が肯定応答を予測すべきかどうかを
決定するために、NAKデコーダ247およびACKデコーダ248
の出力がANDゲート249において組み合わされ、ジャンク
タからのバイトが正または負の肯定応答コードを含んで
いるかどうかを示す信号を発生する。チャンネル受信機
はそれに対応したチャンネル送信機が肯定応答コードな
しに先にメッセージを送ったときに肯定コードを予測す
るので、シフト・レジスタ・サイクル・カウンタ437は
出力マルチプレクサ450を有し、受信機が肯定応答コー
ドを予測するときにこの出力マルチプレクサ450がメッ
セージのためのストローブ信号を選択する。

行き先バイトがチャンネル送信機のチャンネル番号と
一致しないときに送信を抑止するために、行き先デコー
ダ451が設けてあり、そのレベル出力はANDゲート452に
おいてTX−DESTストローブ信号でゲート制御され、この
行き先バイトをチャンネル送信機の実際のチャンネル番
号と比較する。ANDゲート452の出力はフリップフロップ
453をセットして行き先エラー・フラグを発生させ、こ
れが診断プロセッサに送られる。

行き先エラーのあった場合、メッセージまたは肯定応
答のごく始めの部分でも送信を阻止すると望ましい。こ
の目的のために、行き先コードがチェックされ得るまで
肯定応答またはメッセージの冒頭部分を一時的に記憶す
る必要がある。そのために、５バイト先入れ先出しレジ
スタ454が設けてある。このレジスタはバイト内の８ビ
ット分毎に１つの５ビット・シリアル・シフト・レジス
タを有する。

メッセージまたは肯定応答が誤ったジャンクタからき
たか、あるいは、誤った行き先を示している場合に送信
を禁止する信号を発生させるために、フリップフロップ
455がTX−RESETによってセットされ、NORゲート456で示
されるように、ジャンクタ・エラーまたは行き先エラー
のいずれかが発生したときにリセットされる。さらに、
送信の開始刻時を知るために、別のフリップフロップ45
7が設けてあり、これはTX−RESET信号によってセットさ
れ、PRE−XMIT信号によってセットされる。したがっ
て、送信は、常に、PRE−XMITストローブの後のサイク
ルと共に開始する。このサイクル（CAR−XMITストロー
ブで示してある）の間、55・16進同期コード458がメッ
セージまたは肯定応答のジャンクタ識別番号の所定位置
に再挿入される。そのために、一対の多重化ゲート45
9、460が設けてある。ゲート460はフリップフロップ45
5、457の出力を組合わせるANDゲート461によって使用可
能とされる。

本発明の重要な特徴によれば、受け入れメッセージは
行き先データ処理装置に送られるフロー・コントロール
・キャリヤ信号に挿入され得る。しかしながら、この場
合、メッセージまたは肯定応答の前の或る期間にわたっ
てフロー・コントロール・キャリヤが存在しない休止状
態を挿入するのが望ましい。さらに、メッセージまたは
肯定応答の送信の終了時、このときまだフロー・コント
ロールがある場合にメッセージの後に休止状態を挿入す
ると望ましい。この休止状態の間、たとえば、データ処
理装置が肯定応答をメッセージに送ることができる。

このような場合にフロー・コントロール・キャリヤを
抑止するために、ANDゲート462が設けてあり、これは送
信機が使用中のときとか、TX−RESET信号がローである
ときとか、あるいは、全体的に463で示す第１タイマま
たは全体的に464で示す第２タイマがロー・ロジック信
号を発生したときとかに使用禁止とされる。第１タイマ
463は肯定応答が予期されるときにその後５クロック・
サイクルにわたってロー・ロジック信号を発生する。第
２タイマ464はメッセージ・コードまたは肯定応答コー
ドが実際に送られてきたときにその後５クロック・サイ
クルにわたってロー・ロジック信号を発生する。タイマ
463、465は、各々、３ビット二進カウンタ465、466とAN
Dゲート467、468とを包含する。ORゲート469がCAR−XMI
T信号をゲート462の出力と組合わせてゲート459を使用
可能とし、キャリヤを送信する。ORゲート470がイネー
ブル信号を多重化ゲート459、460に組み込み、メッセー
ジのヘッダあるいはデータ送信中のいずれかで実際のデ
ータ送信を可能とする信号を発生させる。

マンチェスタ（Manchester）エンコーダ147内の並列
・直列変換器は並列ロード・シフト・レジスタ471と専
用ORゲート472とを包含し、この専用ORゲートはシフト
・レジスタ471のシリアル・データ出力をシフト・クロ
ックで変調する。このシフト・クロックは内部バイト・
クロックの周波数の８倍の周波数で作動するマスタ・ク
ロック473によって与えられる。内部バイト・クロック2
81はマスタ・クロックによって刻時される３ビット二進
カウンタによって与えられる。バイト・クロックはカウ
ンタ281のQ₂出力部から得られる。並列イネーブル入力
をシフト・レジスタ471に与えるべく、カウンタ281の出
力Q₂、Q₁、Q₀はANDゲート473によって組み合わされる。
フロー・コントロールがオフのときでメッセージまたは
肯定応答が送られていないときにキャリヤの送信を抑止
するために、ORゲート470の出力はゲーテイグ信号とし
てANDゲート474に送られ、このANDゲート474が専用ORゲ
ート472の出力をゲート制御する。

次に第24図を参照して、ここにはチャンネル・インタ
ーフェース・ボードからの要求に応答する中央スイッチ
・ロジックが概略図で示してある。このロジックは、第
７、８、９図に関連して上述したように、それぞれの高
低優先リング・ボード・アービトレイタからの低い優先
順位の要求情報と高い優先順位の要求情報を受け取る。

処理すべきリクエストを受け取るために、中央スイッ
チ・ロジックは入力レジスタ491を包含する。この入力
レジスタ491は高い優先順位の要求が存在する場合に高
い優先順位の要求情報を受け取るか、さもなければ、任
意に低い優先順位の要求情報を受け取る。高低の優先順
位の要求情報の多重化が一対のゲート492、493およびイ
ンバータ494によって行われる。入力レジスタ491は高い
優先順位の要求が存在するかどうかを示す信号、低い優
先順位の要求が存在するかどうかを示す信号、タイムア
ウトがジャンクタ・タイマ161で生じたかどうかを示す
信号、タイムアウトがキュー・タイマ156から生じたか
どうかを示す信号QTも受け取る。入力レジスタ491は診
断プロセッサからのロー主張割り込み入力も受け取る。

この割り込み入力がローを主張している場合を除い
て、新しい要求が入力レジスタ491にストローブされた
とき、サイクル・シフト・カウンタ396がカウントを開
始する。このサイクル・シフト・カウンタは復号出力P
0、P1、P2等を与える。これらの出力は組合わせロジッ
ク497に送られる。また、この組合わせロジックには、
要求優先順位・デコーダ496から個別に復号された信号
も送られる。これらの信号には、サービス・ジャンクタ
・タイマ・要求（SJT）、逆パス・要求（RP）、ドロッ
プ・ジャンクタ・要求（DJ）、ルート・メッセージ・要
求（RM）、キュー・メッセージ・要求（QM）、サービス
・キュー・タイマ・要求（SQT）を示す信号が含まれ
る。

入力レジスタ491内に保持された割り込み信号の値は
イネーブル信号（ENA）を与え、このイネーブル信号は
全体的に499で示す双方向ゲーティング回路を用いて診
断制御バス120を中央ロジック状況メモリ153内に多重化
する。

サイクル・シフト・カウンタ496はP0、P1等から連続
的にカウントを行い、最終的には、多くの処理信号の終
端の１つがリクエストの処理が終了したことを示す。処
理信号の終端はORゲート500に送られ、このORゲートは
システムTESET信号を受け取る。ORゲート500の出力はサ
イクル・シフト・カウンタを初期値１でリセットさせ、
入力レジスタ491の刻時動作を可能とさせて入力レジス
タが新しいリクエストを受け取れるようにする。さら
に、入力レジスタ491はリクエストがまったく入力レジ
スタにストローブされない場合に新しいリクエストを受
け取れるようにされる。これらの状態はNORゲート502、
ORゲート503によって解消される。ORゲート503からの信
号はダン信号または不使用信号も発生し、この信号は割
り込み信号のためのハンドシェークとして使用すること
ができる。

高い優先順位の要求を知らせる信号を発生すべく、AN
Dゲート504が設けてあり、高い優先順位の要求が処理さ
れつつあるときにORゲート503からの信号を通すように
なっている。同様にして、ANDゲート505は、低い優先順
位の要求が処理されつつあるときにはORゲート503の出
力を通過させて低い優先順位の要求のための肯定応答信
号を発生させる。

組合わせロジック497はそこに戻される出力を有する
ステート・レジスタ506のための入力を決定する。さら
に、組合わせロジックは中央ロジック状況メモリ153を
読み出し、中央ロジック状況メモリに読み込むことがで
き、ここには、特に、メッセージ要求を先キュー上に置
く動作とメッセージ要求を先キューから取り出す動作も
含む。メッセージ要求が許されるかどうかを迅速に決定
するために、組合わせロジックは許された経路を決定す
る特殊なロジック507を包含する。

次に第25図を参照して、ここには要求・優先順位デコ
ーダ498が概略図で示してある。要求はそれぞれのANDゲ
ート511、512、513、514、515、516によって発生させら
れる。これらのゲートは、すべて、出力イネーブル・ラ
イン（OE）によってゲート制御される。

サービス・ジャンクタ・タイマは、ゲート511が２つ
だけの入力部を有する事実から明らかなように、最高位
優先権を有し、要求優先デコーダへのQ₄入力部が他のす
べてのANDゲートを抑止する。延ばす（RP）要求および
ジャンクタ解除（DJ）要求はQ₂入力によって使用可能と
される事実から明らかなように次に高い優先順位のを有
する。このQ₂入力はサービス・ジャンクタ・タイマ・要
求を発生しているゲート511を除いて他のANDゲートのす
べてを使用禁止とする。ルート・メッセージ（DM）要求
およびキュー・メッセージ（QM）要求は次に低い優先順
位を有する。これはサービス・キュー・タイマ（SQT）
のためのANDゲート516のみを使用禁止にするQ₁入力によ
って使用可能とされるという事実から明らかであろう。
サービス・キュー・タイマ要求（SQT）は最も低い優先
権を有する。これは、他のリクエストのうちの任意の要
求の存在で使用禁止とされるからである。低い優先順位
の要求はインバータ517を使用してサービス・キュー・
タイマ・要求を抑止する。高い優先順位の要求はインバ
ータ518を使用して低い優先順位の要求およびサービス
・キュー・タイマ・要求を抑止する。サービス・ジャン
クタ・タイマ要求はインバータ519を使用してすべての
他の要求を抑止する。インバータ520は高低の優先順位
の要求グループの各々において２つの異なった優先権の
要求間で選択を行うのに使用される。

次に第26図を参照して、この図は全体的に507で示す
許容経路指定用のロジックの概略図である。ORゲート24
2は、第10、11図に関連して説明したように、特定のソ
ースおよび行き先が少なくとも１つの仮想スター・カッ
プラ内に含まれているかどうかを示す信号を発生する。
さらに行き先とソースが同じであるか、あるいは、行き
先状況テーブル167で示すように行き先が「ループバッ
ク」モードで置かれた場合には経路指定は許可されな
い。宛先とソースの一致は一組の専用ORゲート541とNOR
ゲート542によって検出される。ループバックの場合に
はインバータ543がソースから宛先への経路指定を阻止
する。行き先が存在していない場合にも経路指定は禁止
される。

許容経路指定用ロジック507は中央スイッチ・ロジッ
クのPOサイクル中に使用可能とされ、ORゲート544で示
すようにルート・メッセージ・リクエストおよびキュー
・メッセージ・サービス・リクエストの両方について使
用可能とされる。NANDゲート545がルート・メッセージ
指令あるいはキュー・メッセージ指令の処理を収容させ
るのに必要な一致状態を解消する。不許可経路指定によ
り処理が停止したときには、メッセージ拒絶フラグがセ
ットされて不許可経路指定を診断プロセッサに知らせ
る。

次に第27図を参照して、ここには高い優先順位要求の
ための組合わせロジックが示してある。ANDゲート521に
よって解消されるような逆パス・要求の第１サイクル
で、ソースに現在割り当てられているジャンクタがソー
ス・テーブル（第６図の168）から読み出され、ジャン
クタ識別番号がジャンクタ・レジスタにストローブされ
る。ソース・テーブルへのこのエントリがクリヤされる
と、それはソースからのジャンクタの無理な解除を示
す。また、ジャンクタ割り当て行き先テーブル（第６図
の169）からもクリヤされる。また、ジャンクタ・テー
ブル（第６図の170）への対応するエントリもクリヤさ
れる。さらに、ジャンクタ制御バスへ指令が送られてソ
ース受信機および行き先送信機からジャンクタを解除さ
せる。

逆パス・要求のための第２の処理サイクルはANDゲー
ト522によって解決される。ジャンクタ・レジスタに保
存されたジャンクタ識別番号はソース・テーブル（第６
図の168）に書き込まれる。同様に、このジャンクタ識
別番号は行き先テーブル（第６図の169）にも書き込ま
れる共に、その割り当てられた宛先受信機、ソース送信
機と一緒にジャンクタ・テーブル（第６図の170）にも
書き込まれる。また、或る指令がジャンクタ・バスに送
られてそのジャンクタを行き先送信機とソース送信機に
割り当て、そして、それぞれのジャンクタのための逆ジ
ャンクタ・タイマがオンされる。さらに、処理終了が達
成される。

サービス・ジャンクタ・タイマ・要求の第１サイクル
で、満了したジャンクタ・タイマについてのソースおよ
び行き先はゲート523に応答して得られる。ゲート524、
525に応答して、サービス・ジャンクタ・タイマまたは
ドロップ・ジャンクタ要求の第１処理サイクルで、要求
チャンネルのキューに対するキュー・ポインタはキュー
・ポインタ・テーブル（第６図の171、172、173）から
得られる。この場合、ソース・セレクト信号（SRC）が
ゲート526によって与えられ、このときに、行き先セレ
クト信号（DST）はインバータ527によって抑止される。
ここで、通常は、キュー・ポインタ・メモリが行き先チ
ャンネル番号によってアドレス指定されることに注目さ
れたい。

インバータ528およびゲート529は、ジャンクタが割り
当てられないことをソース・テーブル（第６図の168）
が示したならば処理を終了させる。さもなければ、ゲー
ト530およびインバータ531がソース・キューが空でない
ときに処理を行えるようにする。特に、ソース・キュー
が空であるかどうかを決定するために、キューのヘッド
に対するポインタ（第６図のテーブル173の出力部）が
キューのテイルに対するポインタ（第６図のテーブル17
3の出力部）と比較される。もしヘッドに対するポイン
タがテイルに対するポインタと等しいならば、そのとき
には、キューは空でない。この場合、ソース・チャンネ
ル番号のためのキュー・タイマはリセットされてから始
動され、フロー・コントロール・オフ指令がキューのヘ
ッドで示されるチャンネル番号の送信機に送られる。

ゲート532によって解決されるように、サービス・ジ
ャンクタ要求またはジャンクタ解除に対する第２処理サ
イクルで、ソース・チャンネル受信機になんらジャンク
タが割り当てられない場合には処理は終了する。さもな
ければ、ゲート534によって検出されるように、ジャン
クタ状況テーブルが割り当てジャンクタについて読み出
され、ジャンクタ情報番号がレジスタにストローブされ
る。

ゲート535によって解決されるようにサービス・ジャ
ンクタ・タイマまたはジャンクタ解除要求の第３処理サ
イクル中、割り当てられたジャンクタが不活動である場
合には処理が終了し、診断サービス・フラグがセットさ
れる。この論理状態はインバータ536およびANDゲート53
7によって解決される。さもなければ、ゲート538によっ
て決定されるように、ジャンクタ割り当てビットがソー
ス受信機状況テーブル、行き先送信機状況テーブルにお
いてクリヤされ、ジャンクタ活動ビットがジャンクタ状
況テーブルからクリヤされ、それぞれのジャンクタ・タ
イマがクリヤされる。さらに、ジャンクタ制御バスを通
して指令がセットされてソース受信機と行き先送信機か
らジャンクタの接続を解除させ、処理が終了される。さ
らに、インバータ539およびゲート540によって解決され
るように、行き先メッセージ・キューになんらかのリク
エストがある場合、その宛先キューに対するキュー・タ
イマが始動され、キューのヘッドに示されるチャンネル
送信機にフロー・コントロール・オフ指令が送られる。

次に第28図を参照して、ここにはメッセージ・キュー
イング操作のための組合わせロジック（第24図の497）
が示してある。メッセージ・キューイング操作はメッセ
ージ・ルート指定要求ならびにメッセージキュー要求の
処理中にORゲート551によって示されるように生じるこ
とがある。第１サイクルでは、ゲート552によって解決
されるように宛先がループバック・モードにある場合に
処理が終了する。さもなければ、メッセージルート指定
要求を処理するために、行き先受信機はメッセージがメ
ッセージ拒絶ロジック（第26図で507）によって拒絶さ
れテイル場合を除いてキャリヤ状況についてポーリング
される。これらの状態はインバータ553、554およびゲー
ト555によって解決される。

ルート・メッセージまたはキュー・メッセージ指令の
第２処理サイクルでは、ORゲート556がアドレス・ジャ
ンクタがないかどうか、メッセージキュー要求が処理さ
れつつあるかどうか、行き先送信機がジャンクタに割り
当てられているかどうか、宛先受信機がキャリヤを検出
しているかどうかを決定する。もしその通りであり、そ
して、ソース・チャンネルが行き先キューのヘッドにあ
るならば、ゲート577が行き先キューのためのキュー・
タイマを再始動し、処理は終了する。さもなければ、イ
ンバータ558およびゲート559によって解決されるよう
に、キュー・エントリ・テーブルがソースが行き先キュ
ー上にあるということを示している場合、フロー・コン
トロール・オン指令がソース受信機に送られ、処理は終
了する。さもなければ、インバータ560によって示され
るようにソースが行き先キュー上にまったくない場合、
それ故に、インバータ561およびゲート562によって解決
されるように、ジャンクタが行き先送信機に割り当てら
れるかあるいはキューが空でない場合、ゲート563はソ
ース・チャンネル番号を行き先キュー上に置く。さら
に、キュー・ポインタが更新され、エントリがキュー・
エントリ・テーブルに送られてソース・チャンネル番号
が行き先キュー上にあることを示す。また、フロー・コ
ントロール・オン指令がソース・チャンネル受信機に送
られ、処理は終了する。

さもなければ、ゲート562およびインバータ564がジャ
ンクタが行き先受信機に割り当てられておらず、行き先
キューが空であることを示している場合には、ゲート56
5がソース番号を行き先キュー上に載せる。さらに、キ
ュー・ポインタが更新され、キュー・エントリ・テーブ
ルは行き先キュー上にソース番号を置くのに従ってセッ
トされる。また、行き先キューのためのタイマが始動さ
れ、処理は終了する。

次に第29図を参照して、ここにはメッセージの経路指
定を行うための中央スイッチ組合わせロジックが示して
ある。メッセージルート指定要求のための第２処理サイ
クルでは、行き先受信機がキャリヤを示しておらず、行
き先の送信がジャンクタに割り当てられておらず、ジャ
ンクタがアイドルである場合に経路指定が行われる。こ
れらの状態はインバータ571、572およびゲート573によ
って解決される。さらに、ゲート574によってさらに解
決されるようにもしソース・チャンネルが行き先キュー
上にあるならば、キュー・ポインタを更新し、キュー・
エントリ・テーブルをクリヤすることによってソース番
号が宛先キューから取り除かれる。また、行き先に対応
するキュー・タイマがクリヤされる。

次に第30図を参照して、ここには満了したタイマを有
するキューを作動させるための中央スイッチ・ロジック
内の組合わせロジックが概略図で示してある。第１サイ
クルで、ゲート581で解決されるように、満了キュー・
タイマの識別番号が保存される。また、満了タイマに相
当するキューのヘッダのところでのエントリがキュー・
ポインタを更新し、キュー・エントリ・テーブルをクリ
ヤすることによって取り除かれる。さらに、キュー・タ
イマがクリヤされる。

サービス・キュー・タイマ・リクエストの処理は、ゲ
ート582によって解決されるように、第２サイクルで終
了する。付加的なゲート583がキューが空でないかどう
かを決定し、もし空ならば、フロー・コントロール・オ
フ指令が或るチャンネル番号を有するチャンネル受信機
に送られる。このチャンネル番号は満了したキュー・タ
イマの番号に相当する行き先キューの新しいヘッドのと
ころに見出される。また、満了キュー・タイマはリセッ
トされてから始動される。これは中央スイッチ・ロジッ
クの記述を完了させる。

以上、チャンネル送信機とチャンネル受信機を複数の
ジャンクタのうちの或る特定のジャンクタに切り換える
改良したコンピュータ相互接続カップラについて説明し
てきた。多数のジャンクタを利用できるので、カップラ
の接続性および帯域幅はかなり増大する。メッセージの
経路を指定しながらバッファ内にメッセージの初期部分
を格納することによって、このカップラと一緒に現存の
コンピュータ機器を使用することができる。このコンピ
ュータ相互接続カップラは、そこを通してやや大きくな
った送信遅延を生じさせることを除いて、そこを通過す
るメッセージを変更するとは考えられない。

このコンピュータ相互接続カップラは、たとえば多数
のスター・カップラからなる場合でも動作するようにプ
ログラムすることができるし、単に中央ロジック状況メ
モリを再プログラムするだけで物理的な再配線を行うこ
となくスター・カップラに接続する装置群を変えること
ができる。また、これら仮想スター・カプラの定義はオ
ン相互接続カプラ間の仮想スター・カプラ定義を交換す
ることによって余剰数のカップラの各々で首尾一貫して
行うことができる。

回転優先順位手法を使用し、また、バックプレーンか
らチャンネル・インターフェース・ボードへスロット番
号を送ることによって、コンピュータ相互接続カップラ
は付加的なボードを追加するだけ増分拡張できる。カッ
プラに当初接続したコンピュータ機器に関して等しいア
クセス優先を確保するために再プログラミングする必要
はない。このような回転優先順位手法を装置するための
ロジックおよび信号接続は階層配置に従ってロジックを
細分割し、重複させることによってかなり簡略化され
る。

このコンピュータ相互接続カプラは診断プロセッサに
よってモニタされ、不良状態を示す種々のタイマ、フラ
グがあるので、誤りは特定の回路板に正確に示され、診
断時のシステムの状況がボード上の不揮発性メモリに記
憶され、修理プロセスを加速することができると共に、
ボード上の誤りがボードを再すえ付けする前に修復され
る程度が高くなる。

このコンピュータ相互接続カプラの重いローディング
状態を取り扱う能力はメッセージ・リクエストをキュー
イングし、フロー・コントロールを用いてメッセージ要
求が行き先キューのヘッドに現われるまで再送信を禁止
することによって促進される。また、入力メッセージを
休止を置いてフロー・コントロール・キャリヤに挿入
し、通常のメッセージ肯定応答プロトコルを使用して挿
入メッセージを知らせることによってフロー・コントロ
ールはより効率良く行われる。挿入メッセージの交換お
よびその肯定応答の後、フロー・コントロールは当初の
メッセージ要求の再送信を必要とすることなく継続でき
る。このようなメッセージ要求のキューイング、サービ
スィングは、データ処理装置がフロー・コントロールが
オフになった後に正当な期間内でこれらのメッセージを
再送信しない場合に予約したチャンネルを解約する一組
のキュー・タイマを使用して非常な信頼性をもってなさ
れる。メッセージ経路指定、キューイングおよびフロー
・コントロールの全体的なスキームは或る種のリクエス
トが同じ優先レベルでまとめられている多レベル優先手
法に従ってサービス要求を実行する中央ロジックを設け
ることによって一層効率の良いものとなる。

フロントページの続き (72)発明者 ヘンリー バリー エイ アメリカ合衆国 ニューハンプシャー州 03303 ペナクック ワシントン ス トリート 84 (72)発明者 カクゾー チャールズ イー アメリカ合衆国 マサチューセッツ州 01570 ダッドリー ショーフィールド アベニュー 78 (72)発明者 ミルズ ミルトン ヴィー アメリカ合衆国 マサチューセッツ州 02121‐1410 ボストン アボッツフォ ード ストリート 22 (72)発明者 カーン ロナルド シー アメリカ合衆国 マサチューセッツ州 02054 ミルズ リッジ ストリート 53 (72)発明者 メッツ ドナルド アール アメリカ合衆国 マサチューセッツ州 01430 アッシュバーナム コリー ヒ ル ロード 48 (72)発明者 ザゲイム スティーヴン ピー アメリカ合衆国 マサチューセッツ州 01505 ボイルストン クロス ストリ ート 100 (72)発明者 カーク ロバート シー アメリカ合衆国 マサチューセッツ州 01505 ボイルストン マイル ヒル ロード 342 (56)参考文献 特開 昭61−35652（ＪＰ，Ａ) 特開 昭57−68949（ＪＰ，Ａ) 特開 昭59−215154（ＪＰ，Ａ)

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】それぞれが通信用ポートを有している多重
   データ処理装置間でメッセージの伝送を行うためのコン
   ピュータ相互結合用カプラにおいて、 それぞれが前記データ処理装置のうちの一つの通信用ポ
   ートに接続され、接続された装置に対してメッセージの
   送受を行うための通信用チャネルを形成しており、前記
   チャネルそれぞれのための受け取り手段および伝送手段
   を別個に備えている、複数の電子スイッチング手段と、 前記スイッチング手段間でメッセージの伝送を行うため
   に、前記スイッチ手段のそれぞれに付設された複数の接
   続部と、 ソース装置から前記スイッチング手段の一つに到達して
   いるメッセージを、このメッセージが指定する目的地装
   置に接続されているスイッチング手段に伝送するように
   前記接続部の割り当を行う、前記スイッチング手段の全
   てに接続されている中央スイッチ論理手段とを有し、前
   記スイッチング手段および前記中央スイッチ論理手段
   は、診断情報を受け取るための不揮発性メモリ手段を備
   えた回路基板を有しており、 さらに、欠陥回路基板を修理のために取り外す前に、こ
   の欠陥回路基板上の前記メモリ手段に診断情報を書き込
   むための診断プロセッサを有していることを特徴とする
   コンピュータ相互結合用カプラ。
2. 【請求項２】それぞれが通信用ポートを有している多重
   データ処理装置間でメッセージの伝送を行う方法におい
   て、 目標とするメッセージの目的地を特定するアドレス・デ
   ータを含むメッセージを、各データ処理装置のポートか
   らそれぞれの通信用チャネルを介して、このデータ処理
   装置の受け取り手段および伝送手段を備えた各電子スイ
   ッチング手段へ伝送する工程と、 メッセージ内で特定される目的地データ処理装置用の電
   子スイッチング手段の伝送手段に対する、受け取り手段
   に到達した各メッセージの伝送用接続部を選択する工程
   と、 選択された接続部を、メッセージ発生元の装置のスイッ
   チング手段および目的地装置に接続する工程と、 各メッセージを、メッセージ発生元の装置のスイッチン
   グ手段から、選択した接続部を介して、目的地装置用の
   伝送手段へ伝送し、さらにこの目的地装置に伝送する工
   程と、 複数箇所の回路基板位置のうちのある位置に配置され、
   前記電子スイッチング手段を備えている多重の回路基板
   のそれぞれの状態を表示するステータス・コードを発生
   する工程と、 多重の回路基板位置をポーリングして、存在する回路基
   板から前記ステータス・コードを読み取る工程と からなる多重データ処理装置間のメッセージ伝送方法。
3. 【請求項３】それぞれのアドレスを有する複数のデータ
   処理装置との間の通信を行うデータ処理装置の作動方法
   において、 目的地アドレスを含む出力メッセージを伝送する工程
   と、 前記出力メッセージの伝送後にアクノリッジメントが受
   け取られたか否かを検出し、このアクノリッジメントが
   受け取られなかったときには、フロー制御信号が受け取
   られたか否かを検出し、このフロー制御信号が受け取ら
   れたときには、前記メッセージの再伝送を禁止し、前記
   フロー制御信号が受け取られなかったときには、前記メ
   ッセージの再伝送を可能とする工程と、 前記フロー制御信号によって前記メッセージの再伝送が
   禁止されている場合には、入力メッセージが前記フロー
   制御信号内に挿入されたか否かを検出し、前記入力メッ
   セージが前記フロー制御信号内に挿入されたときには、
   前記入力メッセージを受け取り、この入力メッセージの
   受け取りが終了した後に、前記フロー制御信号が再び受
   け取られたか否かを検出し、このフロー制御信号が再び
   受け取られたときには、前記出力メッセージの再伝送を
   禁止し、前記フロー信号が再び受け取られることがない
   ときには、前記出力メッセージの再伝送を可能とする工
   程と を有するデータ処理装置の作動方法。
4. 【請求項４】請求の範囲第３項に記載の方法において、
   前記アクノリッジメントの伝送を、前記入力メッセージ
   を受け取った後であって、前記フロー制御信号が再び受
   け取られたか否かを検出する前に行うようになった工程
   を含むことを特徴とするデータ処理装置の作動方法。
5. 【請求項５】請求の範囲第３項に記載の方法において、
   前記フロー制御信号は、前記入力メッセージの伝送にも
   使用されるキャリヤを含んでいることを特徴とするデー
   タ処理装置の作動方法。
6. 【請求項６】請求の範囲第５項に記載の方法において、
   前記入力メッセージの受け取り直前および直後に、キャ
   リヤが存在しないことを検出する工程を含むことを特徴
   とするデータ処理装置の作動方法。
7. 【請求項７】それぞれが通信用ポートを有している多重
   データ処理装置間でメッセージの伝送を行うためのコン
   ピュータ相互結合用カプラにおいて、 目標とするメッセージの目的地であるデータ処理装置を
   特定するアドレス・データを含むメッセージを、前記デ
   ータ処理装置の通信用ポートから受け取るための手段
   と、 指定されたデータ処理装置から発生したメッセージ用の
   一連の有効目的地を記憶するための手段と、 前記指定された装置が発生したメッセージ内で実際に特
   定された目的地と前記有効目的地アドレスとを比較する
   手段と、 前記比較手段に対応して、前記指定装置から受け取った
   メッセージの特定された目的地への伝送を、特定した目
   的地が前記一連の有効目的地に含まれる場合にのみ行う
   ための手段と を有することを特徴とするコンピュータ相互結合カプ
   ラ。
8. 【請求項８】請求の範囲第７項に記載のカプラにおい
   て、前記記憶手段は、複数の組の前記データ処理装置を
   特定する情報を記憶しているメモリを有しており、前記
   比較手段は、データ処理装置がメッセージを発生し終え
   て、このデータ処理装置が、目的地が共に前記組内に含
   まれるものとしてアドレス・データによって特定された
   か否かを決定するための手段を有していることを特徴と
   するコンピュータ相互結合用カプラ。
9. 【請求項９】請求の範囲第８項に記載のカプラにおい
   て、前記データ処理装置の通信用ポートは、前記カプラ
   を介して、アドレスがそれぞれ予め割り当てられた通信
   用チャネルに接続されており、前記メモリは、メッセー
   ジを受け取るチャネルのアドレスおよびメッセージの目
   的地用のチャネル・アドレスによって、アドレスされる
   ようになっていることを特徴とするコンピュータ相互結
   合用カプラ。
10. 【請求項１０】請求の範囲第９項に記載のカプラにおい
    て、前記メモリ内の各ビットは、前記ビットをアドレス
    するチャネル・アドレスに対応するデータ処理装置が、
    前記メモリ内の前記ビット位置に対応する前記組のうち
    の一つのものの中に含まれるものである否かを指示する
    ようにプログラムされていることを特徴とするコンピュ
    ータ相互結合用カプラ。
11. 【請求項１１】請求の範囲第９項に記載のカプラにおい
    て、前記メモリは、メッセージを受け取るチャネルのア
    ドレスによってアドレスされる第１の部分と、メッセー
    ジ源であるチャネル・アドレスによってアドレスされる
    第２の部分を有していることを特徴とするコンピュータ
    相互結合用カプラ。