JP2524376B2 - 命令フェッチ方式 - Google Patents
命令フェッチ方式Info
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- JP2524376B2 JP2524376B2 JP63012790A JP1279088A JP2524376B2 JP 2524376 B2 JP2524376 B2 JP 2524376B2 JP 63012790 A JP63012790 A JP 63012790A JP 1279088 A JP1279088 A JP 1279088A JP 2524376 B2 JP2524376 B2 JP 2524376B2
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- data holding
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- memory
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、データフロー計算機における命令フェッ
チの方式に関する。
チの方式に関する。
〈従来の技術〉 データフローグラフで記述されたプログラムを実行す
る場合、例えば第３図（ａ）に示す様なデータの従属関
係が成立していると、31の加算命令に対する実行結果デ
ータは、32の乗算命令に対する右入力データであるとと
もに、33の除算命令に対する左入力データにもなってお
り、単一の結果データに対して２つ以上の複数個の命令
をフェッチすることが生じる。（こうしたデータの従属
関係を以下「データのコピー」と呼ぶ。）従来、データ
のコピーを実現する命令フェッチ方式としては、第４図
及び第５図に示す特願昭61−55960（特開昭62−21174
9）の実施例のように、プログラムデータ中に収められ
ているデータのコピーに関する情報をメモリから読出し
て判定し、該判定結果に従って再度プログラムメモリを
アクセスするか否かを判定していた。即ち、データのコ
ピーが必要だと判定された後に、再度メモリアクセスを
行うべく、メモリアドレスの操作（前記従来例ではアド
レスレジスタ・カウンタのインクリメント）を行ってい
た。
る場合、例えば第３図（ａ）に示す様なデータの従属関
係が成立していると、31の加算命令に対する実行結果デ
ータは、32の乗算命令に対する右入力データであるとと
もに、33の除算命令に対する左入力データにもなってお
り、単一の結果データに対して２つ以上の複数個の命令
をフェッチすることが生じる。（こうしたデータの従属
関係を以下「データのコピー」と呼ぶ。）従来、データ
のコピーを実現する命令フェッチ方式としては、第４図
及び第５図に示す特願昭61−55960（特開昭62−21174
9）の実施例のように、プログラムデータ中に収められ
ているデータのコピーに関する情報をメモリから読出し
て判定し、該判定結果に従って再度プログラムメモリを
アクセスするか否かを判定していた。即ち、データのコ
ピーが必要だと判定された後に、再度メモリアクセスを
行うべく、メモリアドレスの操作（前記従来例ではアド
レスレジスタ・カウンタのインクリメント）を行ってい
た。
〈発明が解決しようとする問題点〉 第４図に示した従来例では、プログラムサイズが使用
するメモリのアドレス容量によって著しく制約を受け、
いわゆるキャッシュメモリのように、プログラムの実行
進度に合わせて動的にプログラム内容を更新し、実効的
により広いアドレス空間を利用できるといった拡張性に
関して問題があった。
するメモリのアドレス容量によって著しく制約を受け、
いわゆるキャッシュメモリのように、プログラムの実行
進度に合わせて動的にプログラム内容を更新し、実効的
により広いアドレス空間を利用できるといった拡張性に
関して問題があった。
〈問題点を解決するための手段〉 動的にプログラム内容を更新できるように、プログラ
ムメモリ領域をキー領域及び命令情報を含むタグ領域に
分割し、またプログラムメモリをアクセスする単一の入
力データに対して２つ以上の読出し又は書込みアドレス
を生成する手段と、命令フェッチの入力データ中に含ま
れる読出キーと前記プログラムメモリから読出されたキ
ーとを比較判定するための第１の比較判定手段と、前記
プログラムメモリから読出されたタグ情報に含まれるデ
ータのコピーに関するフラグを解読する第２の比較判定
手段と、前記第１及び第２の比較判定手段の判定結果に
もとづいて、２つ以上の読出し命令データの出力を転送
制御する手段とからなる。
ムメモリ領域をキー領域及び命令情報を含むタグ領域に
分割し、またプログラムメモリをアクセスする単一の入
力データに対して２つ以上の読出し又は書込みアドレス
を生成する手段と、命令フェッチの入力データ中に含ま
れる読出キーと前記プログラムメモリから読出されたキ
ーとを比較判定するための第１の比較判定手段と、前記
プログラムメモリから読出されたタグ情報に含まれるデ
ータのコピーに関するフラグを解読する第２の比較判定
手段と、前記第１及び第２の比較判定手段の判定結果に
もとづいて、２つ以上の読出し命令データの出力を転送
制御する手段とからなる。
〈作用〉 プログラムメモリをアクセスする単一の入力データに
対して２つ以上の読出し又は書込みアドレスを生成する
手段によって、アクセスデータの入力毎に常に２つ以上
のアドレスが生成され、当該複数個のアドレスに対して
遂一メモリセルを更新又は参照する。メモリセルを参照
する場合、第２の比較判定手段の判定結果にもとづい
て、参照データ及び入力オペランドデータを出力段へ転
送するか否かを決定することによって、データのコピー
処理を行うか否かが決定される。
対して２つ以上の読出し又は書込みアドレスを生成する
手段によって、アクセスデータの入力毎に常に２つ以上
のアドレスが生成され、当該複数個のアドレスに対して
遂一メモリセルを更新又は参照する。メモリセルを参照
する場合、第２の比較判定手段の判定結果にもとづい
て、参照データ及び入力オペランドデータを出力段へ転
送するか否かを決定することによって、データのコピー
処理を行うか否かが決定される。
〈実施例〉 第１図は本発明にかかるプログラムメモリのブロック
構成図である。図において、10はアドレス生成手段、11
はアドレスデコーダ、12はセンスアンプ及び読み書き制
御手段、13はメモリセルアレイ、14は第１の比較判定手
段、15は第２の比較判定手段、200乃至204及び300乃至3
04はハンドジェイクデータ転送を制御する転送制御手
段、400乃至406及び500乃至504はデータ保持手段であっ
て、データの転送タイミングが夫々転送制御手段200乃
至204及び300乃至304によって制御される。アドレス生
成手段10は、データ保持機能をもつインクリメンタ101,
データ保持手段400からの転送データとインクリメンタ1
01の出力データとを選択的に出力するセレクタ102,及び
インクリメンタからのデータ出力を許可するタイミング
を決定するタイミング制御手段103からなる。
構成図である。図において、10はアドレス生成手段、11
はアドレスデコーダ、12はセンスアンプ及び読み書き制
御手段、13はメモリセルアレイ、14は第１の比較判定手
段、15は第２の比較判定手段、200乃至204及び300乃至3
04はハンドジェイクデータ転送を制御する転送制御手
段、400乃至406及び500乃至504はデータ保持手段であっ
て、データの転送タイミングが夫々転送制御手段200乃
至204及び300乃至304によって制御される。アドレス生
成手段10は、データ保持機能をもつインクリメンタ101,
データ保持手段400からの転送データとインクリメンタ1
01の出力データとを選択的に出力するセレクタ102,及び
インクリメンタからのデータ出力を許可するタイミング
を決定するタイミング制御手段103からなる。
なお、データ保持手段403中のフラグ＊は、メモリセ
ルアレイ13中のタグ＊領域中に書き込まれている。
ルアレイ13中のタグ＊領域中に書き込まれている。
第１図に従って、命令フェッチの動作及びプログラム
データの動的ロードの動作を説明する。本発明では命令
フェッチに対応するメモリの参照及びプログラムデータ
の動的ロードに対応するメモリの更新が同一アクセス時
間で実行できるとともに、参照及び更新が任意のシーケ
ンスで実行できるが、以下では簡単のため参照及び更新
を個別に説明する。但し、プログラムメモリ部へのアク
セスデータは、読出し又は書込みアドレスを含む第１語
及び１回前の演算処理結果であり次命令に対するオペラ
ンドデータ又は書込みプログラムデータを含む第２語に
分離されて、例えば第２図に示す入力タイミングでデー
タ保持手段400及び500に与えられるとする。第２図にお
いてC1及びC2は夫々転送制御手段200及び300の送信信号
出力を表し、論理“0"状態に対応する“Low"レベルへの
変化によって転送データの受信並びに保持を表してい
る。なお、次段への転送制御は、第２図には図示してい
ないが、次段からの転送許可信号にもとづいて許可又は
禁止又は転送完了が決定される。
データの動的ロードの動作を説明する。本発明では命令
フェッチに対応するメモリの参照及びプログラムデータ
の動的ロードに対応するメモリの更新が同一アクセス時
間で実行できるとともに、参照及び更新が任意のシーケ
ンスで実行できるが、以下では簡単のため参照及び更新
を個別に説明する。但し、プログラムメモリ部へのアク
セスデータは、読出し又は書込みアドレスを含む第１語
及び１回前の演算処理結果であり次命令に対するオペラ
ンドデータ又は書込みプログラムデータを含む第２語に
分離されて、例えば第２図に示す入力タイミングでデー
タ保持手段400及び500に与えられるとする。第２図にお
いてC1及びC2は夫々転送制御手段200及び300の送信信号
出力を表し、論理“0"状態に対応する“Low"レベルへの
変化によって転送データの受信並びに保持を表してい
る。なお、次段への転送制御は、第２図には図示してい
ないが、次段からの転送許可信号にもとづいて許可又は
禁止又は転送完了が決定される。
先ず命令フェッチを行う場合、該パケットの第１語に
含まれるアドレス情報がデータ保持手段400からアドレ
ス生成手段10のセレクタ102に送出されるとともに、イ
ンクリメンタ101にも送出される。タイミング制御手段1
03は第１語の入力があったことを検知し、セレクタ102
のデータ出力としてデータ保持手段400からの転送デー
タを選択的に出力し、インクリメンタ101の出力を非選
択にする。次に、命令フェッチパケットの第２語がデー
タ保持手段500に入力されると、タイミング制御手段103
はインクリメンタ101の出力をイネーブルにしてセレク
タ102へ送出するとともにセレクタ102のデータ出力とし
てインクリメンタ101の出力を選択的に出力し、データ
保持手段400からの転送データを非選択にする。簡単の
ため、データのコピー処理として単一オペランドデータ
に対して異なる２つの命令をフェッチする場合について
説明する。第２図において時刻T0に入力された前記命令
フェッチパケットの第１語は、時刻T1にデータ保持手段
401に転送され更に、時刻T2にはデコーダ及び読出しキ
ー保持手段402へ転送される。又、同時にインクリメン
タ101の出力結果がセレクタ102を介してデータ保持手段
401に転送される。
含まれるアドレス情報がデータ保持手段400からアドレ
ス生成手段10のセレクタ102に送出されるとともに、イ
ンクリメンタ101にも送出される。タイミング制御手段1
03は第１語の入力があったことを検知し、セレクタ102
のデータ出力としてデータ保持手段400からの転送デー
タを選択的に出力し、インクリメンタ101の出力を非選
択にする。次に、命令フェッチパケットの第２語がデー
タ保持手段500に入力されると、タイミング制御手段103
はインクリメンタ101の出力をイネーブルにしてセレク
タ102へ送出するとともにセレクタ102のデータ出力とし
てインクリメンタ101の出力を選択的に出力し、データ
保持手段400からの転送データを非選択にする。簡単の
ため、データのコピー処理として単一オペランドデータ
に対して異なる２つの命令をフェッチする場合について
説明する。第２図において時刻T0に入力された前記命令
フェッチパケットの第１語は、時刻T1にデータ保持手段
401に転送され更に、時刻T2にはデコーダ及び読出しキ
ー保持手段402へ転送される。又、同時にインクリメン
タ101の出力結果がセレクタ102を介してデータ保持手段
401に転送される。
他方、第２図に示すように時刻T1に入力された前記命
令フェッチパケットの第２語，即ち次の命令に対するオ
ペランドデータは、時刻T2にデータ保持手段501に転送
され、更に時刻T3にはデータ保持手段502へ転送される
とともにデータ保持手段500から501へも転送され、同一
オペランドデータを１つ複製したことになる。
令フェッチパケットの第２語，即ち次の命令に対するオ
ペランドデータは、時刻T2にデータ保持手段501に転送
され、更に時刻T3にはデータ保持手段502へ転送される
とともにデータ保持手段500から501へも転送され、同一
オペランドデータを１つ複製したことになる。
第１図の転送制御手段300,200は、第２図のC1による
周期T2−T0以上でのデータ転送を行うが、転送制御手段
301,302,303;201,202,203は、第２図のC2−C1、即ち周
期T2−T0の約半分の周期でデータ転送を行う。したがっ
て、データ保持手段500への入力データが、時刻T3まで
次入力データに書き換わらない間、入力と同一内容のデ
ータが、データ保持手段501及び502へ転送され保持され
る。よって、時刻T3で見れば、データ保持手段500への
入力データが、データ保持手段501と502へ複製されて保
持されることになる。
周期T2−T0以上でのデータ転送を行うが、転送制御手段
301,302,303;201,202,203は、第２図のC2−C1、即ち周
期T2−T0の約半分の周期でデータ転送を行う。したがっ
て、データ保持手段500への入力データが、時刻T3まで
次入力データに書き換わらない間、入力と同一内容のデ
ータが、データ保持手段501及び502へ転送され保持され
る。よって、時刻T3で見れば、データ保持手段500への
入力データが、データ保持手段501と502へ複製されて保
持されることになる。
結局、時刻T3にデータ保持手段501及び502で保持され
る同一オペランドデータに対して、プログラムメモリの
メモリセルアレイ13からセンスアンプ12を介して読出さ
れた参照データがデータ保持手段403へ転送されて第１
の命令フェッチを完了するとともに、デコーダ11及びキ
ーデータ保持手段402へ入力されたアドレス情報及びキ
ー情報に従って引き続き第２の命令フェッチを開始す
る。
る同一オペランドデータに対して、プログラムメモリの
メモリセルアレイ13からセンスアンプ12を介して読出さ
れた参照データがデータ保持手段403へ転送されて第１
の命令フェッチを完了するとともに、デコーダ11及びキ
ーデータ保持手段402へ入力されたアドレス情報及びキ
ー情報に従って引き続き第２の命令フェッチを開始す
る。
第２図のアドレスＡに対するメモリ読出しデータは、
データ保持手段403へ転送され、また、メモリ読出し中
に、データ保持手段502のデータは、データ保持手段503
へ転送される。これらが共に完了したとき、第１の命令
フェッチが完了する。このとき、第２図のアドレスＡ＋
１は、データ保持手段401からデコーダ11へ転送され、
次のメモリ読出しを開始する（第２の命令フェッチの開
始）。アドレスＡ及びＡ＋１に対するメモリ読出しは、
データ保持手段501及び502の同一データに対して行われ
るため、同一データに対して２種類の命令フェッチを行
うことになる。
データ保持手段403へ転送され、また、メモリ読出し中
に、データ保持手段502のデータは、データ保持手段503
へ転送される。これらが共に完了したとき、第１の命令
フェッチが完了する。このとき、第２図のアドレスＡ＋
１は、データ保持手段401からデコーダ11へ転送され、
次のメモリ読出しを開始する（第２の命令フェッチの開
始）。アドレスＡ及びＡ＋１に対するメモリ読出しは、
データ保持手段501及び502の同一データに対して行われ
るため、同一データに対して２種類の命令フェッチを行
うことになる。
上述の例では、タイミング制御手段103において、デ
ータ保持手段400及び500へのデータ入力のタイミングを
検知し、夫々のデータ転送路における転送データ量を倍
増させる働きをする。例示はしないが、データ転送路の
転送能力及びメモリセルアレイのアクセス速度が向上す
る程、データのコピー処理におけるフェッチ可能な命令
数を増やしうることは自明である。
ータ保持手段400及び500へのデータ入力のタイミングを
検知し、夫々のデータ転送路における転送データ量を倍
増させる働きをする。例示はしないが、データ転送路の
転送能力及びメモリセルアレイのアクセス速度が向上す
る程、データのコピー処理におけるフェッチ可能な命令
数を増やしうることは自明である。
また時刻T3ではデータ保持手段403に保持されている
プログラムデータのうち参照タグはデータ保持手段404
に送信され、参照キーは読出しキーと共に第１の比較判
定手段14に入力され、前記参照タグ中に含まれるデータ
のコピー処理が必要か否かのフラグは第２の比較判定手
段15に入力される。参照キーは、メモリの読出しデータ
中のフラグ＊による比較判定（第２の比較判定手段）を
有効にするか否かを決める情報で、例えば、コピー処理
を行うか否かを決める情報である。参照キーと入力読出
しキーとが一致すれば、フラグ＊による比較判定を行
う。第１の比較判定手段14で前記２つのキー（参照キー
と入力読出しキー）の比較判定が行われ、該判定結果が
不一致の場合、データ保持手段400へ入力された読出し
アドレス及び読出しキーがデータ保持手段404から406へ
転送される。他方、前記判定結果が一致の場合、第２の
比較判定手段15の判定結果を参照し、該判定結果にもと
づいて以下の処理を行う。すなわち、データのコピー処
理が不要な場合には、プログラムメモリの参照データを
データ保持手段403から405へ転送するとともに、引き続
き実行中の第２の命令フェッチ結果をデータ保持手段40
3から405へ転送することを禁止する。一方、データのコ
ピー処理が必要な場合には、前記第1,第２の命令フェッ
チ結果をともにデータ保持手段403から405へ転送する。
データ保持手段405または406からのデータ出力は、第１
の比較判定手段14の判定結果にもとづいて行われ、キー
が不一致の場合はデータ保持手段406が選択的に出力イ
ネーブルとなり、キーが一致する場合はデータ保持手段
405が選択的に出力イネーブルとなる。
プログラムデータのうち参照タグはデータ保持手段404
に送信され、参照キーは読出しキーと共に第１の比較判
定手段14に入力され、前記参照タグ中に含まれるデータ
のコピー処理が必要か否かのフラグは第２の比較判定手
段15に入力される。参照キーは、メモリの読出しデータ
中のフラグ＊による比較判定（第２の比較判定手段）を
有効にするか否かを決める情報で、例えば、コピー処理
を行うか否かを決める情報である。参照キーと入力読出
しキーとが一致すれば、フラグ＊による比較判定を行
う。第１の比較判定手段14で前記２つのキー（参照キー
と入力読出しキー）の比較判定が行われ、該判定結果が
不一致の場合、データ保持手段400へ入力された読出し
アドレス及び読出しキーがデータ保持手段404から406へ
転送される。他方、前記判定結果が一致の場合、第２の
比較判定手段15の判定結果を参照し、該判定結果にもと
づいて以下の処理を行う。すなわち、データのコピー処
理が不要な場合には、プログラムメモリの参照データを
データ保持手段403から405へ転送するとともに、引き続
き実行中の第２の命令フェッチ結果をデータ保持手段40
3から405へ転送することを禁止する。一方、データのコ
ピー処理が必要な場合には、前記第1,第２の命令フェッ
チ結果をともにデータ保持手段403から405へ転送する。
データ保持手段405または406からのデータ出力は、第１
の比較判定手段14の判定結果にもとづいて行われ、キー
が不一致の場合はデータ保持手段406が選択的に出力イ
ネーブルとなり、キーが一致する場合はデータ保持手段
405が選択的に出力イネーブルとなる。
第１図のメモリセルアレイ13中のタグ領域中に、フラ
グ＊のデータが書かれており、このフラグ＊中に何回コ
ピーをするか／しないかの情報を持っている。他方、第
２図のタイミングチャートに例示するように、１つのデ
ータ入力C1:時刻T0〜T2の期間に、タイミング制御手段1
03はC2の信号を時刻T1に生成する。その結果、１つのデ
ータ入力に対して、２回のメモリアクセスが実行可能と
なる。このように、１つのデータ入力に対して、ｎ回の
メモリアクセスが常に可能なタイミング制御手段を設け
ておけば、１つのデータ入力に対して、メモリ内容を読
み出した後に、２回目以降のメモリ読出しデータを有効
と見なして出力するかどうかを、前記フラグ＊中のコピ
ー情報を判定するだけで済む。すなわち、メモリをｎ倍
速で常に読み、それらのアクセスを何回有効とするかの
比較判定手段にてコピー数を制御できる。
グ＊のデータが書かれており、このフラグ＊中に何回コ
ピーをするか／しないかの情報を持っている。他方、第
２図のタイミングチャートに例示するように、１つのデ
ータ入力C1:時刻T0〜T2の期間に、タイミング制御手段1
03はC2の信号を時刻T1に生成する。その結果、１つのデ
ータ入力に対して、２回のメモリアクセスが実行可能と
なる。このように、１つのデータ入力に対して、ｎ回の
メモリアクセスが常に可能なタイミング制御手段を設け
ておけば、１つのデータ入力に対して、メモリ内容を読
み出した後に、２回目以降のメモリ読出しデータを有効
と見なして出力するかどうかを、前記フラグ＊中のコピ
ー情報を判定するだけで済む。すなわち、メモリをｎ倍
速で常に読み、それらのアクセスを何回有効とするかの
比較判定手段にてコピー数を制御できる。
次にプログラムデータの動的ロードを行う場合、命令
フェッチを行う場合と同様に、データ保持手段400及び5
00に夫々書込みアドレス及びプログラムデータが入力さ
れる。プログラムロードの場合、読出しキーに対応する
情報として書込み情報が入力され、該情報に従ってアド
レス生成手段10は同一の更新データを異る２つのアドレ
スに対して書込むことができる。
フェッチを行う場合と同様に、データ保持手段400及び5
00に夫々書込みアドレス及びプログラムデータが入力さ
れる。プログラムロードの場合、読出しキーに対応する
情報として書込み情報が入力され、該情報に従ってアド
レス生成手段10は同一の更新データを異る２つのアドレ
スに対して書込むことができる。
〈発明の効果〉 本発明によれば、動的なプログラムロードが可能とな
り、またデータのコピー処理が高速に実行可能となる。
また第３図（ｂ）に示すように加算命令30の左入力デー
タが定数Ｃで与えられる場合、この定数をプログラムメ
モリにロードすることにより、加算命令30をフェッチす
る右入力データがプログラムメモリを参照する際、前述
のコピー処理機能を利用して、命令フェッチとともに定
数参照を行うことができる。従って、単にプログラムを
記憶するメモリとしてのみならず、データメモリとして
の使用も可能となる有用な命令フェッチ方式を与える。
り、またデータのコピー処理が高速に実行可能となる。
また第３図（ｂ）に示すように加算命令30の左入力デー
タが定数Ｃで与えられる場合、この定数をプログラムメ
モリにロードすることにより、加算命令30をフェッチす
る右入力データがプログラムメモリを参照する際、前述
のコピー処理機能を利用して、命令フェッチとともに定
数参照を行うことができる。従って、単にプログラムを
記憶するメモリとしてのみならず、データメモリとして
の使用も可能となる有用な命令フェッチ方式を与える。
第１図は本発明にかかるプログラムメモリの構成図、第
２図はプログラムメモリのアドレス生成タイミングを示
す図、第３図（ａ）はデータのコピーを示すデータフロ
ープログラムの一例を示す図、同図（ｂ）は定数データ
のアクセスを示すデータフロープログラムの一例を示す
図、第４図及び第５図は従来例を示す図である。 10はアドレス生成手段、11はデコーダ、12はセンスアン
プ及び読書制御手段、13はメモリセルアレイ、14及び15
は比較判定手段、101はインクリメンタ、102はデータセ
レクタ、103はタイミング制御手段、200乃至204及び300
乃至304は転送制御手段、400乃至406及び500乃至504は
データ保持手段である。
２図はプログラムメモリのアドレス生成タイミングを示
す図、第３図（ａ）はデータのコピーを示すデータフロ
ープログラムの一例を示す図、同図（ｂ）は定数データ
のアクセスを示すデータフロープログラムの一例を示す
図、第４図及び第５図は従来例を示す図である。 10はアドレス生成手段、11はデコーダ、12はセンスアン
プ及び読書制御手段、13はメモリセルアレイ、14及び15
は比較判定手段、101はインクリメンタ、102はデータセ
レクタ、103はタイミング制御手段、200乃至204及び300
乃至304は転送制御手段、400乃至406及び500乃至504は
データ保持手段である。
Claims (1)
- 【請求項１】第１のデータ保持手段、該第１のデータ保
持手段に隣接する第２のデータ保持手段、前記隣接する
第１及び第２のデータ保持手段の間にあってアドレスを
生成するアドレス生成手段、前記第２のデータ保持手段
に隣接する第３のデータ保持手段、該第３のデータ保持
手段に隣接する第４のデータ保持手段、前記隣接する第
３及び第４のデータ保持手段の間にある記憶手段、前記
第４のデータ保持手段に隣接する第５のデータ保持手
段、並びに、前記隣接する第４及び第５のデータ保持手
段の間にある比較判定手段から成る、データフロープロ
グラムの記憶装置において、前記アドレス生成手段を、
アドレス演算手段、タイミング制御手段、及びアドレス
データ選択手段で構成し、前記比較判定手段を、命令フ
ェッチのための参照キーを比較する第１の比較判定手段
と、同一オペランドデータに対して複数の命令を参照す
るか否かを判定する第２の比較判定手段とで構成したこ
とを特徴とする命令フェッチ方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012790A JP2524376B2 (ja) | 1988-01-22 | 1988-01-22 | 命令フェッチ方式 |
| US07/299,772 US5117499A (en) | 1988-01-22 | 1989-01-19 | Data flow type processing apparatus having external and cache memories for fetching paired executing instruction when mishit occurs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012790A JP2524376B2 (ja) | 1988-01-22 | 1988-01-22 | 命令フェッチ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01188946A JPH01188946A (ja) | 1989-07-28 |
| JP2524376B2 true JP2524376B2 (ja) | 1996-08-14 |
Family
ID=11815195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63012790A Expired - Lifetime JP2524376B2 (ja) | 1988-01-22 | 1988-01-22 | 命令フェッチ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2524376B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03282647A (ja) * | 1990-03-29 | 1991-12-12 | Sharp Corp | メモリアクセス装置 |
-
1988
- 1988-01-22 JP JP63012790A patent/JP2524376B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01188946A (ja) | 1989-07-28 |
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