JP2522952B2 - リング状ネットワ−ク装置 - Google Patents
リング状ネットワ−ク装置Info
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- JP2522952B2 JP2522952B2 JP62180495A JP18049587A JP2522952B2 JP 2522952 B2 JP2522952 B2 JP 2522952B2 JP 62180495 A JP62180495 A JP 62180495A JP 18049587 A JP18049587 A JP 18049587A JP 2522952 B2 JP2522952 B2 JP 2522952B2
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- processing module
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Description
【発明の詳細な説明】 （イ） 産業上の利用分野 本発明は、データ駆動型のデータ処理装置に関するも
のであり、詳しくは複数のデータ処理モジュールをリン
グ状に接続してデータ駆動型計算機システムを構成する
際のリング状ネットワークに関するものである。
のであり、詳しくは複数のデータ処理モジュールをリン
グ状に接続してデータ駆動型計算機システムを構成する
際のリング状ネットワークに関するものである。
（ロ） 従来の技術 本件出願人は、２つのリング状処理系体をもつデータ
処理装置を接続する第４図の如きインタフェイス回路を
開発し、このようなインタフェイス回路を用いてレジス
タ環状の構造をなす複数の処理モジュールPMを相互に接
続した第１図の如きデータ駆動型計算機システムを提案
している。
処理装置を接続する第４図の如きインタフェイス回路を
開発し、このようなインタフェイス回路を用いてレジス
タ環状の構造をなす複数の処理モジュールPMを相互に接
続した第１図の如きデータ駆動型計算機システムを提案
している。
このような第４図のインタフェイス回路は、インタフ
ェイス回路自信がリング状バスRB系と、処理モジュール
PMn系の２つのレジスタ環の一部をなし、各系にデータ
保持回路DH1,DH2と、これら両回路DH1,DH2の保持データ
を選択出力する選択的出力回路SO1,SO2とを夫々備える
ことにより２つのレジスタ環を直接接続するものであ
る。さらには、２つのレジスタ環相互間にデータの送受
がないときには独立な２つのレジスタ環として動作し、
２つのレジスタ環が互いに他方のレジスタ環にデータの
転送を同時に要求したときはこれを同時に実行し、ま
た、一方のレジスタ環内のデータ転送要求と他方のレジ
スタ環から一方のレジスタ環へのデータ転送要求が競合
したときは、あらかじめ設定された優先順位の高い方の
転送を実行する。その間、優先順位の低い転送データは
インタフェイス回路内で停止し、優先順位の高い方の転
送が終了した後に転送される。
ェイス回路自信がリング状バスRB系と、処理モジュール
PMn系の２つのレジスタ環の一部をなし、各系にデータ
保持回路DH1,DH2と、これら両回路DH1,DH2の保持データ
を選択出力する選択的出力回路SO1,SO2とを夫々備える
ことにより２つのレジスタ環を直接接続するものであ
る。さらには、２つのレジスタ環相互間にデータの送受
がないときには独立な２つのレジスタ環として動作し、
２つのレジスタ環が互いに他方のレジスタ環にデータの
転送を同時に要求したときはこれを同時に実行し、ま
た、一方のレジスタ環内のデータ転送要求と他方のレジ
スタ環から一方のレジスタ環へのデータ転送要求が競合
したときは、あらかじめ設定された優先順位の高い方の
転送を実行する。その間、優先順位の低い転送データは
インタフェイス回路内で停止し、優先順位の高い方の転
送が終了した後に転送される。
かかるインタフェイス回路を用いたデータ駆動系計算
機システムにおいては、リング状バスの方が各処理装置
よりも優先順位が高く設定されている。すなわち、リン
グ状バスからある処理モジュールへの転送要求と該処理
モジュール内の転送要求が同時に発生した場合には、リ
ング状バスから処理モジュールへの転送が優先して行わ
れ、これが終了した後に処理モジュール内の転送が行わ
れる。また、ある処理モジュールがリング状バスへのデ
ータの出力を要求したとき、該処理モジュールのインタ
フェイス回路に到着したリング状バス上のデータがリン
グ状バス上を通過するデータであるとき、リング状バス
上のデータ転送が優先して実行され、これが終了した後
に該処理モジュールからリング状バス上へのデータ出力
が行われる。
機システムにおいては、リング状バスの方が各処理装置
よりも優先順位が高く設定されている。すなわち、リン
グ状バスからある処理モジュールへの転送要求と該処理
モジュール内の転送要求が同時に発生した場合には、リ
ング状バスから処理モジュールへの転送が優先して行わ
れ、これが終了した後に処理モジュール内の転送が行わ
れる。また、ある処理モジュールがリング状バスへのデ
ータの出力を要求したとき、該処理モジュールのインタ
フェイス回路に到着したリング状バス上のデータがリン
グ状バス上を通過するデータであるとき、リング状バス
上のデータ転送が優先して実行され、これが終了した後
に該処理モジュールからリング状バス上へのデータ出力
が行われる。
また、このような複数のデータ駆動型の処理モジュー
ルが環状に接続されて構成されたデータ駆動型データ処
理装置においては、1984年４月９日付で発行された日経
エレクトロニクスの181頁〜198頁に開示されている如
く、ある処理モジュール内での処理が１パイプラインサ
イクルで終了しない場合（例えば、データの複製処理）
や、内部に設けられたキューにたくわえられたデータ数
がある程度以上になるとその処理モジュールへの入力を
禁止することがある。
ルが環状に接続されて構成されたデータ駆動型データ処
理装置においては、1984年４月９日付で発行された日経
エレクトロニクスの181頁〜198頁に開示されている如
く、ある処理モジュール内での処理が１パイプラインサ
イクルで終了しない場合（例えば、データの複製処理）
や、内部に設けられたキューにたくわえられたデータ数
がある程度以上になるとその処理モジュールへの入力を
禁止することがある。
ある処理モジュールが入力禁止状態となった時に、そ
の処理モジュールへの入力データが連続的に発生する
と、例えばインタフェイス回路を用いたデータ駆動型計
算機システムにおいては、リング状バスが入力が禁止さ
れたデータで満たされることになる。例えば第１図のよ
うに４つの処理モジュールPM…がインタフェイス回路IF
を介して接続されたシステムにおいては、データが２語
構成であればリング状バスRB上に高々４つのデータしか
存在できない。すなわち、同一処理モジュールPMへの４
つのデータがリング状バスRB上を占有してしまう状態が
容易に生じる。
の処理モジュールへの入力データが連続的に発生する
と、例えばインタフェイス回路を用いたデータ駆動型計
算機システムにおいては、リング状バスが入力が禁止さ
れたデータで満たされることになる。例えば第１図のよ
うに４つの処理モジュールPM…がインタフェイス回路IF
を介して接続されたシステムにおいては、データが２語
構成であればリング状バスRB上に高々４つのデータしか
存在できない。すなわち、同一処理モジュールPMへの４
つのデータがリング状バスRB上を占有してしまう状態が
容易に生じる。
このような状態に陥ると、 （１） 各処理モジュールPMからリング状バスRB上への
出力データは、入力を禁止している処理モジュールPMに
おいて入力禁止が解除され、リング状バスRBに空きがで
きるまでインタフェイス回路IFの出力部でまたなければ
ならない。
出力データは、入力を禁止している処理モジュールPMに
おいて入力禁止が解除され、リング状バスRBに空きがで
きるまでインタフェイス回路IFの出力部でまたなければ
ならない。
（２） リング状バスRB上に新たなデータの出力ができ
ないために、結果的に、入力を禁止していない処理モジ
ュールPMへの入力もできなくなる。
ないために、結果的に、入力を禁止していない処理モジ
ュールPMへの入力もできなくなる。
このような問題を解決するために、各処理モジュール
に接続されたインタフェイス回路内IFに入力キューを設
けることによって、演算処理回路内への入力を禁止され
たデータを持ち合わせるように構成したリングバスフェ
イス回路が出願されている（特開昭58−127246号）。
に接続されたインタフェイス回路内IFに入力キューを設
けることによって、演算処理回路内への入力を禁止され
たデータを持ち合わせるように構成したリングバスフェ
イス回路が出願されている（特開昭58−127246号）。
（ハ） 発明が解決しようとする問題点 しかるに、上述のリングバスインタフェイス回路を用
いたシステムにおいては処理モジュールの数だけ入力キ
ューが必要である。しかし、全ての処理モジュールが同
時に入力禁止状態になることは極めてまれであり、上述
のシステムでは入力キューのためのハードウェア量が不
必要に大きくなってしまうという欠点があり、ハードウ
ェアの利用効率が悪く、結果的にデータ駆動型計算機シ
ステム全体のハードウェア量が必要以上に大きくなって
しまう欠点があった。
いたシステムにおいては処理モジュールの数だけ入力キ
ューが必要である。しかし、全ての処理モジュールが同
時に入力禁止状態になることは極めてまれであり、上述
のシステムでは入力キューのためのハードウェア量が不
必要に大きくなってしまうという欠点があり、ハードウ
ェアの利用効率が悪く、結果的にデータ駆動型計算機シ
ステム全体のハードウェア量が必要以上に大きくなって
しまう欠点があった。
（ニ） 問題点を解決するための手段 本発明のリング状ネットワークは、リング状バス上に
通常は固定長のデータ転送路として動作し、読み出しを
停止することにより、FIFO方式のキューとして動作する
FIFO方式のメモリを採用する。少なくとも一つ以上の処
理モジュールにおいて、処理モジュールからリング状バ
ス上へ出力しようとするデータとリング状バス上におけ
る通過データとがインタフェイス回路内で競合したとき
に競合信号を前記FIFO方式のメモリに伝える手段を設け
る。また、FIFO方式のメモリを制御する制御回路を設け
る。この制御回路により競合信号を受信することに応じ
てFIFO方式のメモリからの読み出しを停止するように制
御することにより、リング状バス自体を全ての処理モジ
ュール共通の可変長のキューメモリ兼共通転送路として
機能することを可能にするリング状ネットワーク装置を
提供する。
通常は固定長のデータ転送路として動作し、読み出しを
停止することにより、FIFO方式のキューとして動作する
FIFO方式のメモリを採用する。少なくとも一つ以上の処
理モジュールにおいて、処理モジュールからリング状バ
ス上へ出力しようとするデータとリング状バス上におけ
る通過データとがインタフェイス回路内で競合したとき
に競合信号を前記FIFO方式のメモリに伝える手段を設け
る。また、FIFO方式のメモリを制御する制御回路を設け
る。この制御回路により競合信号を受信することに応じ
てFIFO方式のメモリからの読み出しを停止するように制
御することにより、リング状バス自体を全ての処理モジ
ュール共通の可変長のキューメモリ兼共通転送路として
機能することを可能にするリング状ネットワーク装置を
提供する。
（ホ） 作用 第２図は本発明を用いてｎ個の処理モジュールを接続
したネットワークシステムであり、同図に基づき作用を
詳述する。各データは２語で構成されているとする。リ
ング状バスRBはリング状バスRB上に２語を保持するデー
タ保持回路をもったインタフェイス回路IF…ｎ個で構成
されている。通常の状態ではFIFOメモリQMは入出力間に
一定の遅延時間をもった、固定長のデータ転送路として
動作し、FIFOメモリQM内には一定数のデータを保持でき
る。通常の状態でFIFOメモリQMに保持できる語数を2mと
すると、リング状バス上にはｎ＋ｍ個のデータが存在で
きる。尚、該メモリQMとしては、メモリセルアレイMC
A、入力レジスタIR、出力バッファOB、出力レジスタO
R、並びにこのアレイMCAに結合した読出しアドレスポイ
ンタWAP、書き込みアドレスポインタRAPをもつものが一
般的であり、例えば日本電気（株）のμPD41101Cが使用
できる。
したネットワークシステムであり、同図に基づき作用を
詳述する。各データは２語で構成されているとする。リ
ング状バスRBはリング状バスRB上に２語を保持するデー
タ保持回路をもったインタフェイス回路IF…ｎ個で構成
されている。通常の状態ではFIFOメモリQMは入出力間に
一定の遅延時間をもった、固定長のデータ転送路として
動作し、FIFOメモリQM内には一定数のデータを保持でき
る。通常の状態でFIFOメモリQMに保持できる語数を2mと
すると、リング状バス上にはｎ＋ｍ個のデータが存在で
きる。尚、該メモリQMとしては、メモリセルアレイMC
A、入力レジスタIR、出力バッファOB、出力レジスタO
R、並びにこのアレイMCAに結合した読出しアドレスポイ
ンタWAP、書き込みアドレスポインタRAPをもつものが一
般的であり、例えば日本電気（株）のμPD41101Cが使用
できる。
いま、例えば処理モジュールPM1で入力禁止が発生
し、他のいずれかの処理モジュールPM…から処理モジュ
ールPM1に入力されるべきデータがｎ＋ｍ個出力された
とすると、リング状バス上は入力が禁止されたデータで
満たされ、このｎ＋ｍ個のデータが循環することにな
る。このとき、例えば処理モジュールPM2がリング状バ
スRB上に出力を要求すると、出力はインタフェイス回路
IFで待たされ、競合信号を出力する。全ての処理モジュ
ールPMの競合信号ＣはワイヤードORされている。競合信
号を受信した制御回路CNTはFIFOメモリQMの読み出しを
停止する。このFIFOメモリQMの読み出しの停止によりFI
FOメモリQMはキューとして動作し、リング状バスRB上に
キューが形成され、FIFOメモリQMの出力部から処理モジ
ュールPMに向けてリング状バスRB上にデータの空きが順
次伝わる。データの空きが処理モジュールPM2に到着し
たとき、処理モジュールPM2は待たされていた出力デー
タをこのデータの空きに出力し、同時に競合信号を解除
する。制御回路は競合信号が解除されたのでFIFOメモリ
QMの読み出しを再開する。
し、他のいずれかの処理モジュールPM…から処理モジュ
ールPM1に入力されるべきデータがｎ＋ｍ個出力された
とすると、リング状バス上は入力が禁止されたデータで
満たされ、このｎ＋ｍ個のデータが循環することにな
る。このとき、例えば処理モジュールPM2がリング状バ
スRB上に出力を要求すると、出力はインタフェイス回路
IFで待たされ、競合信号を出力する。全ての処理モジュ
ールPMの競合信号ＣはワイヤードORされている。競合信
号を受信した制御回路CNTはFIFOメモリQMの読み出しを
停止する。このFIFOメモリQMの読み出しの停止によりFI
FOメモリQMはキューとして動作し、リング状バスRB上に
キューが形成され、FIFOメモリQMの出力部から処理モジ
ュールPMに向けてリング状バスRB上にデータの空きが順
次伝わる。データの空きが処理モジュールPM2に到着し
たとき、処理モジュールPM2は待たされていた出力デー
タをこのデータの空きに出力し、同時に競合信号を解除
する。制御回路は競合信号が解除されたのでFIFOメモリ
QMの読み出しを再開する。
これによって、以後はリング状バスRB上にｎ＋ｍ＋１
個のデータが存在できるようになる。このように、本発
明のリング状バスは、競合信号による「空き」の要求に
応じて、必要なだけのデータを保持できる可変長のデー
タ転送路として機能するとともに全ての処理モジュール
に向かうデータを一時的に持たせることができる各処理
モジュール共通のキューとして機能する。
個のデータが存在できるようになる。このように、本発
明のリング状バスは、競合信号による「空き」の要求に
応じて、必要なだけのデータを保持できる可変長のデー
タ転送路として機能するとともに全ての処理モジュール
に向かうデータを一時的に持たせることができる各処理
モジュール共通のキューとして機能する。
上述のように、 （１） 各処理モジュールPMからリング状バスRB上への
出力は、リング状バスRBが入力を禁止されたデータ占有
されている場合も行うことができ、入力禁止が解除され
るまで待たされることはない。また、 （２） 新たなデータの出力は随時可能であるので、入
力が禁止されていない処理モジュールへの入力ができな
くなるという事態も回避される。
出力は、リング状バスRBが入力を禁止されたデータ占有
されている場合も行うことができ、入力禁止が解除され
るまで待たされることはない。また、 （２） 新たなデータの出力は随時可能であるので、入
力が禁止されていない処理モジュールへの入力ができな
くなるという事態も回避される。
（ヘ） 実施例 第３図は本発明を用いて３つの処理モジュールを接続
したリング状ネットワーク装置の一例である。通常の場
合、FIFOメモリQMにデータが到着すると書き込み制御回
路WCから書き込み信号がFIFOメモリQMに出力され、到着
したデータがFIFOメモリにQMに書き込まれる。語数制御
回路WNCはカウンタを具備し、書き込み信号が出力され
るとカウンタはインクリメントする。カウンタの値が０
以外であれば、読み出し制御回路RCは読み出し信号を出
力する。ただし、新たにFIFOメモリQMに書き込まれたデ
ータは、カウンタの値が０以外であっても、書き込みか
ら一定時間経過後読み出される。読み出し信号が出力さ
れると、語数制御回路WNC内のカウンタはデクリメント
する。このように、カウンタの値はFIFOメモリQMに滞在
するデータ数を示す。通常の状態ではFIFOメモリQMは12
語を保持することができる。この場合が最少語数であ
る。すなわち、２語構成のデータの場合、FIFOメモリQM
は６個のデータを保持することができる。各インタフェ
イス回路IFはリング状バスRB上に１個のデータを保持で
きるので、通常リング状バスRBは９個のデータを保持す
ることができる。これがリング状バスが最短の場合であ
る。
したリング状ネットワーク装置の一例である。通常の場
合、FIFOメモリQMにデータが到着すると書き込み制御回
路WCから書き込み信号がFIFOメモリQMに出力され、到着
したデータがFIFOメモリにQMに書き込まれる。語数制御
回路WNCはカウンタを具備し、書き込み信号が出力され
るとカウンタはインクリメントする。カウンタの値が０
以外であれば、読み出し制御回路RCは読み出し信号を出
力する。ただし、新たにFIFOメモリQMに書き込まれたデ
ータは、カウンタの値が０以外であっても、書き込みか
ら一定時間経過後読み出される。読み出し信号が出力さ
れると、語数制御回路WNC内のカウンタはデクリメント
する。このように、カウンタの値はFIFOメモリQMに滞在
するデータ数を示す。通常の状態ではFIFOメモリQMは12
語を保持することができる。この場合が最少語数であ
る。すなわち、２語構成のデータの場合、FIFOメモリQM
は６個のデータを保持することができる。各インタフェ
イス回路IFはリング状バスRB上に１個のデータを保持で
きるので、通常リング状バスRBは９個のデータを保持す
ることができる。これがリング状バスが最短の場合であ
る。
いま、例えば処理モジュールPM1の入力が禁止された
とき、処理モジュールPM1に入力を要求する９個のデー
タがいずれかの処理モジュールから出力されると、入力
を禁止されたデータによってリング状バスRB上が占有さ
れる。この状態で、例えば処理モジュールPMnがデータ
の出力を要求すると、処理モジュールPMnは競合信号Cn
を出力する。全ての処理モジュールPMの競合信号Ｃはワ
イヤードORされており、少なくとも１つの処理モジュー
ルPMが競合信号Ｃを出力すれば、読み出し制御回路はFI
FOメモリQMの読み出しを停止する。FIFOメモリの読み出
しが停止されると、データの空きが生成され、これが順
次伝搬する。データの空きが処理モジュールPMnに到着
すると、処理モジュールPMnはデータの空きにデータを
出力すると同時に競合信号Cnを解除する。これに応じ
て、読み出し制御回路はFIFOメモリQMの読み出しを再開
する。このとき、リング状バスRBは通常より１データ分
拡張されている。
とき、処理モジュールPM1に入力を要求する９個のデー
タがいずれかの処理モジュールから出力されると、入力
を禁止されたデータによってリング状バスRB上が占有さ
れる。この状態で、例えば処理モジュールPMnがデータ
の出力を要求すると、処理モジュールPMnは競合信号Cn
を出力する。全ての処理モジュールPMの競合信号Ｃはワ
イヤードORされており、少なくとも１つの処理モジュー
ルPMが競合信号Ｃを出力すれば、読み出し制御回路はFI
FOメモリQMの読み出しを停止する。FIFOメモリの読み出
しが停止されると、データの空きが生成され、これが順
次伝搬する。データの空きが処理モジュールPMnに到着
すると、処理モジュールPMnはデータの空きにデータを
出力すると同時に競合信号Cnを解除する。これに応じ
て、読み出し制御回路はFIFOメモリQMの読み出しを再開
する。このとき、リング状バスRBは通常より１データ分
拡張されている。
（ト） 発明の効果 本発明によれば、リング状バス上が処理モジュールに
入力することができないデータによって占有されている
場合においても、新たなデータの出力は随時可能である
ので、システム全体における効率の良い処理が可能とな
る。また、全ての処理モジュール共通のキューをもつこ
とにより、少ないハードウェア量で実現することができ
る。
入力することができないデータによって占有されている
場合においても、新たなデータの出力は随時可能である
ので、システム全体における効率の良い処理が可能とな
る。また、全ての処理モジュール共通のキューをもつこ
とにより、少ないハードウェア量で実現することができ
る。
第１図はインタフェイス回路を用いて４つの処理モジュ
ールが接続されていることによって構成されたシステム
の構成図、第２図は本発明を用いてｎ個の処理モジュー
ルによって構成されたリング状ネットワーク装置のシス
テムの構成図、第３図は本発明を用いてｎ個の処理モジ
ュールによって構成されたリング状ネットワーク装置の
システムのより詳細な構成図、第４図は既提案のインタ
フェイス回路の構成図である。 PM……処理モジュール、IF……インタフェイス回路、QM
……FIFOメモリ、RB……リング状バス。
ールが接続されていることによって構成されたシステム
の構成図、第２図は本発明を用いてｎ個の処理モジュー
ルによって構成されたリング状ネットワーク装置のシス
テムの構成図、第３図は本発明を用いてｎ個の処理モジ
ュールによって構成されたリング状ネットワーク装置の
システムのより詳細な構成図、第４図は既提案のインタ
フェイス回路の構成図である。 PM……処理モジュール、IF……インタフェイス回路、QM
……FIFOメモリ、RB……リング状バス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡本 一晃 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (56)参考文献 特開 昭59−176846（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数のデータ処理回路を各データ処理回路
共通のデータ転送路であるリング状バスによって接続し
たリング状ネットワーク装置であって、前記複数のデー
タ処理回路のうちの少なくとも一つのデータ処理回路か
ら前記リング状バスへ出力しようとするデータと前記リ
ング状バス上を通過するデータが競合した時に前記リン
グ状バス上の所定の箇所においてデータの転送を停止さ
せるとともに前記リング状バス上にFIFO方式のキューを
形成し、該FIFO方式のキューを形成することによってリ
ング状バス上に生じるデータの空きに前記出力しようと
するデータを出力させ、該出力の終了に応じて前記デー
タ転送の停止を解除するように制御することによって、
前記リング状バスが、全てのデータ処理回路共通のFIFO
方式のキューとして機能するとともに全てのデータ処理
回路共通の可変長データ転送路として機能することを特
徴としたリング状ネットワーク装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62180495A JP2522952B2 (ja) | 1987-07-20 | 1987-07-20 | リング状ネットワ−ク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62180495A JP2522952B2 (ja) | 1987-07-20 | 1987-07-20 | リング状ネットワ−ク装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6423340A JPS6423340A (en) | 1989-01-26 |
| JP2522952B2 true JP2522952B2 (ja) | 1996-08-07 |
Family
ID=16084240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62180495A Expired - Lifetime JP2522952B2 (ja) | 1987-07-20 | 1987-07-20 | リング状ネットワ−ク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522952B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8754896B2 (en) | 2009-10-08 | 2014-06-17 | Canon Kabushiki Kaisha | Data processing apparatus having a parallel processing circuit including a plurality of processing modules, and method for controlling the same |
| US9225547B2 (en) | 2009-03-17 | 2015-12-29 | Canon Kabushiki Kaisha | Apparatus, method, and medium for controlling transmission of data |
| US9239811B2 (en) | 2009-07-14 | 2016-01-19 | Canon Kabushiki Kaisha | Data processing apparatus and data processing method |
| US9239813B2 (en) | 2009-03-13 | 2016-01-19 | Canon Kabushiki Kaisha | Ring-pattern bus connected information processing apparatus, information processing method, and storage medium |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4803491B2 (ja) * | 2006-11-02 | 2011-10-26 | 株式会社ニイガタマシンテクノ | 工作機械における位置補正装置 |
| JP5419493B2 (ja) | 2009-03-03 | 2014-02-19 | キヤノン株式会社 | データ処理装置、データ処理装置の制御方法、およびプログラム |
| JP5528001B2 (ja) | 2009-04-08 | 2014-06-25 | キヤノン株式会社 | 情報処理装置、情報処理方法 |
| JP5432587B2 (ja) | 2009-05-14 | 2014-03-05 | キヤノン株式会社 | データ処理装置、その制御方法およびプログラム |
| JP5546278B2 (ja) | 2010-02-17 | 2014-07-09 | キヤノン株式会社 | データ処理装置およびその制御方法、プログラム |
| JP5835942B2 (ja) | 2010-06-25 | 2015-12-24 | キヤノン株式会社 | 画像処理装置、その制御方法及びプログラム |
| JP5539101B2 (ja) | 2010-08-18 | 2014-07-02 | キヤノン株式会社 | 情報処理装置、情報処理方法、およびプログラム |
-
1987
- 1987-07-20 JP JP62180495A patent/JP2522952B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9239813B2 (en) | 2009-03-13 | 2016-01-19 | Canon Kabushiki Kaisha | Ring-pattern bus connected information processing apparatus, information processing method, and storage medium |
| US9225547B2 (en) | 2009-03-17 | 2015-12-29 | Canon Kabushiki Kaisha | Apparatus, method, and medium for controlling transmission of data |
| US9239811B2 (en) | 2009-07-14 | 2016-01-19 | Canon Kabushiki Kaisha | Data processing apparatus and data processing method |
| US8754896B2 (en) | 2009-10-08 | 2014-06-17 | Canon Kabushiki Kaisha | Data processing apparatus having a parallel processing circuit including a plurality of processing modules, and method for controlling the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6423340A (en) | 1989-01-26 |
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