JP2522243B2 - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JP2522243B2 JP2522243B2 JP60296949A JP29694985A JP2522243B2 JP 2522243 B2 JP2522243 B2 JP 2522243B2 JP 60296949 A JP60296949 A JP 60296949A JP 29694985 A JP29694985 A JP 29694985A JP 2522243 B2 JP2522243 B2 JP 2522243B2
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- JP
- Japan
- Prior art keywords
- counter
- comparison
- value
- circuit
- comparison register
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- Test And Diagnosis Of Digital Computers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はマイクロコンピュータ等に使用されるカウン
タ回路に関するものである。
タ回路に関するものである。
従来例を説明する第１図において、C10,C11,C12,C13
は入力パルスをカウントするリセット付バイナリアップ
カウンタ、Ｉは入力パルスRESはリセット入力である。R
10,R11,R12,R13はデータ入力B0,B1,B2,B3により値を設
定できる比較レジスタである。A1は、アップカウンタC1
0,C11,C12,C13と比較レジスタR10,R11,R12,R13とを比較
する比較回路であり、Ｏは比較回路の一致出力である。
は入力パルスをカウントするリセット付バイナリアップ
カウンタ、Ｉは入力パルスRESはリセット入力である。R
10,R11,R12,R13はデータ入力B0,B1,B2,B3により値を設
定できる比較レジスタである。A1は、アップカウンタC1
0,C11,C12,C13と比較レジスタR10,R11,R12,R13とを比較
する比較回路であり、Ｏは比較回路の一致出力である。
このような４ビットカウンタの回路構成においては比
較回路のテスト時に、比較レジスタとアップカウンタの
両者の一致を比較回路により比較し、一致出力を検査す
る場合、比較レジスタに最低0001,0010,0100,1000の４
種類の値を設定し、比較回路によりアップカウンタとの
一致を検出し、一致出力を検査しなければならない。比
較レジスタの値が0001とした場合アップカウンタは入力
パルスＩにより１回カウントアップすると一致出力Ｏが
検出され、比較レジスタの値が1000とした場合アップカ
ウンタは入力パルスＩより８回カウントアップする必要
がある。
較回路のテスト時に、比較レジスタとアップカウンタの
両者の一致を比較回路により比較し、一致出力を検査す
る場合、比較レジスタに最低0001,0010,0100,1000の４
種類の値を設定し、比較回路によりアップカウンタとの
一致を検出し、一致出力を検査しなければならない。比
較レジスタの値が0001とした場合アップカウンタは入力
パルスＩにより１回カウントアップすると一致出力Ｏが
検出され、比較レジスタの値が1000とした場合アップカ
ウンタは入力パルスＩより８回カウントアップする必要
がある。
しかし、従来の回路では、比較レジスタ及び、アップ
カウンタのビット数の増加に伴い、一致出力を得るため
には、入力パルスのカウント数が増加しテストパターン
数、テスト時間の増大を招くという欠点があった。
カウンタのビット数の増加に伴い、一致出力を得るため
には、入力パルスのカウント数が増加しテストパターン
数、テスト時間の増大を招くという欠点があった。
本発明の目的は従来の欠点を除去しカウンタ回路のテ
スト時、カウンタの初期値を任意の値に設定することを
可能とすることにより、テストパターン数の削減、テス
ト時間の短縮を計ることを目的とするものである。
スト時、カウンタの初期値を任意の値に設定することを
可能とすることにより、テストパターン数の削減、テス
ト時間の短縮を計ることを目的とするものである。
本発明によるカウンタ回路は、入力パルス計数する複
数ビットのカウンタと、前記カウンタのビット数に対応
し前記カウンタ値との比較データを保持格納する比較レ
ジスタと、前記カウンタ値と前記比較レジスタ値を比較
する比較回路とから構成され、前記カウンタに任意値を
設定する制御回路を含むことを特徴とする。
数ビットのカウンタと、前記カウンタのビット数に対応
し前記カウンタ値との比較データを保持格納する比較レ
ジスタと、前記カウンタ値と前記比較レジスタ値を比較
する比較回路とから構成され、前記カウンタに任意値を
設定する制御回路を含むことを特徴とする。
次に本発明の実施例を第２図を用いて説明する。C20,
C21,C22,C23は入力パルスをカウントする、セット リ
セット付バイナリ アップ・カウンタ、Ｉは入力パル
ス、RESはリセット信号、Ｓはセット信号、20,21,22,23
は前記アップカウンタの初期値を設定するためのANDゲ
ートでセット信号Ｓがハイレベルの期間のデータ入力で
あるB0,B1,B2,B3の値によりANDゲート20,21,22,23の値
を決めANDゲート20,21,22,23の値に応じて、C20、C21,C
22,C23の値をセットする。R20,R21,R22,R23はデータ入
力B0,B1,B2,B3により値を設定できる比較レジスタ、A2
はアップカウンタC20,C21,C22,C23と比較レジスタR20,R
21,R22,R23とを比較する比較回路、Ｏは比較回路の一致
出力である。
C21,C22,C23は入力パルスをカウントする、セット リ
セット付バイナリ アップ・カウンタ、Ｉは入力パル
ス、RESはリセット信号、Ｓはセット信号、20,21,22,23
は前記アップカウンタの初期値を設定するためのANDゲ
ートでセット信号Ｓがハイレベルの期間のデータ入力で
あるB0,B1,B2,B3の値によりANDゲート20,21,22,23の値
を決めANDゲート20,21,22,23の値に応じて、C20、C21,C
22,C23の値をセットする。R20,R21,R22,R23はデータ入
力B0,B1,B2,B3により値を設定できる比較レジスタ、A2
はアップカウンタC20,C21,C22,C23と比較レジスタR20,R
21,R22,R23とを比較する比較回路、Ｏは比較回路の一致
出力である。
上記４ビットのカウンタ回路のテスト時にアップカウ
ンタと比較レジスタの両者の一致を検査する場合の１例
として比較レジスタに1111を設定し、データ入力B0,B1,
B2,B3とセット信号ＳによりアップカウンタC20,C21,C2
2,C23に1110を設定する。アップカウンタは入力パルス
Ｉにより１回カウントアップするだけで両者の一致がと
れる。このようにアップカウンタの初期値を任意に設定
可能とすることにより、カウントアップの回数を減少す
ることができ、アップカウンタ及び比較レジスタのビッ
ト数の増加に伴う入力パルスのカウント数の増大を防止
することができ、カウンタ回路のテスト時にテストパタ
ーン数の削減、テスト時間の短縮を計ることが可能とな
る。
ンタと比較レジスタの両者の一致を検査する場合の１例
として比較レジスタに1111を設定し、データ入力B0,B1,
B2,B3とセット信号ＳによりアップカウンタC20,C21,C2
2,C23に1110を設定する。アップカウンタは入力パルス
Ｉにより１回カウントアップするだけで両者の一致がと
れる。このようにアップカウンタの初期値を任意に設定
可能とすることにより、カウントアップの回数を減少す
ることができ、アップカウンタ及び比較レジスタのビッ
ト数の増加に伴う入力パルスのカウント数の増大を防止
することができ、カウンタ回路のテスト時にテストパタ
ーン数の削減、テスト時間の短縮を計ることが可能とな
る。
本発明によればカウンタ回路のカウンタの初期値を任
意の値に設定可能とすることによりカウンタ回路のテス
ト時、テストパターンの削減とテスト時間の短縮を可能
とするカウンタ回路を得ることができる。
意の値に設定可能とすることによりカウンタ回路のテス
ト時、テストパターンの削減とテスト時間の短縮を可能
とするカウンタ回路を得ることができる。
第１図は従来例を示す図、第２図は本発明の実施例を示
す図である。 C10 C11 C12 C13……リセット付アップカウンタ C20,C21,C22,C23……セット・リセット付アップカウン
タ R10 R11 R12 R13 R20 R21 R22 R23……比較レジスタ A1 A2……比較回路 Ｒ……リセット信号、Ｉ……入力パルス B0 B1 B2 B3……セットデータ信号 Ｓ……セット信号 20 21 22 23……ANDゲート
す図である。 C10 C11 C12 C13……リセット付アップカウンタ C20,C21,C22,C23……セット・リセット付アップカウン
タ R10 R11 R12 R13 R20 R21 R22 R23……比較レジスタ A1 A2……比較回路 Ｒ……リセット信号、Ｉ……入力パルス B0 B1 B2 B3……セットデータ信号 Ｓ……セット信号 20 21 22 23……ANDゲート
Claims (1)
- 【請求項１】入力パルスを計数する複数ビットのカウン
タと、複数のデータ入力線から供給されたデータを一次
保持する比較レジスタと、前記カウンタの値と前記比較
レジスタに保持された値とを比較する比較回路と、前記
複数のデータ入力線と前記カウンタとの間に設けられ、
制御信号に応答して前記複数のデータ入力線上のデータ
を前記カウンタの対応するビットにそれぞれ設定するゲ
ート回路とを有することを特徴とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296949A JP2522243B2 (ja) | 1985-12-27 | 1985-12-27 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296949A JP2522243B2 (ja) | 1985-12-27 | 1985-12-27 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62156732A JPS62156732A (ja) | 1987-07-11 |
| JP2522243B2 true JP2522243B2 (ja) | 1996-08-07 |
Family
ID=17840266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60296949A Expired - Lifetime JP2522243B2 (ja) | 1985-12-27 | 1985-12-27 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522243B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120224A (en) * | 1980-02-28 | 1981-09-21 | Matsushita Electric Works Ltd | Coincidence circuit for time sharing type counter |
| JPS5830340U (ja) * | 1981-08-21 | 1983-02-28 | 三菱電機株式会社 | カウンタ |
| JPS60209188A (ja) * | 1984-04-03 | 1985-10-21 | Fujitsu Ltd | 半導体集積回路 |
-
1985
- 1985-12-27 JP JP60296949A patent/JP2522243B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62156732A (ja) | 1987-07-11 |
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