JPS6135368A

JPS6135368A - 周波数判別装置

Info

Publication number: JPS6135368A
Application number: JP15824684A
Authority: JP
Inventors: Akira Sawamura; 陽沢村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1984-07-28
Filing date: 1984-07-28
Publication date: 1986-02-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は周波数判別装置に関する。

（従来の技術）入力信号の周波数をデジタル的に判別するのに、従来で
は入力信号の１周期中に到来するクロックパルスをバイ
ナリカウンタでカウントし、これを設定値と比較してそ
の大小関係から判別するようにしていた。これを具体的
に説明すると、入力信号の１周期毎に発生するパルスを
、前記バイナリカウンタのリセット信号と、前記バイナ
リカウンタの出力値が与えられるラッチレジスタのラッ
チパルスとに使用するようにしておき、入力信号の１周
期中にカウントしたクロックパルスのカウント値を前記
ラッチレジスタに前記ラッチパルスによりラッチしてレ
ジストし、このレジストされた値と、予めレジスタにレ
ジストされである設定周波数のバイナリデータとを比較
器により比較して、その大小関係から入力信号の周波数
を判別するようにしていた。

これによれば、一応は周波数の判別は可能であるにして
も、その判別は設定周波数に対する大小関係の判別にと
どまり、何れの周波数帯域に属するかまでは判別出来な
い。

これを解決するには、それぞれ設定値を異にする多数の
データレジスタ及び比較器を用意し、各比較器に、ラッ
チレジスタにレジストされた値を与えて比較すれば、そ
の各比較出力から入力信号の周波数帯域を判別すること
ができるようになる。

しかしこのような構成によれば、データレジスタ並びに
比較器を多数用意しなければならず、しかもその判別分
解能を高めようとするときは、それに応じてデータレジ
スタおよび比較器の数を増やさなければならない。した
がってそれだけ構成が煩雑になるし、またその製作費も
高くつくといった欠点がある。

（発明が解決しようとする問題点）この発明は複数の周波数帯域での周波数の判別を、簡単
な構成で可能にすることを目的とする。

（問題点を解決するための手段）この発明は入力信号の１周期の期間中にクロックパルス
を予め設定した値だけカウントする毎にパルスを発生す
るようにし、そのパルスを前記１周期の期間中にカウン
トしてそのカウント値から入力信号の周波数帯域を判別
するようにしたことを特徴とする。

（作用）入力信号の１周期の期間を複数に区画し、そのそれぞれ
の時間をＴ１〜Ｔｎ（ただし各時間の始期は同じ時刻で
ある。）とし、又クロックパルスの周波数をｆｃとする
と、前記のようにクロックパルスを予めｆｃＴ１〜ｆｃ
Ｔｎの数だけクロックパルスをカウントする毎に順次パ
ルスが発生するように設定する。そして入力信号の１周
期中に前記パルスをカウントすれば、そのカウント値か
ら前記入力信号の周期が、前記のように区画した時間Ｔ
１〜Ｔｎのうちのどの時間帯に属するかが判明する。し
たがってこれから入力信号の周期すなわち周波数が判別
できるようになるのである。

（実施例）この発明の実施例を図によって説明する。第１図におい
て１は入力信号の周期に関するカウント動作を行うバイ
ナリカウンタで、これは周波数がｆｃのクロックパルス
ＣＫを入力としてカウントする。このカウント動作は入
力信号の１周期Ｔ毎にリセットされて繰り返される。又
前記１周期Ｔの期間内においてこれを複数の時間帯に区
画し、そのそれぞれをＴ１〜Ｔｎとするとき、カウント
値がｆｃＴｌ−ｆｃＴｎのとき、出力端子Ａ　１−　Ａ
　ｎから順次パルスＰ１〜Ｐｎを出力する。このパルス
はオアーゲート２に入力される。

」二記の説明を具体的な数字をもって説明すると、いま
クロックパルスｆｃの周波数を例えば５０ＫＨＺとし、
時間Ｔ　ｉ　、　Ｔ　２．・Ｔ　１０をそれぞれ］、ｍ
ｓ、２ｍｓ、・・・・・・１０ｍ５に設定したとすると
、クロックパルスＫＣの５０パルス、１００パルス、・
・・・・・５００パルスを順次カウントしたとき、パル
スＰＬ、Ｐ２．・・・・・・ＰＩＯが順次出力されてい
くことになる。

３は周波数弁別対象の入力信号ＩＰ（周波数をｆｉとす
る。）が与えられる入力端子で、この入力信号ｒｐはタ
イミング発生回路４に与えられ、ここからリセットパル
スＲＰとラッチパルスＬＰを発生する。第２図に示す例
では入力信号ＩＰが立ち上がる時点でラッチパルスＬＰ
を出し、このラッチパルスＬＰが立ち下がる時点でリセ
ットパルスＲＰを出す。このような各パルスＬＰ、ＲＰ
を出力するタイミング発生回路４は、論理回路の組合せ
によって簡単に構成できることはよく知られている。

５はオアーゲート２からの出力パルスを入力としてこれ
をカウントするパルスカウンタ、６は前記パルスカウン
タ５の出力をレジストするラッチレジスタである。パル
スカウンタ５は前記バイナリカウンタ１とともにタイミ
ング発生回路４からのリセットパルスＲＰによってリセ
ットされ、又ラッチレジスタ６はラッチパルスＬＰによ
ってラッチされる。ラッチされたラッチレジスタ６の値
は出力端子７に出力される。

次に図示する構成の動作について説明する。前述の例に
ならい、ｆｃが５０　ＫＨｚ　、　Ｔ　１〜ＴＩＯを１
ｍｓ〜１０ｍ５とした場合、バイナリカウンタ１はこれ
がリセットされてから次にリセットされるまでの間（入
力信号の１周期の間）に、最初にクロックパルスＣＫの
５０パルスをカウントしたとき、出力端子Ａ１よりパル
スＰ１を出力し、又１００パルスをカウントしたとき、
出力端子Ａ２よりパルスＰ２を出力し、以下同様にして
５００パルスをカウントしたとき、出力端子ＡＩＯから
パルスＰＩＯを出力するようになる。

したがって入力信号の１周期の間にパルスＰ１のみが出
力されたとすると、そのときの入力信号の周期は１．　
ｍ　ｓ以上であって２ｍｓ未満であると判断できる。こ
れからそのときの入力信号の周波数はＩ　Ｋ　Ｈｚから
０．５ＫＨｚまでの間にあることが理解できる。又パル
スＰＬ、Ｐ２のみが出力されたとすると、そのときの入
力信号の周期は２ｍｓ以上であって３　ｍ　ｓ未満であ
り、したがって周波数は０．５ＫＨｚから０．３ＫＨｚ
までの間にあるあることが理解できる。以下同様にして
パルスＰ１〜ＰＬＯの数から入力信号の周波数の帯域が
理解できるようになる。

前記パルスＰ１等はオアーゲート２を経てパルスカウン
タ５に入力され、ここでカウントされる。

このカウント値は入力信号の１周期毎にリセットされ、
及びラッチレジスタ６にレジストされる。

前述のようにバイナリカウンタ１からのパルスＰ１等の
数から入力信号の周波数帯域が判別出来るので、パルス
カウンタ５のカウント値したがってラッチレジスタ６の
レジスト値の出力を、その出力端子７から読み取れば、
そのときの入力信号の周波数の帯域が判別できるように
なるのである。

なお上記した具体的数値において１時間Ｔｌ。

Ｔ２等を同じ時間々隔として説明したが、これに限られ
るものではなく、たとえば判別しようとする周波数帯域
が等間隔となるように時間Ｔ１等を適宜設定するように
してもよい。

（発明の効果）以上詳述したようにこの発明によれば、判別しようとす
る周波数帯域の数に関係なく、単にバイナリカウンタを
用意するだけで各周波数帯域の判別が可能となり、した
がって従来のように判別しようとする周波数帯域の数に
応じた数だけの設定周波数のためのデータレジスタおよ
び比較器を何等用意する必要がなくなり、したがってそ
れだけ＝８− 構成が簡単となり、かつ安価に製作できるようになると
いった効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は動
作説明用のタイムチャート図である。

Claims

【特許請求の範囲】

周波数判別対象の入力信号の１周期毎にリセットされ、
クロックパルスを、前記１周期内を複数に区画した各時
間帯内にわたってカウントする毎にパルスを出力する第
一のカウンタ手段と、前記第一のカウンタ手段からのパ
ルスを前記入力信号の１周期毎にカウントする第二のカ
ウンタ手段とを備え、前記第二のカウンタ手段のカウン
ト値から、前記入力信号の周期が前記複数の時間帯のう
ちのいずれの時間帯に属するかをもって、前記入力信号
の周波数を判別するようにした周波数判別装置。