JP2521720B2 - エンコ―ダパルス弁別回路 - Google Patents
エンコ―ダパルス弁別回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は耐ノイズ性を要求されるエンコーダパルス弁
別回路に関するものである。
別回路に関するものである。
従来のエンコーダパルス弁別回路は、「ロボット工学
とその応用」社団法人電子通信学会（辻三郎、江尻正員
監修）P71〜72に記載されているように、回路の信号
の入力部にパルス波形を成形するシュミットゲート回路
を設け、波形成形とその入力のヒステリシス特性とによ
って耐ノイズ性をアップさせるようにしている。また、
一般的には、入力部にキャパシタを挿入し、ノイズを吸
収することが広くおこなわれている。
とその応用」社団法人電子通信学会（辻三郎、江尻正員
監修）P71〜72に記載されているように、回路の信号
の入力部にパルス波形を成形するシュミットゲート回路
を設け、波形成形とその入力のヒステリシス特性とによ
って耐ノイズ性をアップさせるようにしている。また、
一般的には、入力部にキャパシタを挿入し、ノイズを吸
収することが広くおこなわれている。
しかして、上記した従来技術は、ノイズのレベルが小
さい時や単発性のノイズには有効であるがノイズのレベ
ルが大きい時には、そのまま次段にノイズのパルスが伝
達されてしまうという問題があった。
さい時や単発性のノイズには有効であるがノイズのレベ
ルが大きい時には、そのまま次段にノイズのパルスが伝
達されてしまうという問題があった。
本発明は、上記した従来技術の問題点を解説すべく検
討の結果なされたものであって、その目的とするところ
は、モータエンコーダからのパルスにノイズが侵入して
も、基準クロック周波数以上のパルスは全てノイズとみ
なして除去することにより、耐ノイズ性にすぐれたモー
タコントロールをおこなうことのできるエンコーダパル
ス弁別回路を提供しようとするものである。
討の結果なされたものであって、その目的とするところ
は、モータエンコーダからのパルスにノイズが侵入して
も、基準クロック周波数以上のパルスは全てノイズとみ
なして除去することにより、耐ノイズ性にすぐれたモー
タコントロールをおこなうことのできるエンコーダパル
ス弁別回路を提供しようとするものである。
上記目的を達成するため、本発明は、回転軸に連結さ
れたエンコーダから出力される正相パルス信号を反転し
て逆相パルス信号を生成する反転回路と、Ｄ入力端子と
Ｑ出力端子および“0"を入力すると即時にＱ出力端子を
“0"にクリアするCLR端子とを具備し、基準クロックの
立上りによってＤ入力端子の信号をＱ出力端子に出力
し、基準クロックのその他の状態ではＱ出力端子の状態
を保持する構成の第１ないし第４のＤフリップフロップ
と、Ｊ入力端子とＫ入力端子とＱ出力端子と出力端子
とを具備し、基準クロックの立下りにおいて、ＪとＫ入
力端子の信号がどちらも“0"ならばＱと出力端子の状
態をそれぞれ保持し、どちらも“1"ならばＱと出力端
子の状態をそれぞれ反転し、不一致ならばＪ入力端子の
信号をＱ出力端子にＫ入力端子の信号を出力端子にそ
れぞれ出力する構成のJKフリップフロップとを備えてな
るノイズ消去回路を有し、前記第１のＤフリップフロッ
プのＤ入力端子には前記正相パルス信号が入力され、前
記第２のＤフリップフロップのＤ入力端子には前記逆相
パルス信号が入力され、前記第１のＤフリップフロップ
のＱ出力端子の信号は前記第３のＤフリップフロップの
Ｄ入力端子に入力され、前記第２のＤフリップフロップ
のＱ出力端子の信号は前記第４のＤフリップフロップの
Ｄ入力端子に入力され、前記第３のＤフリップフロップ
のＱ出力端子の信号は前記JKフリップフロップの一方の
入力端子に、前記第４のＤフリップフロップのＱ出力端
子の信号は前記JKフリップフロップの他方の入力端子に
それぞれ入力され、全ての前記フリップフロップは同一
の基準クロックにより駆動されてなり、前記第１のＤフ
リップフロップは前記正相パルス信号の立ち下がりでク
リアされ、前記第２のＤフリップフロップは前記逆相パ
ルス信号の立ち下がりでクリアされ、さらに、前記第３
と第４のＤフリップフロップのCLR端子は常時“1"に保
持されてなることを特徴とするものである。
れたエンコーダから出力される正相パルス信号を反転し
て逆相パルス信号を生成する反転回路と、Ｄ入力端子と
Ｑ出力端子および“0"を入力すると即時にＱ出力端子を
“0"にクリアするCLR端子とを具備し、基準クロックの
立上りによってＤ入力端子の信号をＱ出力端子に出力
し、基準クロックのその他の状態ではＱ出力端子の状態
を保持する構成の第１ないし第４のＤフリップフロップ
と、Ｊ入力端子とＫ入力端子とＱ出力端子と出力端子
とを具備し、基準クロックの立下りにおいて、ＪとＫ入
力端子の信号がどちらも“0"ならばＱと出力端子の状
態をそれぞれ保持し、どちらも“1"ならばＱと出力端
子の状態をそれぞれ反転し、不一致ならばＪ入力端子の
信号をＱ出力端子にＫ入力端子の信号を出力端子にそ
れぞれ出力する構成のJKフリップフロップとを備えてな
るノイズ消去回路を有し、前記第１のＤフリップフロッ
プのＤ入力端子には前記正相パルス信号が入力され、前
記第２のＤフリップフロップのＤ入力端子には前記逆相
パルス信号が入力され、前記第１のＤフリップフロップ
のＱ出力端子の信号は前記第３のＤフリップフロップの
Ｄ入力端子に入力され、前記第２のＤフリップフロップ
のＱ出力端子の信号は前記第４のＤフリップフロップの
Ｄ入力端子に入力され、前記第３のＤフリップフロップ
のＱ出力端子の信号は前記JKフリップフロップの一方の
入力端子に、前記第４のＤフリップフロップのＱ出力端
子の信号は前記JKフリップフロップの他方の入力端子に
それぞれ入力され、全ての前記フリップフロップは同一
の基準クロックにより駆動されてなり、前記第１のＤフ
リップフロップは前記正相パルス信号の立ち下がりでク
リアされ、前記第２のＤフリップフロップは前記逆相パ
ルス信号の立ち下がりでクリアされ、さらに、前記第３
と第４のＤフリップフロップのCLR端子は常時“1"に保
持されてなることを特徴とするものである。
しかして、本発明は、上記構成を採用することによ
り、モータエンコーダからのパルスの逆相信号と正相信
号とにつき、それぞれ２段のＤフリップフロップとサン
プリングパルスとを用いることで、＋レベルのノイズ
（論理“0"に侵入した“1"のノイズ）を消去する。次
に、JKフリップフロップのＪ入力に正相の信号を入力
し、Ｋ入力に逆相の信号を入力し、これらとサンプリン
グパルスとを用いることで−レベルのノイズ（論理“１
“に侵入した“0"のノイズ）を消去することにより、ノ
イズのないパルス信号がフリップフロップから出力され
るから、その出力信号によってパルスの数、方向を弁別
することにより、耐ノイズ性にすぐれたモータコントロ
ールをおこなうことができる。
り、モータエンコーダからのパルスの逆相信号と正相信
号とにつき、それぞれ２段のＤフリップフロップとサン
プリングパルスとを用いることで、＋レベルのノイズ
（論理“0"に侵入した“1"のノイズ）を消去する。次
に、JKフリップフロップのＪ入力に正相の信号を入力
し、Ｋ入力に逆相の信号を入力し、これらとサンプリン
グパルスとを用いることで−レベルのノイズ（論理“１
“に侵入した“0"のノイズ）を消去することにより、ノ
イズのないパルス信号がフリップフロップから出力され
るから、その出力信号によってパルスの数、方向を弁別
することにより、耐ノイズ性にすぐれたモータコントロ
ールをおこなうことができる。
以下、本発明を、図面の一実施例にもとづいて説明す
ると、第１図はロボット制御装置の全体構成を示すブロ
ック回路図である。
ると、第１図はロボット制御装置の全体構成を示すブロ
ック回路図である。
第１図において、演算制御回路１は、カウンタ９より
のカウンタ値をもとに演算をおこない、モータドライバ
回路２に電流指令を送る。モータ３は、モータドライバ
回路２を流れる電流によって回転し、モータシャフト５
に取り付けられているエンコーダ４が速度に応じた周期
のパルスを発生させる。エンコーダ４によって発生した
パルスは、パルス弁別回路に送られ、まずノイズ消去回
路７でノイズ消去し、パルス判別回路８でパルスの方向
弁別とパルスのエッジとを検出し、その結果で、カウン
タ回路９のカウンタ値が増減する。演算制御回路１は、
上記の動作をくり返すことでモータ３を回転させ、ロボ
ットのアームを位置決めする。
のカウンタ値をもとに演算をおこない、モータドライバ
回路２に電流指令を送る。モータ３は、モータドライバ
回路２を流れる電流によって回転し、モータシャフト５
に取り付けられているエンコーダ４が速度に応じた周期
のパルスを発生させる。エンコーダ４によって発生した
パルスは、パルス弁別回路に送られ、まずノイズ消去回
路７でノイズ消去し、パルス判別回路８でパルスの方向
弁別とパルスのエッジとを検出し、その結果で、カウン
タ回路９のカウンタ値が増減する。演算制御回路１は、
上記の動作をくり返すことでモータ３を回転させ、ロボ
ットのアームを位置決めする。
ここで、第１図に符号６で示すエンコーダパルス弁別
回路の詳細を第２図にもとづいて説明すると、第１図に
符号３で示すモータのエンコーダ４からは、Ａ相クロッ
ク、さらにはＡ相より90°位相の遅れたＢ相クロックが
出され、モータ３の回転方向と回転角とを検出する。ノ
イズ消去回路７は、Ａ相とＢ相とが同一に構成されてお
り、ノイズ消去回路７でノイズを消去した後、パルス判
別回路８でパルスのエッジを検出し、現在のＡ相とＢ相
との状況から、正方向ならばカウントアップを、逆方向
ならばカウントダウンのパルスを一定時間発生する。
回路の詳細を第２図にもとづいて説明すると、第１図に
符号３で示すモータのエンコーダ４からは、Ａ相クロッ
ク、さらにはＡ相より90°位相の遅れたＢ相クロックが
出され、モータ３の回転方向と回転角とを検出する。ノ
イズ消去回路７は、Ａ相とＢ相とが同一に構成されてお
り、ノイズ消去回路７でノイズを消去した後、パルス判
別回路８でパルスのエッジを検出し、現在のＡ相とＢ相
との状況から、正方向ならばカウントアップを、逆方向
ならばカウントダウンのパルスを一定時間発生する。
第２図において、ノイズ消去回路７は、Ａ相反転回路
10と、Ａ相＋ノイズ消去回路11と、相＋ノイズ消去回
路12と、Ａ相−ノイズ消去・パルス整形回路13と、Ｂ相
反転回路15と、Ｂ相＋ノイズ消去回路16と、相＋ノイ
ズ消去回路17と、Ｂ相−ノイズ消去・パルス整形回路18
とからなる。また、パルス判別回路８は、Ａ相パルスの
立上がりおよび立下がりエッジを検出するＡ相エッジ検
出回路14と、Ｂ相パルスの立上がりおよび立下がりエッ
ジを検出するＢ相エッジ検出回路19と、上記エッジなら
びに現在のＡ相,B相の状態からアップかダウンかを判定
し、カウンタがカウントアップすべき時にはアップパル
スを、カウントダウンすべき時にはダウンパルスを発生
させるパルス判定回路20とからなる。
10と、Ａ相＋ノイズ消去回路11と、相＋ノイズ消去回
路12と、Ａ相−ノイズ消去・パルス整形回路13と、Ｂ相
反転回路15と、Ｂ相＋ノイズ消去回路16と、相＋ノイ
ズ消去回路17と、Ｂ相−ノイズ消去・パルス整形回路18
とからなる。また、パルス判別回路８は、Ａ相パルスの
立上がりおよび立下がりエッジを検出するＡ相エッジ検
出回路14と、Ｂ相パルスの立上がりおよび立下がりエッ
ジを検出するＢ相エッジ検出回路19と、上記エッジなら
びに現在のＡ相,B相の状態からアップかダウンかを判定
し、カウンタがカウントアップすべき時にはアップパル
スを、カウントダウンすべき時にはダウンパルスを発生
させるパルス判定回路20とからなる。
なお、図示実施例において、第２図に符号20で示すパ
ルス判定回路は、一般に用いられている方式を採用して
おり、その原理を第３図にもとづいて説明すると、第３
図は第２図に示すエンコーダパルス弁別回路各部におけ
る出力信号のタイミングチャートである。
ルス判定回路は、一般に用いられている方式を採用して
おり、その原理を第３図にもとづいて説明すると、第３
図は第２図に示すエンコーダパルス弁別回路各部におけ
る出力信号のタイミングチャートである。
第１図に符号３で示すモータのエンコーダ４から出る
Ａ相とＢ相との２つのパルスは、モータ３がCW（時計回
り）の時とCCW（反時計回り）の時とで第３図に示すよ
うに変化する。そこで、Ａ相、さらにはＡ相の反転信号
Ａ相について微分し、＋の方向のエッジだけを検出す
る。そして、相のエッジ波形ΔとＢ相の論理積とを
アップパルスとし、Ａ相のエッジ波形ΔＡとＢ相の論理
積とをダウンパルスとしてカウンタ９に加えることで、
モータ３の移動方向とその量とを検出することができ
る。
Ａ相とＢ相との２つのパルスは、モータ３がCW（時計回
り）の時とCCW（反時計回り）の時とで第３図に示すよ
うに変化する。そこで、Ａ相、さらにはＡ相の反転信号
Ａ相について微分し、＋の方向のエッジだけを検出す
る。そして、相のエッジ波形ΔとＢ相の論理積とを
アップパルスとし、Ａ相のエッジ波形ΔＡとＢ相の論理
積とをダウンパルスとしてカウンタ９に加えることで、
モータ３の移動方向とその量とを検出することができ
る。
このように、第２図に符号20で示すパルス判定回路
は、Ａ相，、相のエッジを検出することによって計数
をおこなうので、モータ３からの信号線にノイズが侵入
すると、簡単にカウント値が狂うことは明白である。そ
こで、本発明では、基準クロックとＤフリップフロップ
とJKフリップフロップとを組合わせたノイズ消去回路を
組み入れ、基準クロック以上の周波数のノイズを除去す
るようにしている。以下、その動作原理や各部の詳細を
さらに説明する。
は、Ａ相，、相のエッジを検出することによって計数
をおこなうので、モータ３からの信号線にノイズが侵入
すると、簡単にカウント値が狂うことは明白である。そ
こで、本発明では、基準クロックとＤフリップフロップ
とJKフリップフロップとを組合わせたノイズ消去回路を
組み入れ、基準クロック以上の周波数のノイズを除去す
るようにしている。以下、その動作原理や各部の詳細を
さらに説明する。
ノイズ消去回路７は、既述のごとく、Ａ相とＢ相とが
同一に構成されており、またノイズ消去回路７は、Ａ相
反転回路10と、Ａ相＋ノイズ消去回路11と、相＋ノイ
ズ消去回路12と、Ａ相−ノイズ消去・パルス整形回路13
と、Ｂ相反転回路15と、Ｂ相＋ノイズ消去回路16と、
相＋ノイズ消去回路17と、Ｂ相−ノイズ消去・パルス整
形回路18とからなることについては既述した。したがっ
て、以下Ａ相に関するノイズ消去回路７に限って説明す
ると、Ａ相反転回路10は、ノイズ消去に必要な相信号
を作る回路で、インバータが組み入れられている。ま
た、Ａ相＋ノイズ消去回路11と相＋ノイズ消去回路12
とは同一構成よりなり、それぞれ信号が“0"レベルの時
に侵入した“1"のノイズを消去する回路である。これを
Ａ相＋ノイズ消去回路11を例にとって説明する。Ａ相＋
ノイズ消去回路11は、第１表の真理値表に示すようなＤ
フリップフロップを用いて構成されている。このＤフリ
ップフロップはＤ入力端子とＱ出力端子とを備え、基準
クロックの立上りによってＤ入力端子の入力信号をＱ出
力端子に出力するが、基準クロックのその他の状態では
Ｑ出力端子の状態を保持する。また、“0"を入力すると
即時にＱ出力端子を“0"にクリアするCLR端子を備えて
いる。
同一に構成されており、またノイズ消去回路７は、Ａ相
反転回路10と、Ａ相＋ノイズ消去回路11と、相＋ノイ
ズ消去回路12と、Ａ相−ノイズ消去・パルス整形回路13
と、Ｂ相反転回路15と、Ｂ相＋ノイズ消去回路16と、
相＋ノイズ消去回路17と、Ｂ相−ノイズ消去・パルス整
形回路18とからなることについては既述した。したがっ
て、以下Ａ相に関するノイズ消去回路７に限って説明す
ると、Ａ相反転回路10は、ノイズ消去に必要な相信号
を作る回路で、インバータが組み入れられている。ま
た、Ａ相＋ノイズ消去回路11と相＋ノイズ消去回路12
とは同一構成よりなり、それぞれ信号が“0"レベルの時
に侵入した“1"のノイズを消去する回路である。これを
Ａ相＋ノイズ消去回路11を例にとって説明する。Ａ相＋
ノイズ消去回路11は、第１表の真理値表に示すようなＤ
フリップフロップを用いて構成されている。このＤフリ
ップフロップはＤ入力端子とＱ出力端子とを備え、基準
クロックの立上りによってＤ入力端子の入力信号をＱ出
力端子に出力するが、基準クロックのその他の状態では
Ｑ出力端子の状態を保持する。また、“0"を入力すると
即時にＱ出力端子を“0"にクリアするCLR端子を備えて
いる。
Ａ相＋ノイズ消去回路11の回路構成は、第４図に示す
ように上記のＤフリップフロップを２段に接続したもの
となっている。図においてモータエンコーダのＡ相は、
前段のＤフリップフロップのＤ入力端子とCLR端子とに
入力されている。しかし、そのＱ出力端子の信号は、後
段のフリップフロップのＤ入力端子にのみ入力されてい
る。さらに、後段のＤフリップフロップのCLR端子は常
時“1"に保持されており、このCLR端子によってクリア
されることはないという点に特徴を有している。また第
４図の下部には、回路各部のタイミングチャートが示さ
れており、の斜線部のようなノイズが侵入した時、
“0"レベルの信号が“1"になる＋レベルのノイズを除去
するのが本回路11の目的であり、を見ると、その効果
が表われており、1MHzクロック以上の周波数の＋レベル
のノイズを全て除去することができる。
ように上記のＤフリップフロップを２段に接続したもの
となっている。図においてモータエンコーダのＡ相は、
前段のＤフリップフロップのＤ入力端子とCLR端子とに
入力されている。しかし、そのＱ出力端子の信号は、後
段のフリップフロップのＤ入力端子にのみ入力されてい
る。さらに、後段のＤフリップフロップのCLR端子は常
時“1"に保持されており、このCLR端子によってクリア
されることはないという点に特徴を有している。また第
４図の下部には、回路各部のタイミングチャートが示さ
れており、の斜線部のようなノイズが侵入した時、
“0"レベルの信号が“1"になる＋レベルのノイズを除去
するのが本回路11の目的であり、を見ると、その効果
が表われており、1MHzクロック以上の周波数の＋レベル
のノイズを全て除去することができる。
次にＡ相−ノイズ消去・パルス整形回路13について説
明する。
明する。
第４図に示すごとく、Ａ相＋ノイズ消去回路11では、
＋レベルのノイズを全て取り去ることができたが、Ａ相
＋ノイズ消去回路11では、−レベルのノイズが拡大する
特徴がある。したがって、Ａ相−ノイズ消去・パルス整
形回路13は、上記した−レベルのノイズを消去する機能
を有し、その他に、Ａ相−ノイズ消去・パルス整形回路
13は、以下の機能をも有する。すなわち、Ａ相＋ノイズ
消去回路11および相＋ノイズ消去回路12では、それぞ
れ＋レベルのノイズ消去を独立しておこなっているた
め、通常その信号が反転したもとのなる関係がくずれて
いる場合があるので、新たにＡ相と相との波形を整形
し、反転したものとする。第５図は第２図に符号７で示
すノイズ消去回路７のうち、Ａ相ノイズ消去回路のみを
取り出して示した詳細ブロック図である。すなわち、第
５図にはＡ相反転回路10と、Ａ相＋ノイズ消去回路11
と、相＋ノイズ消去回路12と、Ａ相−ノイズ消去・パ
ルス整形回路13との組み合わせが示されている。
＋レベルのノイズを全て取り去ることができたが、Ａ相
＋ノイズ消去回路11では、−レベルのノイズが拡大する
特徴がある。したがって、Ａ相−ノイズ消去・パルス整
形回路13は、上記した−レベルのノイズを消去する機能
を有し、その他に、Ａ相−ノイズ消去・パルス整形回路
13は、以下の機能をも有する。すなわち、Ａ相＋ノイズ
消去回路11および相＋ノイズ消去回路12では、それぞ
れ＋レベルのノイズ消去を独立しておこなっているた
め、通常その信号が反転したもとのなる関係がくずれて
いる場合があるので、新たにＡ相と相との波形を整形
し、反転したものとする。第５図は第２図に符号７で示
すノイズ消去回路７のうち、Ａ相ノイズ消去回路のみを
取り出して示した詳細ブロック図である。すなわち、第
５図にはＡ相反転回路10と、Ａ相＋ノイズ消去回路11
と、相＋ノイズ消去回路12と、Ａ相−ノイズ消去・パ
ルス整形回路13との組み合わせが示されている。
第６図は第５図に示すＡ相ノイズ消去回路各部におけ
る出力信号のタイミングチャートである。また、Ａ相−
ノイズ消去・パルス整形回路13は、第６図のタイミング
チャート〜及び第２表の真理値表に示すようなJKフ
リップフロップを用いて構成されている。このJKフリッ
プフロップはＪ入力端子とＫ入力端子とＱ出力端子と
出力端子とを備え、基準クロックの立下り時における２
つの入力信号の組合せに応じて２つの出力信号が決まる
ものである。すなわち、ＪとＫ入力端子の信号がどちら
も“0"ならばＱと出力端子の状態をそれぞれ保持し、
どちらも“1"ならばＱと出力端子の状態をそれれぞれ
反転する。また、不一致ならば、Ｊ入力端子の信号をＱ
出力端子にＫ入力端子の信号を出力端子にそれぞれ出
力するというものである。第６図の番号〜は、第５
図に同符号で示すＡ相ノイズ消去回路各部における信号
の取出位置を示している。
る出力信号のタイミングチャートである。また、Ａ相−
ノイズ消去・パルス整形回路13は、第６図のタイミング
チャート〜及び第２表の真理値表に示すようなJKフ
リップフロップを用いて構成されている。このJKフリッ
プフロップはＪ入力端子とＫ入力端子とＱ出力端子と
出力端子とを備え、基準クロックの立下り時における２
つの入力信号の組合せに応じて２つの出力信号が決まる
ものである。すなわち、ＪとＫ入力端子の信号がどちら
も“0"ならばＱと出力端子の状態をそれぞれ保持し、
どちらも“1"ならばＱと出力端子の状態をそれれぞれ
反転する。また、不一致ならば、Ｊ入力端子の信号をＱ
出力端子にＫ入力端子の信号を出力端子にそれぞれ出
力するというものである。第６図の番号〜は、第５
図に同符号で示すＡ相ノイズ消去回路各部における信号
の取出位置を示している。
第６図の中で、〜は、Ａ相＋ノイズ消去回路11な
らびに相＋ノイズ消去回路12部分での信号を示し、ま
たおよびは、Ａ相−ノイズ消去・パルス整形回路13
部分での信号を示しており、第６図からＡ相＋ノイズ消
去回路11ならびに相＋ノイズ消去回路12によって＋レ
ベルのノイズが消去され、Ａ相−ノイズ消去・パルス整
形回路13によって、−レベルのノイズ消去、さらにはＡ
相、Ａ相を復元する動作がおこなわれていることがわか
る。なお、クロックは1MHzを用いているが、これはモー
タエンコーダからのパルスの約10倍程度の余裕をみてい
る。
らびに相＋ノイズ消去回路12部分での信号を示し、ま
たおよびは、Ａ相−ノイズ消去・パルス整形回路13
部分での信号を示しており、第６図からＡ相＋ノイズ消
去回路11ならびに相＋ノイズ消去回路12によって＋レ
ベルのノイズが消去され、Ａ相−ノイズ消去・パルス整
形回路13によって、−レベルのノイズ消去、さらにはＡ
相、Ａ相を復元する動作がおこなわれていることがわか
る。なお、クロックは1MHzを用いているが、これはモー
タエンコーダからのパルスの約10倍程度の余裕をみてい
る。
本発明は以上のごときであり、図示実施例の説明から
も明らかなように、本発明によれば、モータエンコーダ
からのパスルにノイズが侵入しても基準クロック周波数
以上のパスルは全てノイズとみなして除去することによ
り、耐ノイズ性にすぐれたモータコントロールをおこな
うことのできるエンコーダパルス弁別回路を得ることが
できる。
も明らかなように、本発明によれば、モータエンコーダ
からのパスルにノイズが侵入しても基準クロック周波数
以上のパスルは全てノイズとみなして除去することによ
り、耐ノイズ性にすぐれたモータコントロールをおこな
うことのできるエンコーダパルス弁別回路を得ることが
できる。
図面は本発明の一実施例を示し、第１図はロボット制御
装置の全体構成を示すブロック回路図、第２図は第１図
に符号６で示すエンコーダパルス弁別回路の詳細ブロッ
ク図、第３図は第２図示すエンコーダパルス弁別回路各
部における出力信号のタイミングチャート、第４図は第
２図に符号11で示すＡ相＋ノイズ消去回路の詳細ブロッ
ク図とタイミングチャート、第５図は第２図に符号７で
示すノイズ消去回路のうち、Ａ相ノイズ消去回路のみを
取り出して示す詳細ブロック図、第６図は第５図に示す
Ａ相ノイズ消去回路各部における出力信号のタイミング
チャートである。 １……演算制御回路、２……モータドライバ回路、３…
…モータ、４……エンコーダ、５……モータシャフト、
６……パルス弁別回路、７……ノイズ消去回路、８……
パルス判別回路、９……カウンタ、10……Ａ相反転回
路、11……Ａ相＋ノイズ消去回路、12……相＋ノイズ
消去回路、13……Ａ相−ノイズ消去，パルス整形回路、
14……Ａ相エッジ検出回路、15……Ｂ相反転回路、16…
…Ｂ相＋ノイズ消去回路、17……相＋ノイズ消去回
路、18……Ｂ相−ノイズ消去，パルス整形回路、19……
Ｂ相エッジ検出回路、20……パルス判定回路。
装置の全体構成を示すブロック回路図、第２図は第１図
に符号６で示すエンコーダパルス弁別回路の詳細ブロッ
ク図、第３図は第２図示すエンコーダパルス弁別回路各
部における出力信号のタイミングチャート、第４図は第
２図に符号11で示すＡ相＋ノイズ消去回路の詳細ブロッ
ク図とタイミングチャート、第５図は第２図に符号７で
示すノイズ消去回路のうち、Ａ相ノイズ消去回路のみを
取り出して示す詳細ブロック図、第６図は第５図に示す
Ａ相ノイズ消去回路各部における出力信号のタイミング
チャートである。 １……演算制御回路、２……モータドライバ回路、３…
…モータ、４……エンコーダ、５……モータシャフト、
６……パルス弁別回路、７……ノイズ消去回路、８……
パルス判別回路、９……カウンタ、10……Ａ相反転回
路、11……Ａ相＋ノイズ消去回路、12……相＋ノイズ
消去回路、13……Ａ相−ノイズ消去，パルス整形回路、
14……Ａ相エッジ検出回路、15……Ｂ相反転回路、16…
…Ｂ相＋ノイズ消去回路、17……相＋ノイズ消去回
路、18……Ｂ相−ノイズ消去，パルス整形回路、19……
Ｂ相エッジ検出回路、20……パルス判定回路。
Claims (1)
- 【請求項１】回転軸に連結されたエンコーダから出力さ
れる正相パルス信号を反転して逆相パルス信号を生成す
る反転回路と、 Ｄ入力端子とＱ出力端子および“0"を入力すると即時に
Ｑ出力端子を“0"にクリアするCLR端子とを具備し、基
準クロックの立上りによってＤ入力端子の信号をＱ出力
端子に出力し、基準クロックのその他の状態ではＱ出力
端子の状態を保持する構成の第１ないし第４のＤフリッ
プフロップと、 Ｊ入力端子とＫ入力端子とＱ出力端子と出力端子とを
具備し、基準クロックの立下りにおいて、ＪとＫ入力端
子の信号がどちらも“0"ならばＱと出力端子の状態を
それぞれ保持し、どちらも“1"ならばＱと出力端子の
状態をそれぞれ反転し、不一致ならばＪ入力端子の信号
をＱ出力端子にＫ入力端子の信号を出力端子にそれぞ
れ出力する構成のJKフリップフロップとを備えてなるノ
イズ消去回路を有し、 前記第１のＤフリップフロップのＤ入力端子には前記正
相パルス信号が入力され、前記第２のＤフリップフロッ
プのＤ入力端子には前記逆相パルス信号が入力され、前
記第１のＤフリップフロップのＱ出力端子の信号は前記
第３のＤフリップフロップのＤ入力端子に入力され、前
記第２のＤフリップフロップのＱ出力端子の信号は前記
第４のＤフリップフロップのＤ入力端子に入力され、前
記第３のＤフリップフロップのＱ出力端子の信号は前記
JKフリップフロップの一方の入力端子に、前記第４のＤ
フリップフロップのＱ出力端子の信号は前記JKフリップ
フロップの他方の入力端子にそれぞれ入力され、 全ての前記フリップフロップは同一の基準クロックによ
り駆動されてなり、 前記第１のＤフリップフロップは前記正相パルス信号の
立ち下がりでクリアされ、前記第２のＤフリップフロッ
プは前記逆相パルス信号の立ち下がりでクリアされ、さ
らに、前記第３と第４のＤフリップフロップのCLR端子
は常時“1"に保持されてなることを特徴とするエンコー
ダパルス弁別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61167907A JP2521720B2 (ja) | 1986-07-18 | 1986-07-18 | エンコ―ダパルス弁別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61167907A JP2521720B2 (ja) | 1986-07-18 | 1986-07-18 | エンコ―ダパルス弁別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6325510A JPS6325510A (ja) | 1988-02-03 |
| JP2521720B2 true JP2521720B2 (ja) | 1996-08-07 |
Family
ID=15858257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61167907A Expired - Fee Related JP2521720B2 (ja) | 1986-07-18 | 1986-07-18 | エンコ―ダパルス弁別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2521720B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010913A (ja) * | 1983-06-30 | 1985-01-21 | Fujitsu Ltd | パルス信号のノイズ除去回路 |
-
1986
- 1986-07-18 JP JP61167907A patent/JP2521720B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6325510A (ja) | 1988-02-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |