JP2515289Y2 - 異なるステーションのデータ切換回路 - Google Patents
異なるステーションのデータ切換回路Info
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- JP2515289Y2 JP2515289Y2 JP15196288U JP15196288U JP2515289Y2 JP 2515289 Y2 JP2515289 Y2 JP 2515289Y2 JP 15196288 U JP15196288 U JP 15196288U JP 15196288 U JP15196288 U JP 15196288U JP 2515289 Y2 JP2515289 Y2 JP 2515289Y2
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- dut
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Description
【考案の詳細な説明】 ［産業上の利用分野］ この考案は、多数ピンのDUT（被試験デバイス）を並
列に少数測定するステーションと、少数ピンのDUTを並
列に多数測定するステーションを制御して、DUTの数に
応じて測定データを切り換えるデータ切換回路について
のものである。
列に少数測定するステーションと、少数ピンのDUTを並
列に多数測定するステーションを制御して、DUTの数に
応じて測定データを切り換えるデータ切換回路について
のものである。
［従来の技術］ 次に、従来技術による異なるステーションのデータ切
換回路の構成を第４図により説明する。第４図の１はCP
U、６はDUT個数情報、８はリレー回路、９はデータ発生
器、11と12はメモリ、13と14A〜14CはDUTである。
換回路の構成を第４図により説明する。第４図の１はCP
U、６はDUT個数情報、８はリレー回路、９はデータ発生
器、11と12はメモリ、13と14A〜14CはDUTである。
リレー回路８には、リレーコイル81A〜86Cとリレー接
点81a〜86cがあり、リレーコイル81A〜86Cのオンオフで
接点81a〜86cが接断し、データ発生器９からのデータを
データ線9A〜9CでDUT13とDUT14A〜14Cに供給する。
点81a〜86cがあり、リレーコイル81A〜86Cのオンオフで
接点81a〜86cが接断し、データ発生器９からのデータを
データ線9A〜9CでDUT13とDUT14A〜14Cに供給する。
DUT13はDUT14A〜14Cよりもピン数の多いICである。例
えば、DUT13は256ピンのICであり、DUT14A〜14Cは64ピ
ンのICである。
えば、DUT13は256ピンのICであり、DUT14A〜14Cは64ピ
ンのICである。
第４図では、DUT13が１個の場合とDUT14A〜14Cが３個
の場合を例示しているが、リレー回路８のリレーコイル
81A〜86Cとリレー接点81a〜86cの個数を増やせば、DUT
の数とピン数を増やすことができる。
の場合を例示しているが、リレー回路８のリレーコイル
81A〜86Cとリレー接点81a〜86cの個数を増やせば、DUT
の数とピン数を増やすことができる。
CPU1には、DUT1個分のデータが格納されており、CPU1
のデータはメモリ11・12に加えられる。
のデータはメモリ11・12に加えられる。
メモリ11は、DUT個数情報６により、CPU1からのデー
タをDUT13用ステーションに応じて切り換え、リレー回
路８に加える。リレー回路８のリレー81A〜83Cはメモリ
11の出力でオンオフし、リレー接点81a〜83cを接断す
る。
タをDUT13用ステーションに応じて切り換え、リレー回
路８に加える。リレー回路８のリレー81A〜83Cはメモリ
11の出力でオンオフし、リレー接点81a〜83cを接断す
る。
データ発生器９の出力に接続されるデータ線9A〜9C
は、接点81a〜83cによりDUT13に接続される。
は、接点81a〜83cによりDUT13に接続される。
メモリ12は、DUT個数情報６により、CPU1からのデー
タをDUT14A〜14C用にステーションに応じて切り換え、
リレー回路８に加える。リレー回路８のリレーコイル84
A〜86Cはメモリ12の出力でオンオフし、リレー接点84a
〜86cを接断する。
タをDUT14A〜14C用にステーションに応じて切り換え、
リレー回路８に加える。リレー回路８のリレーコイル84
A〜86Cはメモリ12の出力でオンオフし、リレー接点84a
〜86cを接断する。
データ発生器９の出力に接続されるデータ線9A〜9C
は、接点84a〜86cによりDUT14A〜14Cに接続される。
は、接点84a〜86cによりDUT14A〜14Cに接続される。
［考案が解決しようとする課題］ 第４図のように、タイプの違う２つのステーションに
データを加える場合に、DUT13用回路とDUT14A〜14C用回
路がそれぞれ必要になり、回路の規模が大きくなる。
データを加える場合に、DUT13用回路とDUT14A〜14C用回
路がそれぞれ必要になり、回路の規模が大きくなる。
この考案は、DUT数とステーションタイプに関係なくC
PU1にDUT1個分のデータを格納しておき、複数の切換信
号を格納するメモリ出力でDUT数に応じCPU1のデータを
組み合わせ、セレクタ出力でステーションタイプに応じ
てデータを組み合わせて、リレー回路を制御することに
より、ステーションタイプやDUT数が変わっても簡単に
データを切り換えることができるデータ切換回路の提供
を目的とする。
PU1にDUT1個分のデータを格納しておき、複数の切換信
号を格納するメモリ出力でDUT数に応じCPU1のデータを
組み合わせ、セレクタ出力でステーションタイプに応じ
てデータを組み合わせて、リレー回路を制御することに
より、ステーションタイプやDUT数が変わっても簡単に
データを切り換えることができるデータ切換回路の提供
を目的とする。
［課題を解決するための手段］ この目的を達成するため、この考案では、ステーショ
ンに１個以上のDUTを配置し、これらのDUTを並列に測定
するために、前記１個以上のDUTにリレー接点を介して
測定データを供給する場合に、DUT1個分のデータを格納
するCPU1と、CPU1からのデータをステーションタイプ情
報５で切り換え、前記ステーションのステーションタイ
プに応じたデータを出すセレクタ回路２と、ステーショ
ンタイプ情報５とDUT個数情報６をアドレス入力とし、
複数の切換信号を出すメモリ３と、セレクタ回路２の出
力とメモリ３の出力を入力とするNANDゲート４と、NAND
ゲート４の出力で前記リレー接点を接断するリレー回路
８とを備え、前記ステーションに配置されたDUTの個数
と前記ステーションタイプとに応じてリレー回路８のリ
レー接点を切断する。
ンに１個以上のDUTを配置し、これらのDUTを並列に測定
するために、前記１個以上のDUTにリレー接点を介して
測定データを供給する場合に、DUT1個分のデータを格納
するCPU1と、CPU1からのデータをステーションタイプ情
報５で切り換え、前記ステーションのステーションタイ
プに応じたデータを出すセレクタ回路２と、ステーショ
ンタイプ情報５とDUT個数情報６をアドレス入力とし、
複数の切換信号を出すメモリ３と、セレクタ回路２の出
力とメモリ３の出力を入力とするNANDゲート４と、NAND
ゲート４の出力で前記リレー接点を接断するリレー回路
８とを備え、前記ステーションに配置されたDUTの個数
と前記ステーションタイプとに応じてリレー回路８のリ
レー接点を切断する。
［実施例］ 次に、この考案による異なるステーションのデータ切
換回路の構成を第１図により説明する。第１図の２はセ
レクタ、３はメモリ、４はNANDゲート、５はステーショ
ンタイプ情報、７はランク情報であり、その他は第４図
と同じものである。
換回路の構成を第１図により説明する。第１図の２はセ
レクタ、３はメモリ、４はNANDゲート、５はステーショ
ンタイプ情報、７はランク情報であり、その他は第４図
と同じものである。
セレクタ２には、CPU1に格納した切換信号を複数分格
納しておき、ステーションタイプ情報５によりセレクタ
２に格納された切換信号を選択する。
納しておき、ステーションタイプ情報５によりセレクタ
２に格納された切換信号を選択する。
メモリ３には、ステーションタイプ情報５、DUT個数
情報６、ランク情報７がアドレスとして加えられる。NA
NDゲート４には、セレクタ２の出力とメモリ３の出力が
加えられる。
情報６、ランク情報７がアドレスとして加えられる。NA
NDゲート４には、セレクタ２の出力とメモリ３の出力が
加えられる。
ステーションタイプ情報５は、DUT13A用ステーション
とDUT14A〜14C用のステーションを判別するためのもの
である。
とDUT14A〜14C用のステーションを判別するためのもの
である。
ランク情報７は、CPU1から出力されるアドレスであ
り、CPU1から出力されるデータにより測定するDUTのピ
ン番号を決定する。
り、CPU1から出力されるデータにより測定するDUTのピ
ン番号を決定する。
次に、CPU1とセレクタ20〜28の切換状態を第２図によ
り説明する。第２図のセレクタ番号は、第１図のセレク
タ番号と同じものである。
り説明する。第２図のセレクタ番号は、第１図のセレク
タ番号と同じものである。
第２図のステーションタイプ情報は、ステーションタ
イプがDUT13A用ステーションのときは「１」であり、DU
T14A〜14C用ステーションのときは「０」である。セレ
クタ入力データは、CPU1からのデータを示す。
イプがDUT13A用ステーションのときは「１」であり、DU
T14A〜14C用ステーションのときは「０」である。セレ
クタ入力データは、CPU1からのデータを示す。
例えば、DUT13Aの１ピンを測定したい場合はD0がCPU1
から送られ、９ピンを測定したい場合はD8がCPU1から送
られる。
から送られ、９ピンを測定したい場合はD8がCPU1から送
られる。
また、DX/DYの欄は、DXがセレクタのＡ入力に加えら
れ、DYがセレクタのＢ入力に加えられることをあらわ
す。
れ、DYがセレクタのＢ入力に加えられることをあらわ
す。
セレクタ20〜28は、ステーションタイプ情報で選択さ
れ、ステーションタイプ情報が「１」の場合は、Ａ入力
のデータがセレクタ２から出る。「０」の場合は、Ｂ入
力のデータがセレクタ２から出る。セレクタ出力データ
は第１図のNANDゲート４のＡ入力側に加えられる。
れ、ステーションタイプ情報が「１」の場合は、Ａ入力
のデータがセレクタ２から出る。「０」の場合は、Ｂ入
力のデータがセレクタ２から出る。セレクタ出力データ
は第１図のNANDゲート４のＡ入力側に加えられる。
次に、メモリ３の切換状態を第３図により説明する。
第３図のステーションタイプ情報５は、第２図のものと
同じであり、DUT13Aのときは「１」、DUT14A〜14Cのと
きは「０」を設定する。
第３図のステーションタイプ情報５は、第２図のものと
同じであり、DUT13Aのときは「１」、DUT14A〜14Cのと
きは「０」を設定する。
DUT個数情報６は、DUTの数が１個のときは「01」、２
個のときは「10」、３個のときは「11」を設定する。
個のときは「10」、３個のときは「11」を設定する。
ランク情報７は、測定ピンが１〜３ピンのときは「0
1」、４〜６ピンのときは「10」、７〜９ピンのときは
「11」を設定する。
1」、４〜６ピンのときは「10」、７〜９ピンのときは
「11」を設定する。
ステーションタイプ情報５「１」、DUT個数情報６「0
1」及びランク情報７「01」をメモリ３のアドレスに加
えると、第３図に示すとおり、メモリ３の出力は、NAND
ゲート40・41・42のＢ入力に加わる。
1」及びランク情報７「01」をメモリ３のアドレスに加
えると、第３図に示すとおり、メモリ３の出力は、NAND
ゲート40・41・42のＢ入力に加わる。
セレクタ２からの出力は、ステーションタイプ情報５
がDUT13Aの場合の「１」、１番ピンを測定するためにCP
U1の出力はD0だけになり、第２図に示すとおり、セレク
タ20からのD0は、NANDゲート40のＡ入力に加えられる。
がDUT13Aの場合の「１」、１番ピンを測定するためにCP
U1の出力はD0だけになり、第２図に示すとおり、セレク
タ20からのD0は、NANDゲート40のＡ入力に加えられる。
セレクタ20とメモリ３の出力は、NANDゲート40に加え
られ、NANDゲート40の出力は「０」となる。これによ
り、リレーコイル81Aがオンとなり、リレー接点81aが接
となり、DUT13Aの１番ピンが測定される。
られ、NANDゲート40の出力は「０」となる。これによ
り、リレーコイル81Aがオンとなり、リレー接点81aが接
となり、DUT13Aの１番ピンが測定される。
次に、DUT14A〜14Cの１番ピンを測定する場合を説明
する。
する。
DUT14A〜14Cの１番ピンを測定する場合、第１図のメ
モリ３に加わるステーションタイプ情報５は「０」、DU
T個数情報６はDUTの数が３個なので「11」、ランク情報
７は１番ピンを測定するので「01」がメモリ３のアドレ
スに入り、第３図に示すとおり、メモリ３の出力はNAND
ゲート40〜48のＢ入力に加わる。
モリ３に加わるステーションタイプ情報５は「０」、DU
T個数情報６はDUTの数が３個なので「11」、ランク情報
７は１番ピンを測定するので「01」がメモリ３のアドレ
スに入り、第３図に示すとおり、メモリ３の出力はNAND
ゲート40〜48のＢ入力に加わる。
セレクタ２からの出力は、ステーションタイプ情報５
が「０」で、１番ピンを測定するためにCPU1の出力がD0
だけになるので、第２図に示すとおり、セレクタ20・23
・26の出力からはD0だけが取り出される。
が「０」で、１番ピンを測定するためにCPU1の出力がD0
だけになるので、第２図に示すとおり、セレクタ20・23
・26の出力からはD0だけが取り出される。
セレクタ20・23・26の出力はそれぞれNANDゲート40・
43・46のＡ入力に加えられる。NANDゲート40・43・46の
出力は「０」となり、リレー接点81a・82a・83aを接に
し、DUT14A〜14Cの１番ピンを測定する。
43・46のＡ入力に加えられる。NANDゲート40・43・46の
出力は「０」となり、リレー接点81a・82a・83aを接に
し、DUT14A〜14Cの１番ピンを測定する。
［考案の効果］ この考案によれば、ステーションタイプには関係な
く、DUT1個分のデータをCPUに格納しておき、複数の切
換信号を格納したメモリとセレクタでリレー回路を制御
するので、CPUの記憶容量が少なくてすみ、ステーショ
ンタイプが違う場合も同じに制御することができ、回路
規模を小さくすることができる。
く、DUT1個分のデータをCPUに格納しておき、複数の切
換信号を格納したメモリとセレクタでリレー回路を制御
するので、CPUの記憶容量が少なくてすみ、ステーショ
ンタイプが違う場合も同じに制御することができ、回路
規模を小さくすることができる。
第１図はこの考案による異なるステーションのデータ切
換回路の構成図、第２図は第１図のCPU1とセレクタ20〜
28の切換状態図、第３図は第１図のメモリ３の切換状態
図、第４図は従来技術による異なるステーションのデー
タ切換回路の構成図である。 １……CPU、２……セレクタ、３……メモリ、４……NAN
Dゲート、５……ステーションタイプ情報、６……DUT個
数情報、７……ランク情報、８……リレー回路、13A…
…DUT、14A〜14C……DUT。
換回路の構成図、第２図は第１図のCPU1とセレクタ20〜
28の切換状態図、第３図は第１図のメモリ３の切換状態
図、第４図は従来技術による異なるステーションのデー
タ切換回路の構成図である。 １……CPU、２……セレクタ、３……メモリ、４……NAN
Dゲート、５……ステーションタイプ情報、６……DUT個
数情報、７……ランク情報、８……リレー回路、13A…
…DUT、14A〜14C……DUT。
Claims (1)
- 【請求項１】ステーションに１個以上のDUTを配置し、
これらのDUTにリレー接点を介して測定データを供給す
る場合に、 DUT1個分のデータを格納するCPU（１）と、 CPU（１）からのデータをステーションタイプ情報
（５）で切り換え、前記ステーションのステーションタ
イプに応じたデータを出すセレクタ回路（２）と、 ステーションタイプ情報（５）とDUT個数情報（６）を
アドレス入力とし、複数の切換信号を出すメモリ（３）
と、 セレクタ回路（２）の出力とメモリ（３）の出力を入力
とするNANDゲート（４）と、 NANDゲート（４）の出力で前記リレー接点を接断するリ
レー回路（８）とを備え、 前記ステーションに配置されたDUTの個数と前記ステー
ションタイプとに応じてリレー回路（８）のリレー接点
を接断することを特徴とする異なるステーションのデー
タ切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15196288U JP2515289Y2 (ja) | 1988-11-22 | 1988-11-22 | 異なるステーションのデータ切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15196288U JP2515289Y2 (ja) | 1988-11-22 | 1988-11-22 | 異なるステーションのデータ切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0273250U JPH0273250U (ja) | 1990-06-05 |
| JP2515289Y2 true JP2515289Y2 (ja) | 1996-10-30 |
Family
ID=31426471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15196288U Expired - Lifetime JP2515289Y2 (ja) | 1988-11-22 | 1988-11-22 | 異なるステーションのデータ切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2515289Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003185718A (ja) * | 2001-12-17 | 2003-07-03 | Ricoh Co Ltd | ステッピングモータ評価装置 |
| JP2007047098A (ja) * | 2005-08-12 | 2007-02-22 | Advantest Corp | 試験装置 |
-
1988
- 1988-11-22 JP JP15196288U patent/JP2515289Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0273250U (ja) | 1990-06-05 |
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