JPH0366140A - 半導体試験装置 - Google Patents
半導体試験装置Info
- Publication number
- JPH0366140A JPH0366140A JP20309889A JP20309889A JPH0366140A JP H0366140 A JPH0366140 A JP H0366140A JP 20309889 A JP20309889 A JP 20309889A JP 20309889 A JP20309889 A JP 20309889A JP H0366140 A JPH0366140 A JP H0366140A
- Authority
- JP
- Japan
- Prior art keywords
- under test
- performance board
- load circuits
- load
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 230000006870 function Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、被測定素子とテストヘッドピンとを電気的
に接触させる半導体試験装置（以下テスターという）の
パフォーマンスボードに関するものである。
に接触させる半導体試験装置（以下テスターという）の
パフォーマンスボードに関するものである。
第２図は、従来のテスターのパフォーマンスボードの構
成を示す回路図である。図にかいて、（１）はパフォー
マンスボード本体、（２ａ）は品種ａの被測定素子、（
２ｂ）は品種すの被測定素子で、（３）は被測定素子（
２ａ）、（２ｂ）の複数のリード、（４）は被測定素子
（２ａ）、（２ｂ）と、パフォーマンスボード本体（１
）とを電気的に接触させるためのソケット部、（５ａ）
（５ｂ）はパフォーマンスボード本体（１）に取り付け
られている負荷回路で、それぞれ被測定素子（２ａ）、
（２ｂ）に対するものである。第２図に示すように負荷
回路は被測定素子（２ａ）、（２ｂ）の各リードごとに
設ケられている。また、（６）はパフォーマンスボード
本体（１）を介して電気的に接触するテストヘッドピン
で各リード（３）ごとに存在している。
成を示す回路図である。図にかいて、（１）はパフォー
マンスボード本体、（２ａ）は品種ａの被測定素子、（
２ｂ）は品種すの被測定素子で、（３）は被測定素子（
２ａ）、（２ｂ）の複数のリード、（４）は被測定素子
（２ａ）、（２ｂ）と、パフォーマンスボード本体（１
）とを電気的に接触させるためのソケット部、（５ａ）
（５ｂ）はパフォーマンスボード本体（１）に取り付け
られている負荷回路で、それぞれ被測定素子（２ａ）、
（２ｂ）に対するものである。第２図に示すように負荷
回路は被測定素子（２ａ）、（２ｂ）の各リードごとに
設ケられている。また、（６）はパフォーマンスボード
本体（１）を介して電気的に接触するテストヘッドピン
で各リード（３）ごとに存在している。
次に動作について説明する。負荷回路（５ａ） 、（５
ｂ）は可変できず、パフォーマンスボード本体（１）に
固定されたものである。よって第１図に示すように必要
とされる負荷回路が異なる被測定素子群に対して、それ
ぞれにパフォーマンスボード（１）全用意する必要があ
った。
ｂ）は可変できず、パフォーマンスボード本体（１）に
固定されたものである。よって第１図に示すように必要
とされる負荷回路が異なる被測定素子群に対して、それ
ぞれにパフォーマンスボード（１）全用意する必要があ
った。
従来のテスターのパフォーマンスボードは以上のように
構成されているので、被測定素子の種類が増加するに従
ってパフォーマンスボードのａｔも増加するという問題
点があった。
構成されているので、被測定素子の種類が増加するに従
ってパフォーマンスボードのａｔも増加するという問題
点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、パフォーマンスボードに汎用性を持たせ、
１つのパフォーマンスボードで多種類の被測定素子に対
応できるようにすることを目的とする。
れたもので、パフォーマンスボードに汎用性を持たせ、
１つのパフォーマンスボードで多種類の被測定素子に対
応できるようにすることを目的とする。
この発明に係るテスターのパフォーマンスボードは、負
荷回路を切り替える手段と、上記、負荷回路切替手段を
制御するためのデータを記憶する手段とを備えている。
荷回路を切り替える手段と、上記、負荷回路切替手段を
制御するためのデータを記憶する手段とを備えている。
〔作用３
この発明によれば、負荷回路切替手段を制御するための
データを記憶する手段からの信号に基づき、負荷回路切
替手段が動作し、ソケット部に実装されている被測定素
子に対応した負荷回路に組み替える。
データを記憶する手段からの信号に基づき、負荷回路切
替手段が動作し、ソケット部に実装されている被測定素
子に対応した負荷回路に組み替える。
【実施例」
以下、この発明の一実施例を図に従って説明する。第１
図はテスターのブロック図及びパフォーマンスボードの
回路図である。図にかいて（１）、（３）、（４）、（
５ａ）、（ｓｂ） 、（６）は第２図の従来例に示した
ものと同等であるので説明を省略する。（２）は被測定
素子、（７）はテストヘッド部、（８）は負荷回路切替
手段であるリレー、（９）は各リード（３）ごとの負荷
回路（５ａ）、（５ｂ）を切替えるための制御データを
記憶するメモリー （１０）はテスター本体、（１１）
はコントロールＣＰＵ、（１２）はコントロー／ｌｚ
ＣＰ Ｕ （１１）と連結している端末機である。
図はテスターのブロック図及びパフォーマンスボードの
回路図である。図にかいて（１）、（３）、（４）、（
５ａ）、（ｓｂ） 、（６）は第２図の従来例に示した
ものと同等であるので説明を省略する。（２）は被測定
素子、（７）はテストヘッド部、（８）は負荷回路切替
手段であるリレー、（９）は各リード（３）ごとの負荷
回路（５ａ）、（５ｂ）を切替えるための制御データを
記憶するメモリー （１０）はテスター本体、（１１）
はコントロールＣＰＵ、（１２）はコントロー／ｌｚ
ＣＰ Ｕ （１１）と連結している端末機である。
次に動作について説明する。メモ！Ｊ−（９）には、あ
らかじめ、被測定素子（２）の品種ごとに各リレー（８
）の制御データを記憶させてかく。次に、端末機（１２
）から、これから測定する被測定素子（２）の品種番号
を入力する。これにより、コントロールＣＰＵ （１１
）からメモ！Ｊ−（９）に対し、入力した品種番号に対
応する信号が送信され、メモ！Ｊ−（９）内の制御デー
タが各リレー（８）に伝送される。この制御データによ
り負荷回路（５ａ）、（５ｂ）のどちらかが接続される
。以上のような機能によって１つのパフォーマンスボー
ド（１）で数種類の被測定素子（２）に対する負荷回路
（５ａ）、（５ｂ）を持つことが可能となる。
らかじめ、被測定素子（２）の品種ごとに各リレー（８
）の制御データを記憶させてかく。次に、端末機（１２
）から、これから測定する被測定素子（２）の品種番号
を入力する。これにより、コントロールＣＰＵ （１１
）からメモ！Ｊ−（９）に対し、入力した品種番号に対
応する信号が送信され、メモ！Ｊ−（９）内の制御デー
タが各リレー（８）に伝送される。この制御データによ
り負荷回路（５ａ）、（５ｂ）のどちらかが接続される
。以上のような機能によって１つのパフォーマンスボー
ド（１）で数種類の被測定素子（２）に対する負荷回路
（５ａ）、（５ｂ）を持つことが可能となる。
（発明の効果〕
以上のようにこの発明によれば、１つのパフォーマンス
ボードで数種類の被測定素子に対する負荷回路を持つこ
とが可能となり、パフォーマンスボードの削減に役立つ
ことが期待される。
ボードで数種類の被測定素子に対する負荷回路を持つこ
とが可能となり、パフォーマンスボードの削減に役立つ
ことが期待される。
第１図はこの発明の一実施例によるテスターのブロック
図及びパフォーマンスボードの回路図、第２図は従来の
パフォーマンスボードの回路図である。 図にかいて、（１）はパフォーマンスボード本体、（２
）は被測定素子、（３）はリード、（４）はソケット部
、（５ａ）、（５ｂ）は負荷回路、（６）はテストヘッ
ドピン、（７）はテストヘッド部、（８）はリレー、（
９）はメモリー（１０）はテスター本体、（１１）はコ
ントロー Ｉ ＣＰＵ、（１２）は端末機である。 なお、図中、同一符号は同一、又は相当部分を示すＯ ２ｙ２１’袂測定妻子
図及びパフォーマンスボードの回路図、第２図は従来の
パフォーマンスボードの回路図である。 図にかいて、（１）はパフォーマンスボード本体、（２
）は被測定素子、（３）はリード、（４）はソケット部
、（５ａ）、（５ｂ）は負荷回路、（６）はテストヘッ
ドピン、（７）はテストヘッド部、（８）はリレー、（
９）はメモリー（１０）はテスター本体、（１１）はコ
ントロー Ｉ ＣＰＵ、（１２）は端末機である。 なお、図中、同一符号は同一、又は相当部分を示すＯ ２ｙ２１’袂測定妻子
Claims (1)
- 半導体試験装置において、被測定素子とテストヘッドピ
ンとを電気的に接触させるパフォーマンスボードに複数
個の負荷回路を設け、当該負荷回路を切り替える手段と
、上記、負荷回路切替手段を制御するためのデータを記
憶する手段とを備えたことを特徴とする半導体試験装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20309889A JPH0366140A (ja) | 1989-08-05 | 1989-08-05 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20309889A JPH0366140A (ja) | 1989-08-05 | 1989-08-05 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0366140A true JPH0366140A (ja) | 1991-03-20 |
Family
ID=16468348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20309889A Pending JPH0366140A (ja) | 1989-08-05 | 1989-08-05 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0366140A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05251519A (ja) * | 1992-01-09 | 1993-09-28 | Nec Corp | 半導体デバイス測定用テスター |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62191778A (ja) * | 1986-02-19 | 1987-08-22 | Hitachi Ltd | 半導体集積回路のエ−ジング回路 |
| JPS63309872A (ja) * | 1987-06-11 | 1988-12-16 | Nec Corp | 半導体素子測定装置 |
-
1989
- 1989-08-05 JP JP20309889A patent/JPH0366140A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62191778A (ja) * | 1986-02-19 | 1987-08-22 | Hitachi Ltd | 半導体集積回路のエ−ジング回路 |
| JPS63309872A (ja) * | 1987-06-11 | 1988-12-16 | Nec Corp | 半導体素子測定装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05251519A (ja) * | 1992-01-09 | 1993-09-28 | Nec Corp | 半導体デバイス測定用テスター |
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