JP2509985B2 - デ―タ転送制御方式 - Google Patents
デ―タ転送制御方式Info
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- JP2509985B2 JP2509985B2 JP63211110A JP21111088A JP2509985B2 JP 2509985 B2 JP2509985 B2 JP 2509985B2 JP 63211110 A JP63211110 A JP 63211110A JP 21111088 A JP21111088 A JP 21111088A JP 2509985 B2 JP2509985 B2 JP 2509985B2
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Description
【発明の詳細な説明】 〔概要〕 複数のデータ源から順次、直列に入力されるデータを
各データ源に対応するメモリ領域（又はプロセッサ）に
格納するDMA方式の転送制御方式に関し、 複数のデータ源からの直列データをデータ源に対応す
る記憶領域へ効率よく分離して格納することができるDM
A方式のデータ転送制御方式を提供することを目的と
し、 複数のデータ源から所定量単位で直列に入力されるデ
ータをダイレクトメモリアクセスによるデータ転送を制
御する装置ノ制御により該データ源に対応する記憶領域
に格納するシステムにおいて、該記憶領域内のアドレス
を指定するビットを最下位桁に、該データ源を指定する
ビットをその上位桁に配置してダイレクトメモリアクセ
スのアドレスを指定する手段を設け、前記直列に入力さ
れるデータを１つのチャネルを通して前記記憶領域に分
離して格納するように構成する。
各データ源に対応するメモリ領域（又はプロセッサ）に
格納するDMA方式の転送制御方式に関し、 複数のデータ源からの直列データをデータ源に対応す
る記憶領域へ効率よく分離して格納することができるDM
A方式のデータ転送制御方式を提供することを目的と
し、 複数のデータ源から所定量単位で直列に入力されるデ
ータをダイレクトメモリアクセスによるデータ転送を制
御する装置ノ制御により該データ源に対応する記憶領域
に格納するシステムにおいて、該記憶領域内のアドレス
を指定するビットを最下位桁に、該データ源を指定する
ビットをその上位桁に配置してダイレクトメモリアクセ
スのアドレスを指定する手段を設け、前記直列に入力さ
れるデータを１つのチャネルを通して前記記憶領域に分
離して格納するように構成する。
本発明は、複数のデータ源から順次、直列に入力され
るデータを各データ源に対応するメモリ領域（又はプロ
セッサ）に格納するダイレクトメモリアクセス（Direct
Memory Access:以下、DMAという）方式の転送制御方式
に関する。
るデータを各データ源に対応するメモリ領域（又はプロ
セッサ）に格納するダイレクトメモリアクセス（Direct
Memory Access:以下、DMAという）方式の転送制御方式
に関する。
近年、プロセス制御、テレメータ・テレコン等におい
て、現場の複数のセンサ等から時々刻々発生するデータ
を収集して直列に、又は時分割多重化してセンタに送信
し、また逆にセンタからの制御情報等を集信して直列
に、又は時分割多重化して複数の制御対象へ送信する計
算機システムが広く使用されている。従って、このよう
な入力データを効率よく分離して複数のプロセッサ等に
転送し、また複数のプロセッサ等からの出力情報を効率
よく集信して制御対象に出力することができるデータ転
送制御方式が望まれている。
て、現場の複数のセンサ等から時々刻々発生するデータ
を収集して直列に、又は時分割多重化してセンタに送信
し、また逆にセンタからの制御情報等を集信して直列
に、又は時分割多重化して複数の制御対象へ送信する計
算機システムが広く使用されている。従って、このよう
な入力データを効率よく分離して複数のプロセッサ等に
転送し、また複数のプロセッサ等からの出力情報を効率
よく集信して制御対象に出力することができるデータ転
送制御方式が望まれている。
第４図は従来例を示すブロック図である。全図を通じ
て同一符号は同一対象物を示す。
て同一符号は同一対象物を示す。
中央処理装置（以下、CPUという）9aは、データ入出
力動作の起動、ジョブ管理等を行ってシステムの機能を
遂行せしめる。
力動作の起動、ジョブ管理等を行ってシステムの機能を
遂行せしめる。
プロセッサ21a、22a〜24aは、夫々、後述する端末11
a、12a〜14aから入力されたデータに基いて所要の処理
（例えば、高速フーリエ変換等）を相互に独立に実行す
る。
a、12a〜14aから入力されたデータに基いて所要の処理
（例えば、高速フーリエ変換等）を相互に独立に実行す
る。
端末11a、12a〜14aは、プラントの現場等において水
槽の水位、炉の温度等を検知してアナログデータを出力
する。
槽の水位、炉の温度等を検知してアナログデータを出力
する。
データ集信装置1aは、端末11a、12a〜14aからのアナ
ログデータを一定周期で走査してサンプリングし、A/D
変換して後述するDMAC3aに順次、転送する。
ログデータを一定周期で走査してサンプリングし、A/D
変換して後述するDMAC3aに順次、転送する。
DMAコントローラ（以下DMACという）3aは、データの
転送アドレスを保持するアドレスレジスタ（以下DAとい
う）31等の図示省略する制御レジスタを有し、CPU9aか
ら入出力コマンドを受領し、データ転送開始アドレスを
含む制御情報を受け取ってDA31等の制御レジスタにセッ
トすることにより入出力動作を開始する。データ集信装
置1aからデータを受信するごとに、そのデータ及びDA31
の内容を夫々、システムバスのデータバス及びアドレス
バスに出力してDMA転送を行い、次のデータに備えてDA3
1に１を加算して更新する。
転送アドレスを保持するアドレスレジスタ（以下DAとい
う）31等の図示省略する制御レジスタを有し、CPU9aか
ら入出力コマンドを受領し、データ転送開始アドレスを
含む制御情報を受け取ってDA31等の制御レジスタにセッ
トすることにより入出力動作を開始する。データ集信装
置1aからデータを受信するごとに、そのデータ及びDA31
の内容を夫々、システムバスのデータバス及びアドレス
バスに出力してDMA転送を行い、次のデータに備えてDA3
1に１を加算して更新する。
主メモリ8aの入力バッファ80は、データ集信装置1aか
らDMAC3aによりDMA転送されたデータを格納する。
らDMAC3aによりDMA転送されたデータを格納する。
出力バッファ81、82〜84は、夫々、プロセッサ21a、2
2a〜24aに対応して備えられ、CPU9aは入力バッファ80に
転送されたデータを各プロセッサに対応するバッファへ
移動して分配する。
2a〜24aに対応して備えられ、CPU9aは入力バッファ80に
転送されたデータを各プロセッサに対応するバッファへ
移動して分配する。
従って、CPU9aは入力コマンドを発行し、DMAC3aは
コマンドに基いて、データ集信装置1aにより集信された
端末11a、12a〜14aからの直列データを入力バッファ80
へDMA転送し、入力バッファ80の内容を各プロセッサ
に対応する出力バッファ81、82〜84に移動して分配し、
図示省略する別のDMACに出力コマンドを発行して、出
力バッファ81、82〜84のデータを各プロセッサ内のデー
タ領域にDMA転送するように構成されている。
コマンドに基いて、データ集信装置1aにより集信された
端末11a、12a〜14aからの直列データを入力バッファ80
へDMA転送し、入力バッファ80の内容を各プロセッサ
に対応する出力バッファ81、82〜84に移動して分配し、
図示省略する別のDMACに出力コマンドを発行して、出
力バッファ81、82〜84のデータを各プロセッサ内のデー
タ領域にDMA転送するように構成されている。
上記のように従来方法によると、２段階にわたるDMA
転送に伴う入出力制御、入出力バッファ間の移動等のCP
U9aへの負荷によりシステムの処理能力を低下させると
共に、データをプロセッサに伝達するのに時間が掛かる
ので処理が遅延するという問題点があった。
転送に伴う入出力制御、入出力バッファ間の移動等のCP
U9aへの負荷によりシステムの処理能力を低下させると
共に、データをプロセッサに伝達するのに時間が掛かる
ので処理が遅延するという問題点があった。
本発明は、複数のデータ源からの直列データをデータ
源に対応する記憶領域へ効率よく分離して格納すること
ができるDMA方式のデータ転送制御方式を提供すること
を目的とする。
源に対応する記憶領域へ効率よく分離して格納すること
ができるDMA方式のデータ転送制御方式を提供すること
を目的とする。
第１図は本発明の原理ブロック図を示す。
図において、 11、12は複数のデータ源、 21、22は複数のデータ源11、12に対応する記憶領域、 ３はダイレクトメモリアクセスによるデータ転送を制
御する装置、 ４は記憶領域21、22内のアドレスを指定するとビット
を最下位桁に、データ源11、12を指定するビットをその
上位桁に配置してダイレクトメモリアクセスのアドレス
を指定する手段である。
御する装置、 ４は記憶領域21、22内のアドレスを指定するとビット
を最下位桁に、データ源11、12を指定するビットをその
上位桁に配置してダイレクトメモリアクセスのアドレス
を指定する手段である。
従って、複数のデータ源11、12から所定量単位で直列
に入力されるデータを１つのチャネルを通して記憶領域
21、22に分離して格納するように構成されている。
に入力されるデータを１つのチャネルを通して記憶領域
21、22に分離して格納するように構成されている。
本発明によれば、アドレス指定手段４は記憶領域21、
22内のアドレスを指定するビットを最下位桁に、データ
源11、12を指定するビットをその上位桁に配置してデー
タ転送のアドレスを指定するので、データ転送制御装置
３は複数のデータ源11、12からの直列データを１つのチ
ャネルを通して記憶領域21、22にダイレクトメモリアク
セス転送により分離して格納することができる。
22内のアドレスを指定するビットを最下位桁に、データ
源11、12を指定するビットをその上位桁に配置してデー
タ転送のアドレスを指定するので、データ転送制御装置
３は複数のデータ源11、12からの直列データを１つのチ
ャネルを通して記憶領域21、22にダイレクトメモリアク
セス転送により分離して格納することができる。
以下、本発明の実施例を第２図及び第３図を参照して
説明する。全図を通じて同一符号は同一対象物を示す。
第２図で第１図に対応するものは一点鎖線で囲んであ
る。
説明する。全図を通じて同一符号は同一対象物を示す。
第２図で第１図に対応するものは一点鎖線で囲んであ
る。
第２図において、 DMAC3bは、従来例で説明したDMAC3aに加えて後述する
変換部4bを備える。
変換部4bを備える。
変換部4bは、DA31のアドレスデータを第３図に示すよ
うに変換してアドレスバス（例えば16ビット）に出力す
る。ここにｎはプロセッサの数、ｌは１つのプロセッサ
に割当られたデータ領域のオフセットアドレスを指定す
るビットの数を示す。例えば、ｎ＝４、データ領域の容
量を64バイトとすると、図（ｂ）に示す変換が行われて
各プロセッサのデータ領域の先頭アドレスは夫々、アド
レスバス16ビットで指定されるアドレス空間の16進××
00、××40、××80、××C0（××はシステムによって
任意に設定可能なアドレス）となる。
うに変換してアドレスバス（例えば16ビット）に出力す
る。ここにｎはプロセッサの数、ｌは１つのプロセッサ
に割当られたデータ領域のオフセットアドレスを指定す
るビットの数を示す。例えば、ｎ＝４、データ領域の容
量を64バイトとすると、図（ｂ）に示す変換が行われて
各プロセッサのデータ領域の先頭アドレスは夫々、アド
レスバス16ビットで指定されるアドレス空間の16進××
00、××40、××80、××C0（××はシステムによって
任意に設定可能なアドレス）となる。
従って、CPU9bは１つの入力コマンドをDMAC3bに発行
することにより、集信装置1aにより集信された端末11
a、12a〜14aからの直列データ、、・・・は、DMA
C3bの変換部4bによるアドレス変換によってDMA転送の過
程で分離され、別のDMACを要することなく、図（ａ）に
示すように直接、各プロセッサのデータ領域に分配され
て格納されるように構成されている。
することにより、集信装置1aにより集信された端末11
a、12a〜14aからの直列データ、、・・・は、DMA
C3bの変換部4bによるアドレス変換によってDMA転送の過
程で分離され、別のDMACを要することなく、図（ａ）に
示すように直接、各プロセッサのデータ領域に分配され
て格納されるように構成されている。
本実施例においては、各プロセッサのデータ領域はプ
ロセッサに内蔵されたメモリ上に存在する例について説
明したが、主メモリ上に設けられた領域であってもよ
い。
ロセッサに内蔵されたメモリ上に存在する例について説
明したが、主メモリ上に設けられた領域であってもよ
い。
本実施例では、直列データの入力について説明した
が、本発明はデータの出力についても全く同様に適用さ
れることは言うまでもない。
が、本発明はデータの出力についても全く同様に適用さ
れることは言うまでもない。
以上説明したように本発明によれば、CPU9bは１つの
入力コマンドを発行することにより複数のデータ源から
の直列データがDMA転送の過程で分離されて各プロセッ
サのデータ領域に分配され、またCPU9bは入出力バッフ
ァ間の移動等の処理を必要としないので、システムの処
理能力が増大すると共に発生するデータを迅速に処理す
ることができ、かつシステムの価格を減少するという効
果がある。
入力コマンドを発行することにより複数のデータ源から
の直列データがDMA転送の過程で分離されて各プロセッ
サのデータ領域に分配され、またCPU9bは入出力バッフ
ァ間の移動等の処理を必要としないので、システムの処
理能力が増大すると共に発生するデータを迅速に処理す
ることができ、かつシステムの価格を減少するという効
果がある。
第１図は本発明の原理ブロック図、 第２図は本発明の実施例を示すブロック図、 第３図は変換部構成例図、 第４図は従来例を示すブロック図である。 図において、 11、12はデータ源、11a〜14aは端末、21、22は記憶領
域、21a〜24a、21b〜24bはプロセッサ、３は転送制御装
置、3a、3bはDMAコントローラ（DMAC）、31はアドレス
レジスタ（DA）、４はアドレス指定手段、4bは変換部、
8a、8bは主メモリ、80は入力バッファ、81、82、83は出
力バッファ、9aは中央処理装置（CPU） を示す。
域、21a〜24a、21b〜24bはプロセッサ、３は転送制御装
置、3a、3bはDMAコントローラ（DMAC）、31はアドレス
レジスタ（DA）、４はアドレス指定手段、4bは変換部、
8a、8bは主メモリ、80は入力バッファ、81、82、83は出
力バッファ、9aは中央処理装置（CPU） を示す。
Claims (1)
- 【請求項１】複数のデータ源（11、12）から所定量単位
で直列に入力されるデータをダイレクトメモリアクセス
によるデータ転送を制御する装置（３）の制御により該
データ源に対応する記憶領域（21、22）に格納するシス
テムにおいて、 前記データ転送が開始されるに先立って前記記憶領域
（21、22）の先頭アドレスを記憶し、所定量単位のデー
タが転送されたときその記憶内容を更新するデータアド
レス記憶手段を有し、該記憶手段に記憶されたアドレス
ビットの該記憶領域（21、22）内のアドレスを指定する
ビットを最下位桁に、該データ源（11、12）を指定する
ビットをその上位桁に配置してダイレクトメモリアクセ
スのアドレスを指定する手段（４）を設け、 前記直列に入力されるデータを１つのチャネルを通して
前記記憶領域（21、22）に分離して格納することを特徴
とするデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211110A JP2509985B2 (ja) | 1988-08-25 | 1988-08-25 | デ―タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211110A JP2509985B2 (ja) | 1988-08-25 | 1988-08-25 | デ―タ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0259850A JPH0259850A (ja) | 1990-02-28 |
| JP2509985B2 true JP2509985B2 (ja) | 1996-06-26 |
Family
ID=16600575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63211110A Expired - Lifetime JP2509985B2 (ja) | 1988-08-25 | 1988-08-25 | デ―タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2509985B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589969B2 (ja) * | 1976-05-14 | 1983-02-23 | 日立造船株式会社 | 直接デ−タ転送におけるアドレス制御回路 |
-
1988
- 1988-08-25 JP JP63211110A patent/JP2509985B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0259850A (ja) | 1990-02-28 |
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