JPS63296161A - 仮想共通記憶装置制御方式 - Google Patents
仮想共通記憶装置制御方式Info
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- JPS63296161A JPS63296161A JP62132119A JP13211987A JPS63296161A JP S63296161 A JPS63296161 A JP S63296161A JP 62132119 A JP62132119 A JP 62132119A JP 13211987 A JP13211987 A JP 13211987A JP S63296161 A JPS63296161 A JP S63296161A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 6
- 239000000126 substance Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000012423 maintenance Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は蓄積プログラム制御の電子交換システムに関し
、特に窮極の縮退形としてのシングルプロセッサ制御シ
ステム構成をとりうるマルチプロセッサ制御システムに
ついて、共通記憶装置を有するマルチプロセッサ制御方
式で動作するソフトウェアを、共通記憶装置を有しない
シングルプロセッサシステムにおいても動作可能とさせ
る制御方式位関する。
、特に窮極の縮退形としてのシングルプロセッサ制御シ
ステム構成をとりうるマルチプロセッサ制御システムに
ついて、共通記憶装置を有するマルチプロセッサ制御方
式で動作するソフトウェアを、共通記憶装置を有しない
シングルプロセッサシステムにおいても動作可能とさせ
る制御方式位関する。
従来、蓄積プログラム制御方式の電子交換システムにお
けるシングルプロセッサ制御システム用のソフトウェア
と、マルチプロセッサ制御用システム用のソフトエラエ
アでは記憶装置内のアドレス管理を独立して管理する必
要があり、それぞれのシステム上で動作するソフトウェ
アロードモジュールは別個に作成し、維持管理される必
要があった。
けるシングルプロセッサ制御システム用のソフトウェア
と、マルチプロセッサ制御用システム用のソフトエラエ
アでは記憶装置内のアドレス管理を独立して管理する必
要があり、それぞれのシステム上で動作するソフトウェ
アロードモジュールは別個に作成し、維持管理される必
要があった。
上述した従来のシングルプロセッサ制御システムのソフ
トウェアと、マルチプロセッサ制御システムのソフトウ
ェアは、それぞれ別個のロードモジュールとして管理し
ているので、ソフトウエアファイル維持管理及び、プロ
グラムリストの出力、更にソフトウェアの変更にともな
う保守管理を、それぞれ行なうという欠点がある。
トウェアと、マルチプロセッサ制御システムのソフトウ
ェアは、それぞれ別個のロードモジュールとして管理し
ているので、ソフトウエアファイル維持管理及び、プロ
グラムリストの出力、更にソフトウェアの変更にともな
う保守管理を、それぞれ行なうという欠点がある。
本発明の仮想共通記憶装置制御方式は、共通記憶装置の
アドレス情報をプロセッサ内主記憶装置の個室アドレス
にマツピングさせ動作させる。つまり、シングルプロセ
ッサ制御システムでは共通記憶装置を有しないが、その
共通記憶装置に対するアドレス情報を仮想記憶装置化さ
せる。共通記憶装置に収容されるべくソフトウェアの実
体は主記憶装置内に置く為に、共通記憶装置のアドレス
情報を主記憶装置内アドレス情報へ変換する仮想共通記
憶変換回路を有している。
アドレス情報をプロセッサ内主記憶装置の個室アドレス
にマツピングさせ動作させる。つまり、シングルプロセ
ッサ制御システムでは共通記憶装置を有しないが、その
共通記憶装置に対するアドレス情報を仮想記憶装置化さ
せる。共通記憶装置に収容されるべくソフトウェアの実
体は主記憶装置内に置く為に、共通記憶装置のアドレス
情報を主記憶装置内アドレス情報へ変換する仮想共通記
憶変換回路を有している。
次に本発明について図面を用いて説明する。
第１図は本発明のシングルプロセッサ制御方式の電子交
換システムにおける仮想共通記憶装置制御方式の一実施
例を示すブロック図である。第２図は本発明で用いられ
るアドレス情報のビット構成の一例を示す図である。第
３図（ａ）は、本発明のマルチプロセッサ制御システム
における共通記憶の位置を示す図、第３図（ｂ）はシン
グルプロセッサ制御システムの仮想共通記憶の位置を示
す図である。先づ共通記憶装置について第３図を用いて
説明する。同図（ａ）に示すようにマルチプロセッサ制
御システムにおいては、共通記憶装置５に対して複数の
プロセッサ１−１．１−２よりそれぞれアクセスするこ
とを可能にしている。
換システムにおける仮想共通記憶装置制御方式の一実施
例を示すブロック図である。第２図は本発明で用いられ
るアドレス情報のビット構成の一例を示す図である。第
３図（ａ）は、本発明のマルチプロセッサ制御システム
における共通記憶の位置を示す図、第３図（ｂ）はシン
グルプロセッサ制御システムの仮想共通記憶の位置を示
す図である。先づ共通記憶装置について第３図を用いて
説明する。同図（ａ）に示すようにマルチプロセッサ制
御システムにおいては、共通記憶装置５に対して複数の
プロセッサ１−１．１−２よりそれぞれアクセスするこ
とを可能にしている。
しかし、従来のシングルプロセッサ制御方式においては
同図（ａ）に示す共通記憶装置５に相当するものが存在
しないためマルチプロセッサ制御方式で使用されるソフ
トウェアをそのまま利用することが出来なかった。しか
し、同図（ｂ）に示すようにこの共通記憶装置に相当す
る記憶装置をシグルプロセッサが扱う主記憶装置２上に
配置し、これを仮想共通記憶装置４とするとともに、共
通記憶装置へアクセスするアドレス情報が発生したとき
、この仮想共通記憶装置４ヘアクセスするようにアドレ
ス情報を変換することによりマルチプロセッサ制御方式
で扱うソフトウェアで動作できるようにしている。
同図（ａ）に示す共通記憶装置５に相当するものが存在
しないためマルチプロセッサ制御方式で使用されるソフ
トウェアをそのまま利用することが出来なかった。しか
し、同図（ｂ）に示すようにこの共通記憶装置に相当す
る記憶装置をシグルプロセッサが扱う主記憶装置２上に
配置し、これを仮想共通記憶装置４とするとともに、共
通記憶装置へアクセスするアドレス情報が発生したとき
、この仮想共通記憶装置４ヘアクセスするようにアドレ
ス情報を変換することによりマルチプロセッサ制御方式
で扱うソフトウェアで動作できるようにしている。
次に第１図、第２図を用いてより具体的に説明する。シ
ングルプロセッサ１より出力されるアドレス情報は第２
図で示すように、３２ビツトを１語とするアドレス情報
内の２６ビツト目に共通記憶装置識別ビットを持ちこの
２６ビツト目のデータ値が共通記憶装置を示すとき、仮
想共通記憶変換回路３は２２ビツト目の主記憶装置内ア
ドレス変換ビットのデータ値を反転させる事で主記憶装
置内アドレスに対応させる。つまり２６ビツト目のデー
タ値がパ１”を示す場合、１６進数でアドレス情報を表
現すれば４００００００でありこれが共通記憶装置内の
アドレスを示している。主記憶装置内のアドレス情報を
２６ビツト長とし、２２ビツト目のデータ値を反転させ
ると４０００００となり、主記憶装置２内のアドレスと
対応させる事が出来るようにしている。このように変換
することにより主記憶装置２上に予め配置した仮想共通
記憶装置４ヘアクセスできるようにしている。なお、２
６ビツト目のデータ値が“′０”を示す場合は通常のア
ドレス情報であるので通常の主記憶装置へのアクセフと
する。
ングルプロセッサ１より出力されるアドレス情報は第２
図で示すように、３２ビツトを１語とするアドレス情報
内の２６ビツト目に共通記憶装置識別ビットを持ちこの
２６ビツト目のデータ値が共通記憶装置を示すとき、仮
想共通記憶変換回路３は２２ビツト目の主記憶装置内ア
ドレス変換ビットのデータ値を反転させる事で主記憶装
置内アドレスに対応させる。つまり２６ビツト目のデー
タ値がパ１”を示す場合、１６進数でアドレス情報を表
現すれば４００００００でありこれが共通記憶装置内の
アドレスを示している。主記憶装置内のアドレス情報を
２６ビツト長とし、２２ビツト目のデータ値を反転させ
ると４０００００となり、主記憶装置２内のアドレスと
対応させる事が出来るようにしている。このように変換
することにより主記憶装置２上に予め配置した仮想共通
記憶装置４ヘアクセスできるようにしている。なお、２
６ビツト目のデータ値が“′０”を示す場合は通常のア
ドレス情報であるので通常の主記憶装置へのアクセフと
する。
以上説明したように本発明はシングルプロセッサ制御シ
ステムを仮想共通記憶装置制御方式を行なう事により、
マルチプロセッサ制御システムとシングルプロセッサ制
御システムとで同一ソフトウェアロードモジュールを動
作させることができ、ソフトウェアの生産性と保守性の
向上ができる効果がある。
ステムを仮想共通記憶装置制御方式を行なう事により、
マルチプロセッサ制御システムとシングルプロセッサ制
御システムとで同一ソフトウェアロードモジュールを動
作させることができ、ソフトウェアの生産性と保守性の
向上ができる効果がある。
第１図は本発明のシングルプロセッサ制御方式の電子交
換システムにおける仮想共通記憶装置制御方式の一実施
例を示すブロック図である。第２図は本発明で用いられ
るアドレス情報のビット構成の一例を示す図である。第
３図（ａ）は、本発明のマルチプロセッサ制御システム
における共通記憶の位置を示す図、第３図（ｂ）はシン
グルプロセッサ制御システムの仮想共通記憶の位置を示
す図である。 図において、１．１−１．１−２はプロセッサ、２．２
−１．２−２は主記憶装置、３は仮想共通記憶変換回路
、４は仮想共通記憶装置。 ｙｚ図
換システムにおける仮想共通記憶装置制御方式の一実施
例を示すブロック図である。第２図は本発明で用いられ
るアドレス情報のビット構成の一例を示す図である。第
３図（ａ）は、本発明のマルチプロセッサ制御システム
における共通記憶の位置を示す図、第３図（ｂ）はシン
グルプロセッサ制御システムの仮想共通記憶の位置を示
す図である。 図において、１．１−１．１−２はプロセッサ、２．２
−１．２−２は主記憶装置、３は仮想共通記憶変換回路
、４は仮想共通記憶装置。 ｙｚ図
Claims (1)
- 共通記憶装置を有しないシングルプロセッサ制御方式の
電子交換システムにおける仮想共通記憶装置制御方式に
おいて、前記シングルプロセッサ制御方式の電子交換シ
ステム内に、入力されたアドレス情報の予め定めたビッ
ト目の値に従って前記アドレス情報を主記憶装置上に予
め設定した前記共通記憶装置に対応する仮想共通記憶装
置のアドレスに変換する仮想共通記憶変換回路を設けた
ことを特徴とする仮想共通記憶装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132119A JPS63296161A (ja) | 1987-05-27 | 1987-05-27 | 仮想共通記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132119A JPS63296161A (ja) | 1987-05-27 | 1987-05-27 | 仮想共通記憶装置制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63296161A true JPS63296161A (ja) | 1988-12-02 |
Family
ID=15073855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62132119A Pending JPS63296161A (ja) | 1987-05-27 | 1987-05-27 | 仮想共通記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63296161A (ja) |
-
1987
- 1987-05-27 JP JP62132119A patent/JPS63296161A/ja active Pending
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