JP2508510B2 - 位相補正回路 - Google Patents
位相補正回路Info
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Description
【発明の詳細な説明】 以下の順序で本発明を説明する。
Ａ産業上の利用分野 Ｂ発明の概要 Ｃ従来の技術 Ｄ発明が解決しようとする問題点 Ｅ問題点を解決するための手段（第１図） Ｆ作用（第１図） Ｇ実施例（第１図〜第11図） Ｈ発明の効果 Ａ産業上の利用分野 本発明は位相補正回路に関し、例えばビデオ信号を切
り換えるスイツチヤに適用して好適なものである。
り換えるスイツチヤに適用して好適なものである。
Ｂ発明の概要 本発明は複数のメモリ回路に入力信号を構成する情報
を順次書込んでいくと同時に書込まれた情報を基準信号
のタイミングで読み出して行くことにより、入力信号の
位相を基準信号の位相に合わせるようにした位相補正回
路において、書込み又は読出しするメモリ回路のアドレ
ス情報とその直前に読出し又は書込みしたメモリ回路の
アドレス情報とが一致したとき、メモリ回路を所定の数
だけ飛び越して情報を書き込むことにより、メモリ回路
の数が少ない場合でも同一のメモリ回路に対して読出し
と書込みが同時に行なわれることを未然に防止すること
ができる Ｃ従来の技術 従来ビデオ信号の切り換えに用いるスイツチヤにおい
ては、ビデオ信号の垂直ブランキング期間の間でビデオ
信号を切り換えると共に、予め位相の合つたビデオ信号
を入力することによりビデオ信号を切り換えた際の再生
映像の乱れを少なくするようになされている。
を順次書込んでいくと同時に書込まれた情報を基準信号
のタイミングで読み出して行くことにより、入力信号の
位相を基準信号の位相に合わせるようにした位相補正回
路において、書込み又は読出しするメモリ回路のアドレ
ス情報とその直前に読出し又は書込みしたメモリ回路の
アドレス情報とが一致したとき、メモリ回路を所定の数
だけ飛び越して情報を書き込むことにより、メモリ回路
の数が少ない場合でも同一のメモリ回路に対して読出し
と書込みが同時に行なわれることを未然に防止すること
ができる Ｃ従来の技術 従来ビデオ信号の切り換えに用いるスイツチヤにおい
ては、ビデオ信号の垂直ブランキング期間の間でビデオ
信号を切り換えると共に、予め位相の合つたビデオ信号
を入力することによりビデオ信号を切り換えた際の再生
映像の乱れを少なくするようになされている。
このためビデオテープレコーダ（VTR）及びビデオカ
メラ等の電子機器は所定の基準同期信号に対してビデオ
信号の水平同期信号及びサブキヤリア信号の位相を所定
の値に設定する水平同期信号及びサブキヤリア信号の位
相調整回路を備えている。
メラ等の電子機器は所定の基準同期信号に対してビデオ
信号の水平同期信号及びサブキヤリア信号の位相を所定
の値に設定する水平同期信号及びサブキヤリア信号の位
相調整回路を備えている。
そして各電子機器に同一の基準信号を供給し、各電子
機器においてビデオ信号の位相調整を行うことにより、
予め位相の合つたビデオ信号を得るようになされてい
る。
機器においてビデオ信号の位相調整を行うことにより、
予め位相の合つたビデオ信号を得るようになされてい
る。
Ｄ発明が解決しようとする問題点 ところが、このように各電子機器で位相の調整を行つ
ても、この調整作業のばらつきや、変動等によつてスイ
ツチヤに入力されるビデオ信号に位相差を生じるという
問題があつた。
ても、この調整作業のばらつきや、変動等によつてスイ
ツチヤに入力されるビデオ信号に位相差を生じるという
問題があつた。
この問題を解決するためには、VTRに適用する時間軸
補正装置（TBC）のように、入力された各ビデオ信号を
各ビデオ信号のタイミングで例えば各画像メモリに記録
すると同時に一つの基準信号のタイミングで、これを読
出すようにすれば位相の合つたビデオ信号を得ることが
できる。
補正装置（TBC）のように、入力された各ビデオ信号を
各ビデオ信号のタイミングで例えば各画像メモリに記録
すると同時に一つの基準信号のタイミングで、これを読
出すようにすれば位相の合つたビデオ信号を得ることが
できる。
しかしスイツチヤにこのような時間軸補正装置を設け
ると、スイツチヤの構成が全体として煩雑になつてしま
うという問題があつた。
ると、スイツチヤの構成が全体として煩雑になつてしま
うという問題があつた。
この問題を解決するために、TBCが主にVTRを接続対象
として、VTRのジツタによるビデオ信号の大きな時間軸
変動に対応するために容量の大きな例えば画像メモリを
用いる必要があるのに対し、スイツチヤにおいてはこれ
より時間変動の小さい位相変化を補正することを目的と
していることに注目して、画像メモリに代えて数クロツ
ク分の小容量のメモリ回路で構成される位相補正回路を
スイツチヤに設ける方法が考えられる。
として、VTRのジツタによるビデオ信号の大きな時間軸
変動に対応するために容量の大きな例えば画像メモリを
用いる必要があるのに対し、スイツチヤにおいてはこれ
より時間変動の小さい位相変化を補正することを目的と
していることに注目して、画像メモリに代えて数クロツ
ク分の小容量のメモリ回路で構成される位相補正回路を
スイツチヤに設ける方法が考えられる。
ところがメモリ回路の数が少ないことから例えばVTR
から大きな時間軸変動を生じたビデオ信号が入力した場
合、読出しのタイミングと書込みのタイミングが大きく
ずれ、その結果同一のメモリ回路に対する読出しと書込
みを同時に行つてしまう問題がある。
から大きな時間軸変動を生じたビデオ信号が入力した場
合、読出しのタイミングと書込みのタイミングが大きく
ずれ、その結果同一のメモリ回路に対する読出しと書込
みを同時に行つてしまう問題がある。
この場合、当該メモリ回路の誤動作を招き、甚しい場
合は、回路部品が破損するおそれがある。
合は、回路部品が破損するおそれがある。
本発明は以上の点を考慮してなされたものでビデオ信
号に大きな時間軸変動が生じても、同一のメモリ回路に
対して読出しと書込みが同時に行なわれない、メモリ回
路の数の少い簡易な構成の位相補正回路を提案しようと
するものである。
号に大きな時間軸変動が生じても、同一のメモリ回路に
対して読出しと書込みが同時に行なわれない、メモリ回
路の数の少い簡易な構成の位相補正回路を提案しようと
するものである。
Ｅ問題点を解決するための手段 かかる問題点を解決するため本発明においては、複数
のメモリ回路を所定の順序で選択して入力信号を構成す
る情報を入力信号に基づいたタイミングで書き込むと同
時に、情報が書き込まれたメモリ回路を所定の順序で選
択して所定の基準信号に基づいたタイミングで読み出す
ことにより、入力信号の位相を基準信号の位相に合わせ
るようにした位相補正回路において、読出しのために選
択されたメモリ回路のアドレス情報が入力されて、この
アドレス情報を所定時間分だけ遅延させた第１のアドレ
ス情報を出力する第１のラツチ回路と、第１のアドレス
情報と書込みのために選択されたメモリ回路のアドレス
情報とが入力されて、入力された２つのアドレス情報に
ついての第１の比較情報を出力する第１の比較手段と、
書込みのために選択されたメモリ回路のアドレス情報が
入力されて、このアドレス情報を所定時間分だけ遅延さ
せた第２のアドレス情報を出力する第２のラツチ回路
と、第２のアドレス情報と読出しのために選択されたメ
モリ回路のアドレス情報とが入力されて、入力された２
つのアドレス情報についての第２の比較情報を出力する
第２の比較手段とを有し、第１及び第２の比較情報をメ
モリ回路の選択を切り換えるタイミングで取り込むよう
になされた比較回路部を備え、比較回路部において取り
込まれた第１及び第２の比較情報に基づいて、読出し又
は書込みのために選択されたメモリ回路のアドレス情報
と第１又は第２のアドレス情報がそれぞれ一致したとき
に、メモリ回路を所定の数だけ飛び越して入力信号の情
報を書き込むようにする。
のメモリ回路を所定の順序で選択して入力信号を構成す
る情報を入力信号に基づいたタイミングで書き込むと同
時に、情報が書き込まれたメモリ回路を所定の順序で選
択して所定の基準信号に基づいたタイミングで読み出す
ことにより、入力信号の位相を基準信号の位相に合わせ
るようにした位相補正回路において、読出しのために選
択されたメモリ回路のアドレス情報が入力されて、この
アドレス情報を所定時間分だけ遅延させた第１のアドレ
ス情報を出力する第１のラツチ回路と、第１のアドレス
情報と書込みのために選択されたメモリ回路のアドレス
情報とが入力されて、入力された２つのアドレス情報に
ついての第１の比較情報を出力する第１の比較手段と、
書込みのために選択されたメモリ回路のアドレス情報が
入力されて、このアドレス情報を所定時間分だけ遅延さ
せた第２のアドレス情報を出力する第２のラツチ回路
と、第２のアドレス情報と読出しのために選択されたメ
モリ回路のアドレス情報とが入力されて、入力された２
つのアドレス情報についての第２の比較情報を出力する
第２の比較手段とを有し、第１及び第２の比較情報をメ
モリ回路の選択を切り換えるタイミングで取り込むよう
になされた比較回路部を備え、比較回路部において取り
込まれた第１及び第２の比較情報に基づいて、読出し又
は書込みのために選択されたメモリ回路のアドレス情報
と第１又は第２のアドレス情報がそれぞれ一致したとき
に、メモリ回路を所定の数だけ飛び越して入力信号の情
報を書き込むようにする。
Ｆ作用 書込み又は読出しのために選択されたメモリ回路のア
ドレス情報と、その所定時間分だけ前に読出し又は書込
みするために選択されたメモリ回路の第２又は第１のア
ドレス情報とが一致するか否かを判断することによつて
同一のメモリ回路を同時に書込み及び読出しする直前の
段階で、同時に書込み及び読出しすることを検出するこ
とができる。そして、第１及び第２の比較情報に基づい
て読出し又は書込みのために選択されたメモリ回路のア
ドレス情報と第１又は第２のアドレス情報がそれぞれ一
致したときに、メモリ回路を所定の数だけ飛び越して書
き込むようにしたので、同一のメモリ回路に対して読出
しと書込みが同時に行われることを未然に防止すること
ができる。
ドレス情報と、その所定時間分だけ前に読出し又は書込
みするために選択されたメモリ回路の第２又は第１のア
ドレス情報とが一致するか否かを判断することによつて
同一のメモリ回路を同時に書込み及び読出しする直前の
段階で、同時に書込み及び読出しすることを検出するこ
とができる。そして、第１及び第２の比較情報に基づい
て読出し又は書込みのために選択されたメモリ回路のア
ドレス情報と第１又は第２のアドレス情報がそれぞれ一
致したときに、メモリ回路を所定の数だけ飛び越して書
き込むようにしたので、同一のメモリ回路に対して読出
しと書込みが同時に行われることを未然に防止すること
ができる。
Ｇ実施例 以下図面と共に、本発明の一実施例について詳述す
る。
る。
第２図において１は本発明による位相補正回路を用い
たスイツチヤを示し、基準同期信号RSYNCを介して同期
結合した例えばVTR2及び３、ビデオカメラ４から出力さ
れるビデオ信号VD1、VD2、VD3……VDNをそれぞれ位相補
正回路5A、5B、5C……5Xに受ける。因に、このときアナ
ログ信号で構成されたコンポジツトビデオ信号は、アナ
ログ／デイジタル変換回路6A、6B、6C……6Xを介してデ
イジタル信号で構成されたデイジタルビデオ信号に変換
された後、位相補正回路5A、5B、5C……5Xに入力され
る。
たスイツチヤを示し、基準同期信号RSYNCを介して同期
結合した例えばVTR2及び３、ビデオカメラ４から出力さ
れるビデオ信号VD1、VD2、VD3……VDNをそれぞれ位相補
正回路5A、5B、5C……5Xに受ける。因に、このときアナ
ログ信号で構成されたコンポジツトビデオ信号は、アナ
ログ／デイジタル変換回路6A、6B、6C……6Xを介してデ
イジタル信号で構成されたデイジタルビデオ信号に変換
された後、位相補正回路5A、5B、5C……5Xに入力され
る。
位相補正回路5A、5B、5C……5Xは、基準信号として外
部から供給される基準同期信号RSYNCに基づいてクロツ
ク信号発生回路７において合成された基準クロツク信号
RCK（１クロツク周期が例えば70〔nsec〕でなる）を受
け、基準同期信号RSYNCに位相の合つたビデオ信号VDS
1、VDS2、VDS3……VDSNを切換回路８に出力する。
部から供給される基準同期信号RSYNCに基づいてクロツ
ク信号発生回路７において合成された基準クロツク信号
RCK（１クロツク周期が例えば70〔nsec〕でなる）を受
け、基準同期信号RSYNCに位相の合つたビデオ信号VDS
1、VDS2、VDS3……VDSNを切換回路８に出力する。
切換回路８は、マトリツクス方式の選択回路で構成さ
れ、ビデオ信号VDS1、VDS2、VDS3……VDSNを各入力線WI
1、WI2、WI3……WINに受けると共に、各出力線WO1、W
O2、WO3……WOMを出力回路9A、9B……9Xに接続する。
れ、ビデオ信号VDS1、VDS2、VDS3……VDSNを各入力線WI
1、WI2、WI3……WINに受けると共に、各出力線WO1、W
O2、WO3……WOMを出力回路9A、9B……9Xに接続する。
従つて例えば接続をクロスポイントX1-2からX2-2に切
り換えることにより、出力回路9Bを介して出力信号をビ
デオ信号VDS1からVDS2に切り換えて出力することができ
る。
り換えることにより、出力回路9Bを介して出力信号をビ
デオ信号VDS1からVDS2に切り換えて出力することができ
る。
因に、出力回路9A、9B……9Xは、デイジタル／アナロ
グ変換回路（図示せず）を具え、必要に応じて切換回路
８を介して得られるデイジタルビデオ信号をアナログ信
号で構成されるコンポジツトビデオ信号に変換すること
ができる。
グ変換回路（図示せず）を具え、必要に応じて切換回路
８を介して得られるデイジタルビデオ信号をアナログ信
号で構成されるコンポジツトビデオ信号に変換すること
ができる。
この実施例の場合、第１図に示すように、各位相補正
回路5A、5B、5C……5XはTBC部10及び比較回路部11で構
成され、例えば８ビツトのビデオ情報D1、D2……の連続
で構成されるデイジタルビデオ信号VDをTBC部10に受
け、基準同期信号RSYNCに位相を合わせて出力する。
回路5A、5B、5C……5XはTBC部10及び比較回路部11で構
成され、例えば８ビツトのビデオ情報D1、D2……の連続
で構成されるデイジタルビデオ信号VDをTBC部10に受
け、基準同期信号RSYNCに位相を合わせて出力する。
このためTBC部10は、例えば８ビツトのフリツプフロ
ツプ回路で各々構成された８個のメモリ回路13A、13B…
…13Hを備え、ビデオ信号D1、D2……（第３図（Ａ））
を当該ビデオ信号VDの同期信号WSYNCに基づいて形成さ
れた書込みクロツク信号WCK（第３図（Ｂ））のタイミ
ングで、所定のメモリ回路13Aから開始して順次メモリ
回路13A〜13Hに循環して記録する（第３図（Ｃ））。同
時にメモリ回路13A〜13Hに記録されたビデオ情報D1、D2
……を基準同期信号RSYNCに基づいて形成された基準ク
ロツク信号RCK（第３図（Ｄ））のタイミングで読出し
て出力する（第３図（Ｅ））。
ツプ回路で各々構成された８個のメモリ回路13A、13B…
…13Hを備え、ビデオ信号D1、D2……（第３図（Ａ））
を当該ビデオ信号VDの同期信号WSYNCに基づいて形成さ
れた書込みクロツク信号WCK（第３図（Ｂ））のタイミ
ングで、所定のメモリ回路13Aから開始して順次メモリ
回路13A〜13Hに循環して記録する（第３図（Ｃ））。同
時にメモリ回路13A〜13Hに記録されたビデオ情報D1、D2
……を基準同期信号RSYNCに基づいて形成された基準ク
ロツク信号RCK（第３図（Ｄ））のタイミングで読出し
て出力する（第３図（Ｅ））。
このためTBC部10においては、入力されたビデオ信号V
Dの同期信号WSYNCをクロツク信号発生回路14に受け、書
込みクロツク信号WCKを形成する。
Dの同期信号WSYNCをクロツク信号発生回路14に受け、書
込みクロツク信号WCKを形成する。
アドレスレジスタ回路15は書込みクロツク信号WCK及
び同期信号WSYNCを受け、書込みクロツク信号WCKのタイ
ミングで例えば同期信号WSYNCの立ち下りのタイミング
で出力される情報D1がメモリ回路13Aに書込まれるよう
に、メモリ回路13Aから開始して順次メモリ回路13A〜13
Hを循環して指定する第４図に示すようなアドレス情報D
A1を出力する。
び同期信号WSYNCを受け、書込みクロツク信号WCKのタイ
ミングで例えば同期信号WSYNCの立ち下りのタイミング
で出力される情報D1がメモリ回路13Aに書込まれるよう
に、メモリ回路13Aから開始して順次メモリ回路13A〜13
Hを循環して指定する第４図に示すようなアドレス情報D
A1を出力する。
従つて選択回路15は当該アドレス情報DA1に基づいて
第５図において矢印ｂで示す方向にメモリ回路13A〜13H
を選択しながら書込みクロツク信号WCKのタイミングで
ビデオ情報D1、D2……を順次記録して行く。
第５図において矢印ｂで示す方向にメモリ回路13A〜13H
を選択しながら書込みクロツク信号WCKのタイミングで
ビデオ情報D1、D2……を順次記録して行く。
これに対してアドレスジエネレータ回路16は、基準同
期信号RSYNC及び基準クロツク信号RCKに基づいて例えば
基準同期信号RSYNCの立ち下がりのタイミングで同期信
号WSYNCの立ち下がりのタイミングの情報D1が書込まれ
たメモリ回路13Aを選択するようにメモリ回路13Aから開
始してメモリ回路13A〜13Hを循環して指定する第４図に
示すようなアドレス情報DA2を出力する。
期信号RSYNC及び基準クロツク信号RCKに基づいて例えば
基準同期信号RSYNCの立ち下がりのタイミングで同期信
号WSYNCの立ち下がりのタイミングの情報D1が書込まれ
たメモリ回路13Aを選択するようにメモリ回路13Aから開
始してメモリ回路13A〜13Hを循環して指定する第４図に
示すようなアドレス情報DA2を出力する。
従つて選択回路17は、当該アドレス情報DA2に基づい
て第５図において矢印ａで示す方向にメモリ回路13A〜1
3Hを循環して選択しながら基準クロツク信号RCKのタイ
ミングでビデオ情報D1、D2……を読み出し、ビデオ信号
VDSとして出力する（第３図（Ｅ））。
て第５図において矢印ａで示す方向にメモリ回路13A〜1
3Hを循環して選択しながら基準クロツク信号RCKのタイ
ミングでビデオ情報D1、D2……を読み出し、ビデオ信号
VDSとして出力する（第３図（Ｅ））。
以上の構成に加えて、第１図の位相補正回路において
は、アドレス情報DA1及びDA2を比較回路部11に受ける。
は、アドレス情報DA1及びDA2を比較回路部11に受ける。
比較回路部11においては、書込みクロツク信号WCKに
基づいて動作する３ビツトのフリツプフロツプ回路で構
成されたラツチ回路21にアドレス情報DA2を受け、書込
みクロツク信号WCKのタイミングで１周期遅延したアド
レス情報DDA2を比較回路22に出力する。
基づいて動作する３ビツトのフリツプフロツプ回路で構
成されたラツチ回路21にアドレス情報DA2を受け、書込
みクロツク信号WCKのタイミングで１周期遅延したアド
レス情報DDA2を比較回路22に出力する。
比較回路22は１周期遅延したアドレス情報DDA2及び書
込み用のアドレス情報DA1とを比較し、当該アドレス情
報DDA2及びDA1とが一致したとき例えば論理「Ｈ」に立
ち上る比較情報DC1をフリツプフロツプ回路23に出力す
る。
込み用のアドレス情報DA1とを比較し、当該アドレス情
報DDA2及びDA1とが一致したとき例えば論理「Ｈ」に立
ち上る比較情報DC1をフリツプフロツプ回路23に出力す
る。
すなわち第３図において、基準同期信号RSYNCに対す
るビデオ信号VD（第３図（Ａ））の位相差が大きくなつ
て書込みクロツク信号WCKの周期が小さくなると、第６
図で矢印ｃで示すように、読出し動作を行うメモリ回路
13A〜13Hに対して書込み動作を行うメモリ回路13A〜13H
が追い着いて行くようになる。
るビデオ信号VD（第３図（Ａ））の位相差が大きくなつ
て書込みクロツク信号WCKの周期が小さくなると、第６
図で矢印ｃで示すように、読出し動作を行うメモリ回路
13A〜13Hに対して書込み動作を行うメモリ回路13A〜13H
が追い着いて行くようになる。
このとき例えばアドレス情報DA2としてメモリ回路13A
を指定するデータ「000」が出力されたとき、ラツチ回
路21からはアドレス情報DDA2としてメモリ回路13Hを指
定するデータ「111」が書込みクロツク信号WCKのタイミ
ングで出力される。
を指定するデータ「000」が出力されたとき、ラツチ回
路21からはアドレス情報DDA2としてメモリ回路13Hを指
定するデータ「111」が書込みクロツク信号WCKのタイミ
ングで出力される。
このとき書込み用のアドレス情報DA1としてメモリ回
路13Hを指定するデータ「111」が出力されると、比較回
路22は比較情報DC1を論理「Ｈ」に立ち上げる。
路13Hを指定するデータ「111」が出力されると、比較回
路22は比較情報DC1を論理「Ｈ」に立ち上げる。
すなわち書込み動作が早くなつて同一のメモリ回路を
同時に読出し及び書込みするようになる直前まで書込み
動作が接近すると、比較情報DC1が論理「Ｈ」に立ち上
がる。
同時に読出し及び書込みするようになる直前まで書込み
動作が接近すると、比較情報DC1が論理「Ｈ」に立ち上
がる。
フリツプフロツプ回路23は読出し用の基準クロツク信
号RCKに基づいて動作し、比較情報D1を基準クロツク信
号RCKのタイミングでアドレスジエネレータ回路15に出
力する。
号RCKに基づいて動作し、比較情報D1を基準クロツク信
号RCKのタイミングでアドレスジエネレータ回路15に出
力する。
アドレスジエネレータ回路15は比較情報DC1が論理
「Ｈ」に立ち上ると、アドレス情報DA1の最上位ビツト
を反転させて出力するようになされている。
「Ｈ」に立ち上ると、アドレス情報DA1の最上位ビツト
を反転させて出力するようになされている。
従つてこの場合アドレス情報DA1をデータ「000」から
データ「100」にジヤンプして出力し、これに伴つて第
７図に示すようにメモリ回路13Aに書込まれる順番のビ
デオ情報D15がメモリ回路13Eに飛び越して書き込まれる
（第７図（Ａ）、（Ｂ）及び（Ｃ））。
データ「100」にジヤンプして出力し、これに伴つて第
７図に示すようにメモリ回路13Aに書込まれる順番のビ
デオ情報D15がメモリ回路13Eに飛び越して書き込まれる
（第７図（Ａ）、（Ｂ）及び（Ｃ））。
従つて入力するビデオ信号VDの位相が進んで書込み動
作が早くなり同一のメモリ回路を同時に読出し及び書込
みするようなタイミングになつても、未然に同一のメモ
リ回路を同時に読出し及び書込みすることを防止するこ
とができる。
作が早くなり同一のメモリ回路を同時に読出し及び書込
みするようなタイミングになつても、未然に同一のメモ
リ回路を同時に読出し及び書込みすることを防止するこ
とができる。
因に出力されるビデオ信号VDSとしては、飛び越した
メモリ回路13A〜13Dに本来書込まれるはずのビデオ情報
D11〜D13が欠落したビデオ信号VDSが得られる。（第７
図（Ｄ）及び（Ｅ））。
メモリ回路13A〜13Dに本来書込まれるはずのビデオ情報
D11〜D13が欠落したビデオ信号VDSが得られる。（第７
図（Ｄ）及び（Ｅ））。
実際には、ラツチ回路21を読出し動作のタイミングに
接近して来る書込みクロツク信号WCKで動作させ、比較
情報DC1をこれとは逆の読出し用の基準クロツク信号RCK
でラツチするようにしたため、読出しするメモリ回路に
書込みするメモリ回路が極く接近するまで比較情報DC1
は出力されない。さらに、ラツチ回路21においてはアド
レス情報DA2のラツチ動作が書込みクロツク信号WCKに対
して約５〜10〔nsec〕だけ遅延するので、さらにラツチ
回路21から出力される比較情報DC1は、その出力が遅れ
ることとなる。
接近して来る書込みクロツク信号WCKで動作させ、比較
情報DC1をこれとは逆の読出し用の基準クロツク信号RCK
でラツチするようにしたため、読出しするメモリ回路に
書込みするメモリ回路が極く接近するまで比較情報DC1
は出力されない。さらに、ラツチ回路21においてはアド
レス情報DA2のラツチ動作が書込みクロツク信号WCKに対
して約５〜10〔nsec〕だけ遅延するので、さらにラツチ
回路21から出力される比較情報DC1は、その出力が遅れ
ることとなる。
従つて同一のメモリ回路を同時に書込み及び読出しす
る直前まで位相補正を行うようになるので、メモリ回路
の数に対して広い範囲で位相ずれを補正することができ
る。
る直前まで位相補正を行うようになるので、メモリ回路
の数に対して広い範囲で位相ずれを補正することができ
る。
さらに第１図の位相補正回路においては、読出し用の
基準クロツク信号RCKで動作するラツチ回路24にアドレ
ス情報DA1を受け、読出し用の基準クロツク信号RCKのタ
イミングで１周期遅延したアドレス情報DDA1を出力す
る。
基準クロツク信号RCKで動作するラツチ回路24にアドレ
ス情報DA1を受け、読出し用の基準クロツク信号RCKのタ
イミングで１周期遅延したアドレス情報DDA1を出力す
る。
比較回路25は、アドレス情報DDA1及びDA2との比較情
報DC2を、書込みクロツク信号WCKに基づいて動作するフ
リツプフロツプ回路26に出力する。
報DC2を、書込みクロツク信号WCKに基づいて動作するフ
リツプフロツプ回路26に出力する。
従つて第８図に示すように第６図の場合とは逆に位相
変動して矢印ｄで示すように書込み動作を行うメモリ回
路13A〜13Hに対して読出し動作を行うメモリ回路13A〜1
3Hが追い着くようになると、例えばアドレス情報DA1と
してメモリ回路13Bを指定するデータ「001」が出力され
たとき、ラツチ回路24からはアドレス情報DDA1としてデ
ータ「000」が得られる。
変動して矢印ｄで示すように書込み動作を行うメモリ回
路13A〜13Hに対して読出し動作を行うメモリ回路13A〜1
3Hが追い着くようになると、例えばアドレス情報DA1と
してメモリ回路13Bを指定するデータ「001」が出力され
たとき、ラツチ回路24からはアドレス情報DDA1としてデ
ータ「000」が得られる。
当該アドレス情報DDA1に対してアドレス情報DA2がデ
ータ「000」になると、比較回路25はフリツプフロツプ
回路26を介して比較情報DC2を出力し、書込み用のアド
レス情報DA1の最上位ビツトを反転させる。
ータ「000」になると、比較回路25はフリツプフロツプ
回路26を介して比較情報DC2を出力し、書込み用のアド
レス情報DA1の最上位ビツトを反転させる。
従つて第９図に示すようにメモリ回路13A〜13Hにおい
て、書き込むメモリ回路13A〜13Hに読み出すメモリ回路
13A〜13Hが接近して一致する直前になると比較情報DC2
が論理「Ｈ」に立ち上ることにより、書込み及び読出し
するメモリ回路の接近を検出し、例えばメモリ回路13A
から13Dに飛び越して情報D1、D2……を書込んで行くこ
とになる（第９図（Ａ）、（Ｂ）及び（Ｃ））。
て、書き込むメモリ回路13A〜13Hに読み出すメモリ回路
13A〜13Hが接近して一致する直前になると比較情報DC2
が論理「Ｈ」に立ち上ることにより、書込み及び読出し
するメモリ回路の接近を検出し、例えばメモリ回路13A
から13Dに飛び越して情報D1、D2……を書込んで行くこ
とになる（第９図（Ａ）、（Ｂ）及び（Ｃ））。
従つて入力するビデオ信号VDの位相が遅れて書込み動
作が遅くなつて行き、同一のメモリ回路を同時に読出し
及び書込みするようなタイミングになつても、未然に同
一のメモリ回路を同時に読出し及び書込みすることを防
止することができる。
作が遅くなつて行き、同一のメモリ回路を同時に読出し
及び書込みするようなタイミングになつても、未然に同
一のメモリ回路を同時に読出し及び書込みすることを防
止することができる。
因に飛び越した後に出力されるビデオ信号VDSとして
は、飛び越したメモリ回路13A〜13Dに相当する期間に、
例えば１周期前に書込まれたビデオ情報Ｄ−５〜Ｄ−２
が挿入されて、基準クロツク信号RCKに同期したタイミ
ングで出力されることとなる（第７図（Ｄ）及び
（Ｅ））。
は、飛び越したメモリ回路13A〜13Dに相当する期間に、
例えば１周期前に書込まれたビデオ情報Ｄ−５〜Ｄ−２
が挿入されて、基準クロツク信号RCKに同期したタイミ
ングで出力されることとなる（第７図（Ｄ）及び
（Ｅ））。
第９図の場合、第７図の場合とは逆方向にメモリ回路
13A〜13Hの読出し及び書込み動作が接近し、これに対応
して第７図の場合とは逆に読出し用の基準クロツク信号
RCKのタイミングでラツチ回路24を動作させ、書込みク
ロツク信号WCKのタイミングでフリツプフロツプ回路26
を動作させるようにしている。さらに第７図の場合と同
様にラツチ回路24において、アドレス情報DA1のラツチ
動作が、読出し用の基準クロツク信号RCKに対して約５
〜10〔nsec〕の間遅延する。
13A〜13Hの読出し及び書込み動作が接近し、これに対応
して第７図の場合とは逆に読出し用の基準クロツク信号
RCKのタイミングでラツチ回路24を動作させ、書込みク
ロツク信号WCKのタイミングでフリツプフロツプ回路26
を動作させるようにしている。さらに第７図の場合と同
様にラツチ回路24において、アドレス情報DA1のラツチ
動作が、読出し用の基準クロツク信号RCKに対して約５
〜10〔nsec〕の間遅延する。
従つて同一のメモリ回路13A〜13Hを同時に読出し及び
書込みするようになる直前で書込み動作の接近を検出す
ることができるので、第７図の場合と同様に広い位相補
正の範囲を得ることができる。
書込みするようになる直前で書込み動作の接近を検出す
ることができるので、第７図の場合と同様に広い位相補
正の範囲を得ることができる。
さらに第１図の実施例の場合、ウインド回路30に同期
信号WSYNC及び基準同期信号RSYNCを受ける。
信号WSYNC及び基準同期信号RSYNCを受ける。
ウインド回路30はカウンタを具え、第10図に示すよう
に基準同期信号RSYNCが立ち下る時点t1から所定時間経
過して時点t2で立ち上つた後、時点t4で立ち下るウイン
ド信号WINDを作成する（第10図（Ａ）及び（Ｂ））。書
込み用の同期信号WSYNCの立ち下りの時点t3がウインド
信号WINDの立ち上り期間T1の間にあれば（第10図
（Ｃ））、表示装置31を介して、操作パネル上に取り付
けられたインジケータ40の例えば緑色の発光ダイオード
41を点灯させる。これに対して、ビデオ信号VDSに位相
変動が生じてウインド信号WINDが立ち上る時点t2より前
に、同期信号WSYNCが立ち下つた場合、緑色の発光ダイ
オード41の左側に配置されて三角形状に発光する赤色の
発光ダイオード42を発光させる。
に基準同期信号RSYNCが立ち下る時点t1から所定時間経
過して時点t2で立ち上つた後、時点t4で立ち下るウイン
ド信号WINDを作成する（第10図（Ａ）及び（Ｂ））。書
込み用の同期信号WSYNCの立ち下りの時点t3がウインド
信号WINDの立ち上り期間T1の間にあれば（第10図
（Ｃ））、表示装置31を介して、操作パネル上に取り付
けられたインジケータ40の例えば緑色の発光ダイオード
41を点灯させる。これに対して、ビデオ信号VDSに位相
変動が生じてウインド信号WINDが立ち上る時点t2より前
に、同期信号WSYNCが立ち下つた場合、緑色の発光ダイ
オード41の左側に配置されて三角形状に発光する赤色の
発光ダイオード42を発光させる。
これとは逆にビデオ信号VDSに位相変動が生じてウイ
ンド信号WINDが立ち下る時点t4より遅れて同期信号WSYN
Cが立ち下つた場合、緑色の発光ダイオード41の右側に
配置されて赤色の発光ダイオード42と逆向で同一形状に
発光する赤色の発光ダイオード43を発光させる。
ンド信号WINDが立ち下る時点t4より遅れて同期信号WSYN
Cが立ち下つた場合、緑色の発光ダイオード41の右側に
配置されて赤色の発光ダイオード42と逆向で同一形状に
発光する赤色の発光ダイオード43を発光させる。
このウインド信号の立ち上り期間T1は、上述のメモリ
回路13A〜13Hの書き込みの順番を飛び越すように基準同
期信号RSYNCに対してビデオ信号VDのタイミング遅れ又
は進んだ際にそれぞれ赤色の発光ダイオード42及び43が
発光するようになされ、飛び越しを起こさない範囲で位
相変動が生じている場合は緑色の発光ダイオード41が発
光するようになされている。
回路13A〜13Hの書き込みの順番を飛び越すように基準同
期信号RSYNCに対してビデオ信号VDのタイミング遅れ又
は進んだ際にそれぞれ赤色の発光ダイオード42及び43が
発光するようになされ、飛び越しを起こさない範囲で位
相変動が生じている場合は緑色の発光ダイオード41が発
光するようになされている。
従つてオペレータは、例えばVTRの水平同期信号及び
サブキヤリア信号の位相調整ツマミを操作して、この緑
色の発光ダイオード41が点燈するようにスイツチヤに入
力するビデオ信号VDのタイミングを予め調整しさえすれ
ば、ビデオ信号VDの位相を基準同期信号RSYNCの位相に
合わせることができる位相変動の補正可能な範囲内にビ
デオ信号VDの位相を設定することができる。
サブキヤリア信号の位相調整ツマミを操作して、この緑
色の発光ダイオード41が点燈するようにスイツチヤに入
力するビデオ信号VDのタイミングを予め調整しさえすれ
ば、ビデオ信号VDの位相を基準同期信号RSYNCの位相に
合わせることができる位相変動の補正可能な範囲内にビ
デオ信号VDの位相を設定することができる。
以上の構成において、緑色の発光ダイオード41が点燈
するように先ず水平同期信号及びサブキヤリア信号の位
相調整を行うことにより、位相補正回路５においてビデ
オ信号VDを基準同期信号RSYNCの位相を合わせることの
できる範囲にビデオ信号VDの位相を設定することができ
る。このときVTR等２、３及び４から出力されるビデオ
信号VD1〜VDNのビデオ情報D1、D2……は位相補正回路５
において、所定のメモリ回路13Aから順番にメモリ回路1
3A〜13Hに書込まれて行く。同時に、基準同期信号RSYNC
のタイミングで所定のメモリ回路13Aから順番にメモリ
回路13A〜13Hに書込まれたビデオ情報D1、D2……が読み
出されて行くことにより、基準同期信号RSYNCに位相の
合つたビデオ信号VDSが切換回路８に入力される。
するように先ず水平同期信号及びサブキヤリア信号の位
相調整を行うことにより、位相補正回路５においてビデ
オ信号VDを基準同期信号RSYNCの位相を合わせることの
できる範囲にビデオ信号VDの位相を設定することができ
る。このときVTR等２、３及び４から出力されるビデオ
信号VD1〜VDNのビデオ情報D1、D2……は位相補正回路５
において、所定のメモリ回路13Aから順番にメモリ回路1
3A〜13Hに書込まれて行く。同時に、基準同期信号RSYNC
のタイミングで所定のメモリ回路13Aから順番にメモリ
回路13A〜13Hに書込まれたビデオ情報D1、D2……が読み
出されて行くことにより、基準同期信号RSYNCに位相の
合つたビデオ信号VDSが切換回路８に入力される。
さらに切換回路８において、所望のクロスポイントX
1-2及びX2-2を選択してオン操作することにより、基準
同期信号RSYNCに位相の合つたビデオ信号VDS1〜VDSNの
間で出力回路9A〜9Xに出力されるビデオ出力が切り換
り、かくして当該出力回路9A〜9Xを介して基準同期信号
RSYNCに位相の合つたビデオ号VO1〜VONを得ることがで
きる。
1-2及びX2-2を選択してオン操作することにより、基準
同期信号RSYNCに位相の合つたビデオ信号VDS1〜VDSNの
間で出力回路9A〜9Xに出力されるビデオ出力が切り換
り、かくして当該出力回路9A〜9Xを介して基準同期信号
RSYNCに位相の合つたビデオ号VO1〜VONを得ることがで
きる。
ここで例えばVTR2及び３にジツタが生じてビデオ信号
VD1〜VDNの位相が位相補正回路5A〜5Xの補正可能な範囲
を越えて大きくずれた場合、同一のメモリ回路を同時に
読出し及び書込みする直前で比較情報DC1及びDC2が得ら
れ、これに基づいてメモリ回路13A〜13Hを所定の数だけ
飛び越して入力信号VDの情報D1、D2……が読出しするメ
モリ回路13A〜13Hとは異なるメモリ回路13A〜13Hに書き
込まれる。
VD1〜VDNの位相が位相補正回路5A〜5Xの補正可能な範囲
を越えて大きくずれた場合、同一のメモリ回路を同時に
読出し及び書込みする直前で比較情報DC1及びDC2が得ら
れ、これに基づいてメモリ回路13A〜13Hを所定の数だけ
飛び越して入力信号VDの情報D1、D2……が読出しするメ
モリ回路13A〜13Hとは異なるメモリ回路13A〜13Hに書き
込まれる。
以上の構成によれば、同一のメモリ回路を同時に読出
し及び書込みするようになる直前でこれを検出し、読み
出すメモリ回路とは別のメモリ回路に書き込むようにし
たので、同一のメモリ回路を同時に読出し及び書込みす
るのを未然に防止することができ、その結果少ないメモ
リ回路を用いた簡易な構成の位相補正回路を得ることが
できる。
し及び書込みするようになる直前でこれを検出し、読み
出すメモリ回路とは別のメモリ回路に書き込むようにし
たので、同一のメモリ回路を同時に読出し及び書込みす
るのを未然に防止することができ、その結果少ないメモ
リ回路を用いた簡易な構成の位相補正回路を得ることが
できる。
従つて全体として簡易な構成で、位相の合つたビデオ
信号を切換えて出力するスイツチヤを得ることができ
る。
信号を切換えて出力するスイツチヤを得ることができ
る。
さらに上述の実施例においては読出し及び書込みのア
ドレス情報DA1及びDA2をそれぞれ書込みクロツク信号WC
K及び読出し用の基準クロツク信号RCKでラツチした後、
比較情報DC1及びDC2をこれとは逆の基準クロツク信号RC
K及び書込みクロツク信号WCKのタイミングでフリツプフ
ロツプ回路23及び26に取り込むようにしたのでビデオ信
号の位相のずれを補正する範囲を広くすることができ
る。
ドレス情報DA1及びDA2をそれぞれ書込みクロツク信号WC
K及び読出し用の基準クロツク信号RCKでラツチした後、
比較情報DC1及びDC2をこれとは逆の基準クロツク信号RC
K及び書込みクロツク信号WCKのタイミングでフリツプフ
ロツプ回路23及び26に取り込むようにしたのでビデオ信
号の位相のずれを補正する範囲を広くすることができ
る。
さらに上述の実施例においては、入力するビデオ信号
の位相が、補正可能な範囲内にあることをインジケータ
で確認することができるので、予め各電子機器において
行われるビデオ信号の位相調整を従来に比して一段と簡
易に行うことができる。
の位相が、補正可能な範囲内にあることをインジケータ
で確認することができるので、予め各電子機器において
行われるビデオ信号の位相調整を従来に比して一段と簡
易に行うことができる。
さらに上述の位相補正回路においては、各メモリ回路
をフリツプフロツプ回路で構成したことにより、当該位
相補正回路全体を容易にIC化することができ、かくする
につきスイツチヤ全体として小型で簡易な構成にするこ
とができる。
をフリツプフロツプ回路で構成したことにより、当該位
相補正回路全体を容易にIC化することができ、かくする
につきスイツチヤ全体として小型で簡易な構成にするこ
とができる。
なお上述の実施例においては、フリツプフロツプ回路
で構成された８個のメモリ回路を用いた場合について述
べたが、メモリ回路の構成及び数はこれに限らない。
で構成された８個のメモリ回路を用いた場合について述
べたが、メモリ回路の構成及び数はこれに限らない。
また入力するビデオ信号を構成するビデオ情報のビツ
ト数も８ビツトに限らず、種々のビツト数のものに適用
することができる。
ト数も８ビツトに限らず、種々のビツト数のものに適用
することができる。
さらに上述の実施例においては、比較情報DC1及びDC2
が得られた際に４つのメモリ回路を飛び越すようにした
場合について述べたが、飛び越す数はこれに限らず、例
えばメモリ回路全体の数に応じて種々の値に設定するこ
とができる。
が得られた際に４つのメモリ回路を飛び越すようにした
場合について述べたが、飛び越す数はこれに限らず、例
えばメモリ回路全体の数に応じて種々の値に設定するこ
とができる。
また、インジケータの表示に緑色及び赤色の発光ダイ
オードを用いた場合について述べたが、表示手段はこれ
に限らず種々の表示手段を広く適用することができる。
オードを用いた場合について述べたが、表示手段はこれ
に限らず種々の表示手段を広く適用することができる。
さらに上述の実施例においては、本発明による位相補
正回路をビデオ信号を切り換えるスイツチヤに適用した
場合について述べたが、本発明はこさに限らず種々の信
号を切り換えて出力するスイツチヤやさらにスイツチヤ
に限らず種々の電子機器に広く適用することができる。
正回路をビデオ信号を切り換えるスイツチヤに適用した
場合について述べたが、本発明はこさに限らず種々の信
号を切り換えて出力するスイツチヤやさらにスイツチヤ
に限らず種々の電子機器に広く適用することができる。
Ｈ発明の効果 以上のように本発明によれば、少ないメモリ回路を用
いた場合でも、同一のメモリ回路を同時に読出し及び書
込みすることを未然に防止することができるので、一段
と簡易な構成の位相補正回路を得ることができる。
いた場合でも、同一のメモリ回路を同時に読出し及び書
込みすることを未然に防止することができるので、一段
と簡易な構成の位相補正回路を得ることができる。
第１図は本発明による位相補正回路の一実施例を示すブ
ロツク図、第２図は第１図の位相補正回路を適用したス
イツチヤを示すブロツク図、第３図はその動作の説明に
供するタイムチヤート、第４図は第１図の位相補正回路
のメモリ回路のアドレスを示す図表、第５図及び第６図
は第１図の位相補正回路の動作の説明に供する略線図、
第７図は第１図の位相補正回路のメモリ回路の切換動作
の説明に供するタイムチヤート、第８図は第１図の位相
補正回路の動作の説明に供する略線図、第９図は第１図
の位相補正回路のメモリ回路の切換動作の説明に供する
タイムチヤート、第10図は第１図の位相補正回路の動作
の説明に供するタイムチヤート、第11図はそのインジケ
ータの正面図である。 １……スイツチヤ、５、5A、5B、5C、……5X……位相補
正回路、11……比較回路部、13A、13B、……13H……メ
モリ回路、21、24……ラツチ回路、22、25……比較回
路、23、26……フリツプフロツプ回路、30……ウインド
回路。
ロツク図、第２図は第１図の位相補正回路を適用したス
イツチヤを示すブロツク図、第３図はその動作の説明に
供するタイムチヤート、第４図は第１図の位相補正回路
のメモリ回路のアドレスを示す図表、第５図及び第６図
は第１図の位相補正回路の動作の説明に供する略線図、
第７図は第１図の位相補正回路のメモリ回路の切換動作
の説明に供するタイムチヤート、第８図は第１図の位相
補正回路の動作の説明に供する略線図、第９図は第１図
の位相補正回路のメモリ回路の切換動作の説明に供する
タイムチヤート、第10図は第１図の位相補正回路の動作
の説明に供するタイムチヤート、第11図はそのインジケ
ータの正面図である。 １……スイツチヤ、５、5A、5B、5C、……5X……位相補
正回路、11……比較回路部、13A、13B、……13H……メ
モリ回路、21、24……ラツチ回路、22、25……比較回
路、23、26……フリツプフロツプ回路、30……ウインド
回路。
Claims (2)
- 【請求項１】複数のメモリ回路を所定の順序で選択して
入力信号を構成する情報を上記入力信号に基づいたタイ
ミングで書き込むと同時に、上記情報が書き込まれたメ
モリ回路を所定の順序で選択して所定の基準信号に基づ
いたタイミングで読み出すことにより、上記入力信号の
位相を上記基準信号の位相に合わせるようにした位相補
正回路において、 読出しのために選択された上記メモリ回路のアドレス情
報が入力されて、当該アドレス情報を所定時間分だけ遅
延させた第１のアドレス情報を出力する第１のラツチ回
路と、 上記第１のアドレス情報と書込みのために選択された上
記メモリ回路のアドレス情報とが入力されて、入力され
た２つのアドレス情報についての第１の比較情報を出力
する第１の比較手段と、 書込みのために選択された上記メモリ回路のアドレス情
報が入力されて、当該アドレス情報を所定時間分だけ遅
延させた第２のアドレス情報を出力する第２のラツチ回
路と、 上記第２のアドレス情報と読出しのために選択された上
記メモリ回路のアドレス情報とが入力されて、入力され
た２つのアドレス情報についての第２の比較情報を出力
する第２の比較手段と を有し、上記第１及び第２の比較情報を上記メモリ回路
の選択を切り換えるタイミングで取り込むようになされ
た比較回路部を具え、 上記比較回路部において取り込まれた上記第１及び第２
の比較情報に基づいて、読出し又は書込みのために選択
された上記メモリ回路のアドレス情報と上記第１又は第
２のアドレス情報がそれぞれ一致したときに、上記メモ
リ回路を所定の数だけ飛び越して上記入力信号の情報を
書き込むようにした ことを特徴とする位相補正回路。 - 【請求項２】上記比較回路部は、上記基準信号の位相に
対する上記入力信号の位相の遅れが、上記第１の比較情
報が得られるタイミングから上記第２の比較情報が得ら
れるタイミングの期間に対応しているとき、この状態を
表示するようにしてなる ことを特徴とする特許請求の範囲第１項に記載の位相補
正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202588A JP2508510B2 (ja) | 1986-08-27 | 1986-08-27 | 位相補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202588A JP2508510B2 (ja) | 1986-08-27 | 1986-08-27 | 位相補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6359073A JPS6359073A (ja) | 1988-03-14 |
| JP2508510B2 true JP2508510B2 (ja) | 1996-06-19 |
Family
ID=16459969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61202588A Expired - Fee Related JP2508510B2 (ja) | 1986-08-27 | 1986-08-27 | 位相補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508510B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54138326A (en) * | 1978-04-20 | 1979-10-26 | Toshiba Corp | Recording and reproducing system for television picture |
-
1986
- 1986-08-27 JP JP61202588A patent/JP2508510B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6359073A (ja) | 1988-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |