JP2500585B2 - 電源回路 - Google Patents
電源回路Info
- Publication number
- JP2500585B2 JP2500585B2 JP5089257A JP8925793A JP2500585B2 JP 2500585 B2 JP2500585 B2 JP 2500585B2 JP 5089257 A JP5089257 A JP 5089257A JP 8925793 A JP8925793 A JP 8925793A JP 2500585 B2 JP2500585 B2 JP 2500585B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply circuit
- voltage
- pulse signal
- circuit
- Prior art date
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- Expired - Lifetime
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- Control Of Voltage And Current In General (AREA)
- Inverter Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は電源回路に関し、特に絶
縁トランスを用いたプッシュ・プル・インバータ電源回
路に関する。
縁トランスを用いたプッシュ・プル・インバータ電源回
路に関する。
【０００２】
【従来の技術】一般に、電源回路においては電源投入後
の過渡時における突入電流を防止する方策が行われてい
る（例えば、特開平２−１７８６５号公報又は特開平２
−９７２９５号公報）。
の過渡時における突入電流を防止する方策が行われてい
る（例えば、特開平２−１７８６５号公報又は特開平２
−９７２９５号公報）。
【０００３】図３に従来の電源回路としてインバータ電
源回路の一般的な例、図４に従来のインバータ電源回路
の各部の電圧波形を示す。
源回路の一般的な例、図４に従来のインバータ電源回路
の各部の電圧波形を示す。
【０００４】図３において、従来の電源回路は、スイッ
チング素子としてのＭＯＳ ＦＥＴ１及び１０と、イン
バータ電源をＰＷＭ制御するためのＰＷＭ発振制御回路
２と、ＭＯＳ ＦＥＴ１及び１０を駆動するゲートドラ
イブ回路３と、ＰＷＭ発振制御回路２内の電圧比較器の
基準電圧源４と、起動時にパルス幅を制御するための起
動電圧制御回路５と、絶縁トランス６とを含んで構成さ
れている。なお、図中の７は整流器、８はインバータ電
源二次側の平滑用コンデンサである。
チング素子としてのＭＯＳ ＦＥＴ１及び１０と、イン
バータ電源をＰＷＭ制御するためのＰＷＭ発振制御回路
２と、ＭＯＳ ＦＥＴ１及び１０を駆動するゲートドラ
イブ回路３と、ＰＷＭ発振制御回路２内の電圧比較器の
基準電圧源４と、起動時にパルス幅を制御するための起
動電圧制御回路５と、絶縁トランス６とを含んで構成さ
れている。なお、図中の７は整流器、８はインバータ電
源二次側の平滑用コンデンサである。
【０００５】かかる構成において、インバータ電源が起
動されると、図４に示されているように、起動電圧制御
回路５では基準電圧源４からの一定の基準電圧４０に対
し、起動時から徐々に出力電圧５０を上昇させ、基準電
圧に達した後は基準電圧と同値である一定電圧を出力す
る。ＰＷＭ発振制御回路２では内部で発生するノコギリ
波２０と起動電圧制御回路５から入力される電圧５０と
を比較する。そして、ノコギリ波２０の電圧の方が高い
場合にＰＷＭパルス信号を出力する。ゲートドライブ回
路３では、ＰＷＭパルス信号をＭＯＳ ＦＥＴ１，１０
を駆動するプッシュ・プルのゲートパルス信号に変換し
て出力する。これにより、ＤＣ入力電圧は所定の周波数
の交流電圧に変換され、トランス６の二次側に伝達され
る。
動されると、図４に示されているように、起動電圧制御
回路５では基準電圧源４からの一定の基準電圧４０に対
し、起動時から徐々に出力電圧５０を上昇させ、基準電
圧に達した後は基準電圧と同値である一定電圧を出力す
る。ＰＷＭ発振制御回路２では内部で発生するノコギリ
波２０と起動電圧制御回路５から入力される電圧５０と
を比較する。そして、ノコギリ波２０の電圧の方が高い
場合にＰＷＭパルス信号を出力する。ゲートドライブ回
路３では、ＰＷＭパルス信号をＭＯＳ ＦＥＴ１，１０
を駆動するプッシュ・プルのゲートパルス信号に変換し
て出力する。これにより、ＤＣ入力電圧は所定の周波数
の交流電圧に変換され、トランス６の二次側に伝達され
る。
【０００６】インバータ電源回路の起動直後のゲートパ
ルス信号はＭＯＳ ＦＥＴ１及び１０にオンオフ制御せ
しめるが、そのパルス幅は起動電源制御回路から出力さ
れる電圧が低いため狭く、時間と共に徐々に広くなり、
定常のパルス幅に達する。このため、起動直後（過渡状
態時）にはＭＯＳ ＦＥＴ１及び１０はごく短い時間し
かオンしないため、平均的には二次側に流れる電流が抑
制され、コンデンサ８に起因する突入電流が防止され
る。
ルス信号はＭＯＳ ＦＥＴ１及び１０にオンオフ制御せ
しめるが、そのパルス幅は起動電源制御回路から出力さ
れる電圧が低いため狭く、時間と共に徐々に広くなり、
定常のパルス幅に達する。このため、起動直後（過渡状
態時）にはＭＯＳ ＦＥＴ１及び１０はごく短い時間し
かオンしないため、平均的には二次側に流れる電流が抑
制され、コンデンサ８に起因する突入電流が防止され
る。
【０００７】
【発明が解決しようとする課題】しかしながら、前述の
従来の電源回路では、起動時にゲートパルス幅を徐々に
広げて行くため、絶縁トランスのプッシュ側とプル側の
パルス幅が異なり、絶縁トランス６の一次側巻線６１及
び６２のうちの一方が片励磁されていた。このため、平
均的には突入電流は防止されるが、瞬間的にスイッチン
グ素子であるＭＯＳ ＦＥＴに過大な電流が流れ、破壊
に至るおそれがあるという欠点があった。
従来の電源回路では、起動時にゲートパルス幅を徐々に
広げて行くため、絶縁トランスのプッシュ側とプル側の
パルス幅が異なり、絶縁トランス６の一次側巻線６１及
び６２のうちの一方が片励磁されていた。このため、平
均的には突入電流は防止されるが、瞬間的にスイッチン
グ素子であるＭＯＳ ＦＥＴに過大な電流が流れ、破壊
に至るおそれがあるという欠点があった。
【０００８】本発明は上述した従来の欠点を解決するた
めのなされたものであり、その目的は突入電流を防止し
つつ、スイッチング素子の破壊を防止できる電源回路を
提供することである。
めのなされたものであり、その目的は突入電流を防止し
つつ、スイッチング素子の破壊を防止できる電源回路を
提供することである。
【０００９】
【課題を解決するための手段】本発明による電源回路
は、交互にオンオフ制御されかつ制御電極に印加する電
圧に応じて主電極間に流れる電流の大きさを制御できる
第１及び第２のスイッチング素子と、前記第１及び第２
のスイッチング素子に夫々対応して設けられ対応スイッ
チング素子がオン状態のときに励磁される第１及び第２
の一次巻線を有するトランスとを含む電源回路であっ
て、一定パルス幅のパルス信号を発生するパルス信号発
生手段と、電源投入指令に応答して前記パルス信号の電
圧レベルを徐々に増加せしめるレベル増加手段とを有
し、このレベル増加手段の出力で前記第１及び第２のス
イッチング素子を交互にオンオフ制御するようにしたこ
とを特徴とする。
は、交互にオンオフ制御されかつ制御電極に印加する電
圧に応じて主電極間に流れる電流の大きさを制御できる
第１及び第２のスイッチング素子と、前記第１及び第２
のスイッチング素子に夫々対応して設けられ対応スイッ
チング素子がオン状態のときに励磁される第１及び第２
の一次巻線を有するトランスとを含む電源回路であっ
て、一定パルス幅のパルス信号を発生するパルス信号発
生手段と、電源投入指令に応答して前記パルス信号の電
圧レベルを徐々に増加せしめるレベル増加手段とを有
し、このレベル増加手段の出力で前記第１及び第２のス
イッチング素子を交互にオンオフ制御するようにしたこ
とを特徴とする。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明による電源回路の一実施例の
構成を示す回路図であり、図３と同等部分は同一符号に
より示されている。
構成を示す回路図であり、図３と同等部分は同一符号に
より示されている。
【００１２】図において、本実施例による電源回路は、
交互にオンオフ制御されるスイッチング素子としてのＭ
ＯＳ ＦＥＴ１及び１０と、これらＦＥＴ１及び１０に
夫々対応して設けられ対応ＦＥＴがオン状態のときに励
磁されるトランス６とを含んで構成されている点で図３
の従来回路と共通している。
交互にオンオフ制御されるスイッチング素子としてのＭ
ＯＳ ＦＥＴ１及び１０と、これらＦＥＴ１及び１０に
夫々対応して設けられ対応ＦＥＴがオン状態のときに励
磁されるトランス６とを含んで構成されている点で図３
の従来回路と共通している。
【００１３】しかしながら、本実施例の電源回路では、
従来回路とは異なり、基準電圧源４の出力電圧を直接Ｐ
ＷＭ発振制御回路２に入力せしめて一定パルス幅のパル
ス信号を発生させている。そして、起動電圧制御回路５
からは内部の時定数回路により電源投入時から徐々にレ
ベルが増加する電圧を発生させ、この電圧を利用してゲ
ートドライブ回路３の出力を変化させる。つまり、起動
電圧制御回路５の出力電圧によりＰＷＭ発振制御回路２
からのパルス信号の電圧レベルを徐々に増加させるので
ある。
従来回路とは異なり、基準電圧源４の出力電圧を直接Ｐ
ＷＭ発振制御回路２に入力せしめて一定パルス幅のパル
ス信号を発生させている。そして、起動電圧制御回路５
からは内部の時定数回路により電源投入時から徐々にレ
ベルが増加する電圧を発生させ、この電圧を利用してゲ
ートドライブ回路３の出力を変化させる。つまり、起動
電圧制御回路５の出力電圧によりＰＷＭ発振制御回路２
からのパルス信号の電圧レベルを徐々に増加させるので
ある。
【００１４】この様子が図２の波形図に示されている。
すなわち、図２に示されているように、本インバータ電
源回路が起動されると起動電圧制御回路５では起動時か
ら徐々に出力電圧５０を上昇させ、定常電圧Ｖに達した
後は一定電圧を出力する。一方、ＰＷＭ発振制御回路２
には起動時より基準電圧源４から定常レベルの基準電圧
が入力されるため、起動時から一定パルス幅のパルス信
号を出力する。そして、ゲートドライブ回路３では、波
高値が起動電圧制御回路５の出力電圧レベルとなるよう
にプッシュ・プルのゲートパルス信号３０を出力する。
すなわち、図２に示されているように、本インバータ電
源回路が起動されると起動電圧制御回路５では起動時か
ら徐々に出力電圧５０を上昇させ、定常電圧Ｖに達した
後は一定電圧を出力する。一方、ＰＷＭ発振制御回路２
には起動時より基準電圧源４から定常レベルの基準電圧
が入力されるため、起動時から一定パルス幅のパルス信
号を出力する。そして、ゲートドライブ回路３では、波
高値が起動電圧制御回路５の出力電圧レベルとなるよう
にプッシュ・プルのゲートパルス信号３０を出力する。
【００１５】インバータ電源の起動直後のゲートパルス
信号の波高値は、起動電源制御回路５から出力される電
圧が低いため低く、時間と共に徐々に高くなり、定常電
圧に達する。このため、起動直後にはＭＯＳ ＦＥＴ１
及び１０に印加されるゲート電圧は低く、ＭＯＳ ＦＥ
Ｔのドレイン電流―ゲート電圧特性によりドレイン電流
が抑制されるので、インバータ電源回路の二次側にも過
大な電流が流れ得ず、コンデンサ８に起因する突入電流
が防止されるのである。
信号の波高値は、起動電源制御回路５から出力される電
圧が低いため低く、時間と共に徐々に高くなり、定常電
圧に達する。このため、起動直後にはＭＯＳ ＦＥＴ１
及び１０に印加されるゲート電圧は低く、ＭＯＳ ＦＥ
Ｔのドレイン電流―ゲート電圧特性によりドレイン電流
が抑制されるので、インバータ電源回路の二次側にも過
大な電流が流れ得ず、コンデンサ８に起因する突入電流
が防止されるのである。
【００１６】一方、起動直後からゲートパルス信号３０
のパルス幅は一定であるため、絶縁トランス６の両巻線
６１及び６２は均等に励磁され、片励磁による過大な電
流がＭＯＳ ＦＥＴ１又は１０に流れることはないので
ある。
のパルス幅は一定であるため、絶縁トランス６の両巻線
６１及び６２は均等に励磁され、片励磁による過大な電
流がＭＯＳ ＦＥＴ１又は１０に流れることはないので
ある。
【００１７】なお、レベルが徐々に増加する電圧を出力
する起動電圧制御回路５は、周知のＣＲ時定数回路によ
り当業者が容易に構成できる。
する起動電圧制御回路５は、周知のＣＲ時定数回路によ
り当業者が容易に構成できる。
【００１８】また、制御電極に印加する電圧に応じて主
電極間に流れる電流の大きさを制御できるスイッチング
素子はＦＥＴに限らず、ＭＯＳゲートを有するバイポー
ラ型のトランジスタ（Ｉｎｓｕｌａｔｅｄ―Ｇａｔｅ
Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）でも良いこと
は明らかである。インバータ電源に限らず、電源回路に
広く本発明が適用できることも明らかである。
電極間に流れる電流の大きさを制御できるスイッチング
素子はＦＥＴに限らず、ＭＯＳゲートを有するバイポー
ラ型のトランジスタ（Ｉｎｓｕｌａｔｅｄ―Ｇａｔｅ
Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）でも良いこと
は明らかである。インバータ電源に限らず、電源回路に
広く本発明が適用できることも明らかである。
【００１９】
【発明の効果】以上説明したように本発明の電源回路
は、起動時に一定のパルス幅のゲート信号でスイッチン
グ素子を駆動するため、二次側の平滑コンデンサに起因
する突入電流を防止できると共に、絶縁トランスの片励
磁及びそれに伴う瞬間的なスイッチング素子への過大電
流を防止できるという効果がある。これにより、スイッ
チング素子の破壊を防止できるという効果がある。
は、起動時に一定のパルス幅のゲート信号でスイッチン
グ素子を駆動するため、二次側の平滑コンデンサに起因
する突入電流を防止できると共に、絶縁トランスの片励
磁及びそれに伴う瞬間的なスイッチング素子への過大電
流を防止できるという効果がある。これにより、スイッ
チング素子の破壊を防止できるという効果がある。
【図１】本発明の実施例による電源回路の構成を示す回
路図である。
路図である。
【図２】図１の電源回路の各部の動作を示す波形図であ
る。
る。
【図３】従来の電源回路の構成を示す回路図である。
【図４】図３の電源回路の各部の動作を示す波形図であ
る。
る。
１，１０ ＭＯＳ ＦＥＴ ２ ＰＷＭ発振制御回路 ３ ゲートドライブ回路 ４ 基準電圧源 ５ 起動電圧制御回路 ６ トランス ７ 整流器 ８ コンデンサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０２Ｍ 7/538 9181−5Ｈ Ｈ０２Ｍ 7/538
Claims (2)
- 【請求項１】 交互にオンオフ制御されかつ制御電極に
印加する電圧に応じて主電極間に流れる電流の大きさを
制御できる第１及び第２のスイッチング素子と、前記第
１及び第２のスイッチング素子に夫々対応して設けられ
対応スイッチング素子がオン状態のときに励磁される第
１及び第２の一次巻線を有するトランスとを含む電源回
路であって、一定パルス幅のパルス信号を発生するパル
ス信号発生手段と、電源投入指令に応答して前記パルス
信号の電圧レベルを徐々に増加せしめるレベル増加手段
とを有し、このレベル増加手段の出力で前記第１及び第
２のスイッチング素子を交互にオンオフ制御するように
したことを特徴とする電源回路。 - 【請求項２】 前記レベル増加手段は、時定数回路を含
み、前記指令に応答して前記時定数回路の時定数に応じ
て前記パルス信号の電圧レベルを定常電圧レベルまで増
加せしめるようにしたことを特徴とする請求項１記載の
電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5089257A JP2500585B2 (ja) | 1993-03-24 | 1993-03-24 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5089257A JP2500585B2 (ja) | 1993-03-24 | 1993-03-24 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06284745A JPH06284745A (ja) | 1994-10-07 |
| JP2500585B2 true JP2500585B2 (ja) | 1996-05-29 |
Family
ID=13965715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5089257A Expired - Lifetime JP2500585B2 (ja) | 1993-03-24 | 1993-03-24 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500585B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4670351B2 (ja) * | 2005-01-11 | 2011-04-13 | 株式会社明電舎 | 無停電電源装置の制御装置。 |
| KR101171730B1 (ko) * | 2012-06-05 | 2012-08-06 | 주식회사 화인 | 전기 침투 탈수기의 전기 절감형 전압 입력 장치 |
| WO2015097811A1 (ja) * | 2013-12-26 | 2015-07-02 | 三菱電機エンジニアリング株式会社 | 共振型電力伝送装置 |
-
1993
- 1993-03-24 JP JP5089257A patent/JP2500585B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06284745A (ja) | 1994-10-07 |
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