JP2024031899A - 短絡回路保護用フューズ要素を具備するｓｉｃを基礎とする電子装置及びその製造方法 - Google Patents

短絡回路保護用フューズ要素を具備するｓｉｃを基礎とする電子装置及びその製造方法 Download PDF

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Abstract

【課題】 従来技術の問題点を解消した保護要素を具備する電子装置及び該電子装置を製造する方法を提供する【解決手段】 ＳｉＣを基礎としたＭＯＳＦＥＴ電子装置（２０；３０）は、固体ボディ（４８）と、該固体ボディ（４８）内に延在しているゲート端子（２４）と、該固体ボディ（４８）の第１側部において延在しておりバイアス電圧（ＶＧＳの発生器（２３）へ電気的に結合可能に構成されている導電性経路（３６）と、該ゲート端子（２４）及び該導電性経路（３６）へ結合されておりソリッドステート物質からなる保護要素（２１）であって該ゲート端子（２４）及び該導電性経路（３６）の間に電気的接続を形成しており且つ臨界的スレッシュホールドより大きな漏洩電流に応答して該固体状態から溶融した又は気体の状態へ遷移して該電気的接続を中断させる構成とされている保護要素（２１）と、該保護要素を少なくとも部分的に収容する該固体ボディ（４８）内の埋設キャビティ（６９）と、を包含している。【選択図】 図４

Description

本発明は、保護要素を具備する電子装置、特にパワーＭＯＳＦＥＴ及びその電子装置の製造方法に関するものである。特に、該保護要素はゲートストリップに結合したフューズである。
多数の科学文献がシリコンカーバイド（ＳｉＣ）ＭＯＳＦＥＴ装置の良好なスイッチング性能について報告している。産業的観点からは、スイッチング性能に加えて、ＳｉＣ装置は、良好な構造的堅牢性も有しており、そのことはパワーシステムにとって望ましい特性である。
ＳｉＣウエハを製造し且つ取り扱う工程の期間中、機械類とＳｉＣウエハとの間の相互作用が、ＳｉＣの高い硬度に起因して砕片を発生させる場合がある。従って、これらの砕片が永久的に同じウエハの表面上に付着し且つ局所的な欠陥を発生させる場合があり、そのことは最終的なＭＯＳＦＥＴ装置の機能性に影響を与える場合がある、
この点について、図１Ａは、特に縦型チャンネルＭＯＳＦＥＴトランジスタであるトランジスタ１を横断面図で示してあり、それは、ＳｉＣの基板８と、該基板８の第１表面に配置されており例えばポリシリコンのゲート領域４と、該第１表面において基板８内に延在しているボディ領域５と、基板８の該第１表面においてボディ領域５内に延在しているソース領域６と、該第１表面と反対側である基板８の第２表面において延在しているドレイン領域７と、を包含している。
トランジスタ１は、ゲート領域４とソース領域６との間に介在している砕片２を有している。更に、ゲート酸化膜層１０が、ソース領域６の上方で、基板８とゲート領域４との間に延在しており、特に、砕片２がゲート酸化膜層１０の厚さ全体にわたって貫通して延在しており、ソース領域６とゲート領域４とを互いに電気的に接続している。従って、砕片２はゲート領域４をソース領域６とを短絡させる点状欠陥である。
使用において、ゲート領域４がバイアス電圧ＶＧＢバイアスされると、砕片２は、ゲート領域４とソース領域６との間に電流ｉＳＣ流れを発生させる導電性電気的経路を形成する（以後、ゲート領域４とソース領域６との間の「短絡回路電流」とも呼称する）。この電流ｉＳＣ存在において、トランジスタ１は故障する。
結果的にゲート領域４とソース領域６との間の直接接続又はトンネル効果による漏洩経路を形成することとなるゲート酸化膜形成プロセスから発生する欠陥の場合に同様の問題が発生する場合がある。
同様に、上述したタイプの欠陥も又、又は代替的に、ゲート領域４とドレイン領域７との間に形成する場合がある。
市販されているＭＯＳＦＥＴ装置は、典型的に、使用される特定の適用例によって要求される電流を適宜管理するために互いに共同すべく互いに並列接続されている図１Ａ及び１Ｂに示したタイプの複数個のトランジスタ１によって形成されている。そのＭＯＳＦＥＴ装置に属するたった一つのトランジスタ１の欠陥であっても、そのＭＯＳＦＥＴ装置の全体が拒否されねばならず、そのことは製造コストを増加させることとなる。
従って、上述した問題を解決するための必要性が存在している。
本発明によれば、特許請求の範囲に記載されるように、保護要素を具備する電子装置及び該電子装置を製造する方法が提供される。
本発明をより良く理解するために、添付の図面を参照して、純粋に非制限的な例によって、その好適実施例について以下に説明する。
ゲート端子とソース端子との間に直接的電気的接続を発生させるゲート酸化膜を介しての欠陥を有している既知のタイプの実施例に基づくＭＯＳＦＥＴトランジスタを示した断面図。 図１ＡのＭＯＳＦＥＴトランジスタの回路図。 本発明の１側面に基づくフューズ型の保護要素を具備するＭＯＳＦＥＴトランジスタの回路図。 図２のＭＯＳＦＥＴトランジスタを複数個包含しているＭＯＳＦＥＴ装置の一部のレイアウトを示した平面図。 本発明の１実施例に基づく図３におけるスクライブ線ＩＶ－ＩＶに沿って取った図３のＭＯＳＦＥＴ装置の横断面図。 本発明の更なる実施例に基づく、図３のスクライブ線ＩＶ－ＩＶに沿って取った図３のＭＯＳＦＥＴ装置の横断面図。 本発明の１実施例に基づく、図４のＭＯＳＦＥＴ装置を製造する場合の或る工程における状態を示した横断面図。 本発明の１実施例に基づく、図４のＭＯＳＦＥＴ装置を製造する場合の或る工程における状態を示した横断面図。 本発明の１実施例に基づく、図４のＭＯＳＦＥＴ装置を製造する場合の或る工程における状態を示した横断面図。 本発明の１実施例に基づく、図４のＭＯＳＦＥＴ装置を製造する場合の或る工程における状態を示した横断面図。 本発明の１実施例に基づく、図４のＭＯＳＦＥＴ装置を製造する場合の或る工程における状態を示した横断面図。 本発明の更なる実施例に基づく、図５のＭＯＳＦＥＴ装置を製造する場合の或る工程における状態を示した横断面図。 本発明の更なる実施例に基づく、図５のＭＯＳＦＥＴ装置を製造する場合の或る工程における状態を示した横断面図。 本発明の更なる実施例に基づく、図５のＭＯＳＦＥＴ装置を製造する場合の或る工程における状態を示した横断面図。 本発明の更なる実施例に基づく、図５のＭＯＳＦＥＴ装置を製造する場合の或る工程における状態を示した横断面図。 本発明の更なる実施例に基づく、図５のＭＯＳＦＥＴ装置を製造する場合の或る工程における状態を示した横断面図。 本発明の更なる実施例に基づく、図３におけるスクライブ線ＩＶ－ＩＶに沿って取った図３のＭＯＳＦＥＴ装置の横断面図。
図２は、本発明の一つの側面に基づく、トランジスタ２０，特に縦型チャンネルＭＯＳＦＥＴ、より一層特にパワーＭＯＳＦＥＴ、の等価回路を例示している。トランジスタ２０は、それ自身既知の態様で且つ図１Ａ、１Ｂを参照して簡単に説明したように、使用中にバイアス電圧ＶＧＳ発生器２３へ結合可能なゲート領域又はゲート２４（制御端子Ｇを形成している）と、ソース領域又はソース２６（第１導通端子Ｓを形成している）と、ドレイン領域又はドレイン２７（第２導通端子Ｄを形成している）と、を包含している。
特に、本発明によれば、保護要素２１がゲート領域２４と発生器２３との間に介在されている。特に、保護要素２１は、欠陥性、即ち点状欠陥２（それは、前述したように図１Ａに例示的に示してある）の存在によって発生される短絡回路電流ｉＳＣ図１Ｂに例示しておりこの図を参照して説明してある）が存在する場合における発生器２３とゲート領域２４との間の電気的接続を中断させる形態とされているフューズである。
本発明に基づくＭＯＳＦＥＴ装置は、互いに並列接続されている図２に示したタイプの複数個（２個又はそれ以上）のトランジスタ２０によって形成される。装置の通常の動作期間中に予測されるものよりも一層高い１個又はそれ以上のフューズ２１を介しての短絡回路電流の流れを発生させるトランジスタ２０の故障の場合に、夫々のフューズ２１が溶融／破壊して、ゲート領域２４及び点状欠陥２を介しての発生器２３とソース領域２６との間の短絡回路電流ｉＳＣ流れの中断を発生させる。
図３は、３軸カーテシアン参照系Ｘ，Ｙ，Ｚにおいて、本発明の１実施例に基づくＭＯＳＦＥＴ装置３０の一部を示しており、特に、ＭＯＳＦＥＴ装置３０は、ＸＹ面での平面図で示されており且つ本実施例の理解にとって基本的な要素のみが示されている。
ＭＯＳＦＥＴ装置３０は、活性区域領域３２と、保護領域３４と、接続領域３６とを包含している。保護領域３４は活性区域領域３２と接続領域３６との間に介在している。
詳細には、活性区域領域３２は、ストリップ型の複数個のゲート領域２４及び複数個のソース領域２６を包含しており、その各々はそれ自身既知の態様で、Ｙ軸に対して平行な夫々の主要方向に沿って延在している。
接続領域３６は、導電経路（例えば、リング状の形状を有している）であり、それは全てのゲート領域２４を共通のゲート端子へ接続させている。
各ゲート領域２４は、特にポリシリコン又は金属からなり、例えば１．５μｍと４μｍとの間のＸ軸に沿って測った幅ｄＧ有している。
保護領域３４は、複数個の保護要素２１（「フューズ」とも呼称する）を包含しており、その各々は夫々のゲート領域２４と電気的接続をしている。特に、図３の実施例においては、各フューズ２１は夫々のゲート領域２４と構造的及び電気的な連続体である。即ち、フューズ２１及び夫々のゲート領域２４はモノリシック構成体を形成している。本発明の一つの側面によれば、ゲート領域２４及びフューズ２１の両者が導電性ポリシリコン又は金属物質からなる。更なる実施例においては、各フューズ２１は、それが結合されているゲート領域２４の物質とは異なる物質からなる（例えば、ゲート領域２４はポリシリコンからなりフューズ２１は金属からなる）。
各フューズ２１は、１実施例においては、それが結合されているゲート領域２４の夫々の幅ｄＧりも一層小さなＸ軸に沿って図った幅ｄＰ具備している実質的に平行六面体形状を有している。幅ｄＰ、例えば、１μｍと２．５μｍとの間である。
上述したこととの代替として、更なる実施例においては、各フューズ２１は、それが結合されているゲート領域２４の寸法（特に、幅ｄＧに等しい寸法（特に、ｄＰを有している。この場合には、短絡回路保護（即ち、ゲート領域２４の前にフューズ２１が溶融／破壊する能力）は、フューズ２１の物質を適切に選択することにより得られる（例えば、ゲート領域２４の物質と比較して一層低い温度に対しての溶融点を有している物質）。
接続領域３６は導電性部分２５を有しており、それはフューズ２１と連続しており且つフューズ２１と同一面上に延在している。特に、導電性部分２５はポリシリコン又は金属からなり、且つ各フューズ２１へ且つ該フューズ２１を介して各ゲート領域２４へ電気的に結合されており、導電性部分２５の上方で且つ導電性部分２５と電気的に接触して、金属層６３が延在して、それ自身既知の態様で、発生器２３へ電気的に結合される形態とされているパッドを形成している。
導電性部分２５は任意の形状を有することが可能であり、例えば、それは延在して、図３の領域３６の形状及び範囲に従うリングを形成する。代替的に、ストリップの形状で延在する複数個の導電性部分２５が存在することが可能であり、その各々はメタリゼーション６３と電気的にコンタクトしている。
１実施例において、各フューズ２１は、接続領域３６における夫々の導電性部分２５と構造的及び電気的に連続体である。換言すると、導電性部分２５と、それに結合されている夫々のフューズ２１と、このフューズ２１に結合されている夫々のゲート領域２４とがモノリシック構成体を形成している。異なる実施例においては、各フューズ２１は、それが結合されている導電性部分２５及びゲート領域２４の物質とは異なる物質から構成されている（例えば、ゲート領域２４と導電性領域２５とはポリシリコンからなり且つフューズ２１は金属からなる）。
図４は図３のＭＯＳＦＥＴ装置３０の断面図を示しており、特に、図４は図３中のスクライブラインＩＶ－ＩＶに沿って取ったものである。
詳細には、トランジスタ２０は、特にＳｉＣからなる基板４８を有しており、それは互いに反対側の第１及び第２面４８ａ，４８ｂを有している。特に、本実施例においては、「基板」という用語は開始基板上に成長させた一つ又はそれ以上のエピタキシャル層を包含する場合がある（必ずしも包含しているわけではない）構造的要素のことを意味している。
絶縁層５２（特に、ゲート酸化膜）が第１面４８ａ上を延在しており、それは、例えば、付着したシリコン酸化物（ＳｉＯ２からなり、Ｚ軸に沿って測った３０ｎｍと６０ｎｍと間の厚さを有している。
ゲート領域（ストリップ）２４が活性区域領域３２において絶縁層５２上を延在している。
特にＴＥＯＳからなるフィールドプレート酸化物層５４が、保護領域３４において及び接続領域３６において、絶縁層５２上を延在している。フィールドプレート酸化物層５４は、保護領域３４において、Ｚ軸に沿って測った０．５μｍと２．５μｍとの間の厚さを有している。フィールドプレート酸化物層５４は、接続領域３６において、Ｚ軸に沿って測った１μｍと２μｍとの間の厚さを有している。
Ｚ軸に沿って測った５μｍと１５μｍとの間の厚さｈのフューズ２１が、フィールドプレート層５４上で保護領域３４において延在している。１実施例において、フューズ２１は０．５μｍ２１．５μｍ２の間のＸＺ面断面（即ち、フューズ２１のベース面積）を有している。
１実施例によれば、前述したように、フューズ２１はゲート領域２４と電気的及び構造的な連続体である。更に、フューズ２１は、少なくとも、部分的に導電性領域２５と電気的及び構造的な連続体である。
更なる絶縁層５６が、夫々、活性領域３２において及び保護領域３４において、ゲート領域２４上及びフューズ２１上を延在している。絶縁層５６は、又、接続領域３６において、フューズ２１と連続している延在している導電性ストリップ上方を延在している。更なる絶縁層５６は、特に、ＴＥＯＳからなり且つＺ軸に沿って測った５００ｎｍと９００ｎｍとの間の厚さを有している。
例えばＡｌ／Ｓｉ／Ｃｕからなり且つＺ軸に沿って測った厚さが２．５μｍと７μｍとの間であるメタリゼーション層５８が、活性領域３２において、更なる絶縁層５６上を延在している。メタリゼーション層５８は、図２のトランジスタ２０の第１導通端子Ｓ（ソース）を形成している。
例えばＳｉＮからなるパッシベーション層６２が、活性領域３２、保護領域３４、及び接続領域３６において、特に、夫々、メタリゼーション層５８上、及び更なる絶縁層５６上を延在している。
金属層６３が、接続領域３６において、導電性部分２５に電気的にコンタクトするまで、絶縁層５６及びパッシベーション層６２を介して延在している。金属層６３（及び少なくとも部分的に下側の導電性部分２５も）が前述したゲートリングを形成し、従って、夫々のフューズ２１を介して、ゲート領域２４と電気的にコンタクトしている。
特にニッケルシリサイドからなるインターフェース層６４が第２面４８ｂ上を延在している。例えばＴｉ／Ｎｉ／Ａｕからなるメタリゼーション層６６がインターフェース層６４上を延在している。メタリゼーション層６６は図２のトランジスタ２０の第２導通端子Ｄ（ドレイン）を形成している。
本発明によれば、保護領域３４において、即ちフューズ２１において、埋設キャビティ６９が存在しており、それは絶縁層５６（Ｚに沿ってフューズ２１上方）を介して完全に且つフィールドプレート酸化物層５４（Ｚに沿ってフューズ２１下方）を介して部分的に延在している。フューズ２１は、キャビティ６９内に突出するフィールドプレート酸化物層５４の一部５４ａによって、キャビティ６９内に、支持されている。キャビティ６９はポリマー物質６８，特に絶縁性ポリマー物質（例えば、ポリイミド、ＰＩ、又はポリイミド－イソ－インドロキナザリネディオン（Ｐｏｌｙｉｍｉｄｅ－Ｉｓｏ－ＩｎｄｒｏＱｕｉｎａｚａｌｉｎｅｄｉｏｎｅ）、即ちＰＩＱ）によって上部において閉じられている。絶縁性ポリマー物質６８はパッシベーション層６２上方を延在しており、且つ、保護領域３４において、キャビティ６９及びフューズ２１に到達するまで、パッシベーション層６２及び絶縁層５６に形成された開口内に延在している、以下により良く例示されるように、絶縁性ポリマー層６８の形成は、キャビティ６９が絶縁性ポリマー層６８によって完全に充填されるものではなく、絶縁性ポリマー層６８によって上部において閉じられるようになされている。
通常の動作条件下においては、即ち図１Ａに示したタイプの欠陥が存在しない場合には、ゲート領域２４とソース領域２６との間に漏洩電流は存在せず、又は、いずれにしても、可能性のある漏洩電流は１０ｎＡの程度（ゲートバイアス電圧ＶＧＳ±２０Ｖ程度の場合）であるから無視可能なものである。逆に、前述した欠陥が存在する場合には、１ｍＡ程度か又はそれより僅かに少ない（例えば、０．８ｍＡより大きな）電流（即ち短絡回路電流ｉＳＣが観察される。
本発明者等が検証したところによれば、使用期間中に、特に約１ｍＡに等しい短絡回路電流ｉＳＣ約１ｍｓに等し時間ｔにわたってフューズ２１を介して流れる場合に、次式に従って１０４程度の温度変化ΔＴが発生する。
Figure 2024031899000002
 尚、ρはフューズ２１の電気的固有抵抗（ポリシリコンの場合には、１０ｅ－４・ｃｍに等しい）であり、ｃは比熱（ポリシリコンの場合には、７００Ｊ／ｋｇ・ｋｅＶに等しい）であり、Ｄはフューズ２１の物質の密度（ポリシリコンの場合には、２３３０ｋｇ／ｃｍ３等しい）であり、ｈはフューズ２１のＺ軸に沿っての厚さであり、且つｄＰフューズ２１のＸ軸に沿っての幅である。
本発明者等が更に検証したところでは、検討した時間期間においてのこの様な温度変化ΔＴはフューズ２１を溶融／破壊させ、その結果、トランジスタ２０を発生器２３（図２）から分離させることとなる。
その値がバイアス電圧ＶＧＳ依存しており且つ、いずれにしても、通常の動作条件下において観察可能な漏洩電流よりも一層大きいものであるゲート領域２４とソース領域２６との間の短絡回路電流ｉＳＣ存在する場合に、接続領域３６（使用期間中に発生器２３へ接続されている）とゲート領域２４との間の電気的接続を中断させるような態様でフューズ２１は構成されている。特に、フューズ２１は、短絡回路電流ｉＳＣ存在する場合にその物理的状態を変化（例えば、固体から溶融状態へ、又は固体から気体状態へ）させるような態様で構成されている。
従って、一般的に、通常の動作条件下における漏洩電流と比較して少なくとも１桁一層大きく臨界スレッシュホールド（例えば、臨界スレッシュホールドは５０ｎＡ以上）よりも一層大きな電流が存在する場合に、接続領域３６とゲート領域２４との間の電気的接続を中断させる（例えば、物理的状態を変化させることにより）ようにフューズ２１は構成されている。
フューズ２１の周りに埋設キャビティ６９が存在すること、換言すると、フューズ２１を少なくとも部分的に埋設キャビティ６９内に形成することは、フューズ２１の溶融状態又は気体状態にある物質が流動して埋設キャビティ６９内に回収されることを可能とする。この様に、フューズ２１の物質の状態変化に基づく局所的な圧力上昇によって発生される装置３０の損傷に関連する可能性のある問題が解消されている。
図５は、図４の実施例の代替例としての図３のＭＯＳＦＥＴ装置３０の実施例のスクライブラインＩＶ－ＩＶに沿って取った断面図である。図４に図示した要素に対応する要素には図５において同じ参照番号を付しており、更なる説明は割愛する。
図５の実施例において、各フューズ２１は、夫々のゲート領域２４と及び接続領域３６内に延在している導電性部分２５と電気的に連続しているが、この場合に、ゲート領域２４及び導電性部分２５はフューズ２１とモノリシック体を形成するものではない。フューズ２１は、ここでは、ゲート領域２４及び導電性部分２５の物質とは異なる物質によって形成されている（例えば、ゲート領域２４と導電性部分２５はポリシリコンからなり且つフューズ２１は金属からなる）。
図６Ａ―６Ｅは、本発明の１実施例に基づく図４のＭＯＳＦＥＴ装置３０を製造する夫々の工程を示している。
図６Ａを参照すると、例えばシリコンカーバイドＳｉＣからなる基板４８が設けられる。
次いで、正面側４８ａ上に、例えばＳｉＯ２らなる酸化物層５２がＣＶＤ付着及び／又は熱酸化によって形成される。その後に、フィールドプレート酸化物層５４が酸化物層５２上に形成され、より特定的には、フィールドプレート酸化物層５４は、フューズ２１を収容することが意図されている保護領域３４において、且つゲートリングを収容することが意図されている接続領域３６において、形成される。そのために、ＴＥＯＳを付着させてその後にパターニングを行って活性区域領域３２からフィールドプレート酸化物層５４を除去する工程を実施する。この様に、活性区域領域３２において、フィールドプレート酸化物層５４は、下側に存在する酸化物層５２に到達するまで除去される。
次いで、例えばポリシリコンからなる導電層を、活性区域領域３２における酸化物層５２上、及び保護領域３４及び接続領域３６におけるフィールドプレート酸化物層５４上に形成する。この導電層は、次いで、パターン形成されて（例えば、リソグラフィ及びエッチングの各工程によって）、夫々の領域３２，３４，及び３６において、端部領域２４，フューズ２１，及び導電性部分２５に関する導電性ストリップを形成する。
次いで、ゲート領域２４，フューズ２１，及び導電性部分２５の上にＴＥＯＳを付着させることによって絶縁層５６を形成する。
図６Ｂを参照すると、導電性部分２５に到達するまで接続領域３６において絶縁層５６に開口を形成し、次いで特に金属からなる導電性物質を付着させてメタリゼーション５８及び６３を形成する。メタリゼーション５８及び６３は保護領域３４において延在するものではない。
次いで、図６Ｃを参照すると、本方法は、ＳｉＮを付着してパッシベーション層６２の形成に進行する。該パッシベーション層は、メタリゼーション５８及び６３上、及び露出されている絶縁層５６（保護領域３４）上を延在している。
次いで、図６Ｄを参照すると、下側の絶縁層５６に到達するまで、保護領域３４において（即ち、メタリゼーション５８及び６３の間）、パッシベーション層６２のエッチングする工程を実施する。パッシベーション層６２のエッチングは、フューズ２１及び、特に、フューズ２１を収容する埋設キャビティ６９を形成することが所望される箇所において実施する。埋設キャビティ６９が形成されない箇所においては、パッシベーション層６２は除去されない。
図６Ｅを参照すると、開口８０が形成されており、絶縁層５６及びフィールドプレート酸化物層５４の物質が等方性エッチングによって除去されて埋設キャビティ６９を形成することが可能である。絶縁層５６とフィールドプレート酸化物層５４の物質は同じであるから、キャビティ６９を形成するためには、例えばＨＦ－（フッ化水素酸）を基礎とする化学物質を使用した単一のエッチングで十分である。図３に例示したように、ゲート領域２４及びフューズ２１はストリップ形状に延在していて、関連するフューズ２１の対応する幅よりも一層大きな寸法（Ｙ軸に沿って）を有する開口８０を形成しており、図６Ｅの工程のエッチングはフューズ２１のストリップに関して横方向にフィールドプレート酸化物層５４の部分へ延在してフューズ２１下側の物質を部分的に除去する。時間によって個のエッチングを調節することによって、フィールドプレート酸化物層５４の一部がフューズ２１の下側及び垂直方向に整合して位置されて、フューズ２１を物理的に支持する（即ち、前述した部分５４ａ）。
次いで、前述したパターン形成したポリイミド、ＰＩ、又はポリイミド－イソ－インドロキナザリネディオン、ＰＩＱ等からなる絶縁性ポリマー層６８を形成する工程を実施する。該ポリマー物質ＰＩ又はＰＩＱはそれ自身既知の態様で付着させる。
該ポリマー物質ＰＩ又はＰＩＱは、スピニング技術によって付着させることが可能であることが知られている物質である。それが回転しているウエハ上に液相で付与されると、それは薄い膜を形成し、該膜は、次いで、必要である場合には、熱処理によって稠密化される。ポリマー物質ＰＩ又はＰＩＱの平坦化及び粘性特性のために、それは該フューズを収容しているキャビティ内に完全に浸透することはなく該キャビティの上部を閉塞する。
従って、図４の装置３９が得られる。
図７Ａ―７Ｅは、本発明の１実施例に基づく、図５のＭＯＳＦＥＴ装置３０の夫々の製造工程を示している。
図７Ａを参照すると、例えばシリコンカーバイドＳｉＣからなる基板４８が用意される。
次いで、図６Ａについて説明した如くに、例えばＳｉＯ２らなる酸化物層５２が正面側４８ａ上に形成される。
その後、フィールドプレート酸化物層５４が酸化物層５２の上に形成されるが、より特定的には、フィールドプレート酸化物層５４は、フューズ２１を収容することが意図されている保護領域３４において及びゲートリングを収容することが意図されている接続領域３６において形成される。そのために、ＴＥＯＳを付着させ且つその後にＴＥＯＳをパターン形成して活性区域領域３２からフィールドプレート酸化物層５４を除去する工程が実施される。この様に、活性区域領域３２において、フィールドプレート酸化物層５４は下側の酸化物層５２に到達するまで除去される。
次いで、例えばポリシリコンからなる導電層を、活性区域領域３２における酸化物層５２の上、及び保護領域３４と接続領域３６におけるフィールドプレート酸化物層５４の上に形成し、次いで、この導電層をパターン形成（例えば、リソグラフィ工程とエッチング工程）して、夫々の領域３２及び３６において、ゲート領域２４及び導電性部分２５に関する導電性ストリップを形成する。該ポリシリコン導電層は保護領域３４において除去され、即ち、それは、フューズ２１の形成が予定される個所において除去される。
次いで、ゲート領域２４及び導電性部分２５の上、及び該ポリシリコン層が欠如している保護領域３４におけるフィールドプレート酸化物層５４にわたってＴＥＯＳを付着させることにより絶縁層５６を形成する。
図７Ｂを参照すると、絶縁層５６を、ゲート領域２４と導電性部分２５との間の保護領域３４において除去し、ゲート領域２４の及び導電性部分２５の夫々の端子部分を露出させる。次いで、導電性物質（例えば、Ｔｉ、又はＴｉＮ、又はＡｌ、又はＮｉ等）、より特定的には金属を付着し且つパターン形成する工程を実施する。この導電性物質の付着は、特に、ゲート領域２４の及び露出されている導電性部分２５の端子部分上、及びゲート領域２４と導電性部分２５の間のフィールドプレート酸化物層５４上、において実施される。従って、フューズ２１が形成される。
次いで、本方法は、図６Ｂ－６Ｅのものに類似した工程で進行するので、その詳細な説明は割愛する。
従って、図５の装置３０が得られる。
本発明に基づく本発明の特性を吟味することから、本発明が提供する利点は明らかとなる。
特に、パッシベーション皮膜を修正すること無しにフューズが実現されており、一方、破壊された後のフューズの溶融した／気体状の物質は本装置の構造に悪影響を及ぼすこと無しに排出する十分な空間を有している。
更に、それらが使用される特定の適用例によって要求される電流を適切に管理するために互いに並列接続されており且つ互いに協働する複数個のトランジスタによって形成されているＭＯＳＦＥＴ装置において、該ＭＯＳＦＥＴ装置に属する唯一つのトランジスタだけの障害の場合に、その単一の欠陥性のトランジスタを切断し、良好な電気的絶縁性特性を維持し且つ該装置の電流の流れに関して些細な損失を有することによって、全体的なＭＯＳＦＥＴ装置の機能性を回復させることが可能である。
更に、使用中において０．８ｍＡより大きな漏洩電流に起因してＭＯＳＦＥＴ装置の一つ又はそれ以上のトランジスタのゲート端子とソース端子との間の絶縁性が劣化した場合に、その様な一つ又はそれ以上の劣化したトランジスタに関連するフューズが溶融してその劣化したトランジスタを自動的に切り離すこととなる。
最後に、本発明の技術的範囲を逸脱すること無しに、本発明の修正及び変更を行うことが可能であることは勿論である。
例えば、本発明は、例えばＳｉ、ＧａＮ（窒化ガリウム）、又はガラス又はその他の物質などのＳｉＣ以外の物質からなる基板を有する装置にも適用可能である。
更に、本発明は、ＭＯＳＦＥＴ以外の装置にも適用可能であり、例えば、ＧａＮパワー装置、ＬＤＭＯＳ（横方向拡散ＭＯＳ）、ＶＭＯＳ（縦型ＭＯＳ）、ＤＭＯＳ（拡散型ＭＯＳ）、ＣＭＯＳ（相補的ＭＯＳ）、又は制御端子と少なくとも1個の導通端子とを具備するその他の集積回路装置などがある。
更に、装置３０は１個又はそれ以上の水平チャンネルＭＯＳＦＥＴトランジスタを包含することが可能である。
更に、装置３０は単一のトランジスタ２０によって形成することが可能である。この場合には、フューズ２１の溶融／破壊は装置３０全体の動作を中断させる。この実施例は、装置３０が複雑な電子システム内に組み込まれており且つ該電子システムの動作にとって致命的なではない（例えば、冗長性の存在）が、この装置３０の欠陥が該電子システムのその他の要素の動作に影響を及ぼす可能性があるような場合に有用である場合がある。
更に、図４及び５の実施例において、フューズ２１は、金属又はゲート領域２４及び／又は接続領域３６の物質とは異なる物質から構成することが可能であり、例えば、１Ω・ｃｍより低い電気的固有抵抗を有する導電性ポリマーから構成することが可能である。
更に、フューズ２１は、平行六面体形状とは異なる幾何学的形状を有することが可能であり、例えば、円筒形状又は大略多面体形状等とすることが可能である。
更なる実施例によれば、保護要素２１は、物理的状態の変化は無いが短絡回路電流ｉＳＣ存在によって保護要素２１を破壊する（直接的に又は更なる要素の存在による仲介により）ことによって、接続領域３６とゲート領域２４との間の電気的接続を中断させる構成とされる。
更に、キャビティ６０は、それを形成するために使用されるエッチングのタイプに依存して、前述したものとは異なる形状を有することが可能である。
更なる実施例においては、各フューズ２１に対して複数個のキャビティ６９が存在しており、それらはフューズ２１の主要方向に沿って（即ち、Ｙ方向に沿って）互いに整合して配列されている。図８は、例示としてのこの実施例を示している。理解されるように、キャビティ６９は、Ｙに沿って互いに直列に延在しており且つ互いに離隔されている。

Claims (14)

  1. 特にシリコンカーバイドを包含している固体ボディ（４８）、
    該固体ボディ（４８）内に延在しているゲート端子（２４）、
    該固体ボディ（４８）の第１側部に延在しており前記ゲート端子（２４）のバイアス電圧（ＶＧＳの発生器（２３）へ電気的に結合可能であるように構成されている導電性経路（３６）、
    該ゲート端子（２４）及び該導電性経路（３６）へ結合されておりソリッドステート物質からなる保護要素（２１）であって、該ゲート端子（２４）と該導電性経路（３６）との間の電気的接続を形成しており、且つ前記保護要素（２１）を介しての臨界スレッシュホールドよりも大きな漏洩電流（ｉＳＣに応答して、固体状態から溶融又は気体状態へ遷移して前記電気的接続を中断させる構成とされている前記保護要素（２１）、
    を有しており、更に、
    前記保護要素（２１）を少なくとも部分的に収容する埋設キャビティ（６９）が該固体ボディ（４８）内に設けられていることを特徴とする電子装置（２０；３０）。
  2. 該埋設キャビティ（６９）が該保護要素（２１）の溶融したか又は気体状態にある物質を収容する構成とされている請求項１に記載の電子装置。
  3. 該埋設キャビティ（６９）が、少なくとも部分的に前記保護要素（２１）を支持するための支持体を収容している先行する請求項の内のいずれか１項に記載の電子装置。
  4. 該保護要素（２１）がフューズである先行する請求項の内のいずれか１項に記載の電子装置。
  5. 該保護要素（２１）が、ポリシリコン、金属、又は導電性ポリマーの中から選択された１０Ω・ｃｍより低い電気的固有抵抗を有している物質からなる先行する請求項の内のいずれか１項に記載の電子装置。
  6. 該保護要素（２１）、該ゲート端子（２４）、及び該導電性経路（３６）が一つのモノリシック構成体を形成している先行する請求項の内のいずれか１項に記載の電子装置。
  7. 前記埋設キャビティ（６９）をその上部において閉塞する特にポリマー物質からなる被覆層（６８）を更に有している先行する請求項の内のいずれか１項に記載の電子装置。
  8. 該被覆層（６８）が該保護要素（２１）と物理的に接触することによって該埋設キャビティ内に部分的に延在している請求項７に記載の電子装置。
  9. 該被覆層（６８）が、ポリイミドＰＩ、又はポリイミド－イソ－インドロキナザリネディオンＰＩＱからなる請求項７又は８に記載の電子装置。
  10. 該被覆層（６８）が、該固体ボディの機械的抵抗力と比較して一層低い機械的抵抗力を有している請求項７－９の内のいずれか１項に記載の電子装置。
  11. 該保護要素（２１）が金属からなり且つ部分的に該ゲート端子（２４）上及び該導電性経路（３６）上を延在しており、前記ゲート端子（２４）及び前記導電性経路（３６）が専ら該保護要素（２１）によって互いに電気的に結合されている先行する請求項の内のいずれか１項に記載の電子装置。
  12. 前記固体ボディがシリコンカーバイドＳｉＣを包含しており、且つ本装置が縦型導通ＭＯＳＦＥＴであり且つ該固体ボディ（４８）の第１側部において該ゲート端子に対して横方向に該固体ボディ（４８）内を延在しているソース端子（２６）と、該固体ボディ（４８）の該第１側部とは反対側の第２側部において延在しているドレイン端子（６６）とを更に包含している先行する請求項の内の何れか１項に記載の電子装置。
  13. 該ゲート端子（２４）がストリップ型のものである先行する請求項の内のいずれか１項に記載の電子装置。
  14. 固体ボディ（４８）内にゲート端子（２４）を形成する工程、
    該ゲート端子のバイアス電圧（ＶＧＳの発生器（２３）へ電気的に結合可能に構成されている導電性経路（３６）を形成する工程、
    該ゲート端子（２４）及び該導電性経路（３６）へ結合してソリッドステート物質からなる保護要素（２１）を形成する工程であって、該ゲート端子（２１）と該導電性経路（３６）との間の電気的接続を形成し且つ臨界スレッシュホールドよりも大きな前記保護要素（２１）を介しての漏洩電流（ｉＳＣに応答して該固体状態から溶融した又は気体の状態へ遷移して前記電気的接続を中断する構成とされている前記保護要素（２１）を形成する工程、
    を包含しており、更に、
    前記保護要素（２１）を少なくとも部分的に収容する埋設キャビティ（６９）を該固体ボディ（４８）内に形成する工程、
    を包含していることを特徴とする電子装置（２０；３０）を製造する方法。
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