CN117637709A - 具有用于短路保护的熔丝元件的sic基电子器件及其制造方法 - Google Patents

具有用于短路保护的熔丝元件的sic基电子器件及其制造方法 Download PDF

Info

Publication number
CN117637709A
CN117637709A CN202311072749.2A CN202311072749A CN117637709A CN 117637709 A CN117637709 A CN 117637709A CN 202311072749 A CN202311072749 A CN 202311072749A CN 117637709 A CN117637709 A CN 117637709A
Authority
CN
China
Prior art keywords
gate terminal
electronic device
conductive
protection element
conductive path
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311072749.2A
Other languages
English (en)
Inventor
L·L·斯卡利亚
C·M·卡玛勒里
E·扎内蒂
A·鲁索
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SRL filed Critical STMicroelectronics SRL
Publication of CN117637709A publication Critical patent/CN117637709A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

SiC基MOSFET电子器件，包括：固体本体；栅极端子，其延伸到该固体本体中；导电路径，在该固体本体的第一侧处延伸，被配置为可被电耦合到偏置电压的发生器；固态材料的保护元件，被耦合到该栅极端子和该导电路径，该保护元件在该栅极端子和该导电路径之间形成电连接，并且被配置为响应于通过该保护元件的漏电流大于临界阈值而从该固态变为熔化或者气态而中断该电连接；掩埋腔，在该固体本体中，至少部分地容纳该保护元件。

Description

具有用于短路保护的熔丝元件的SIC基电子器件及其制造 方法
技术领域
本公开涉及一种提供有保护元件的电子器件，特别是功率MOSFET，并且涉及一种用于制造该电子器件的方法。
背景技术
许多科学论文报道了碳化硅(SiC)MOSFET器件的良好开关性能。从工业角度来看，除了开关性能之外，SiC器件还具有良好的结构稳健性，这对于功率系统是所期望的特性。
在制造和处理SiC晶圆的步骤期间，由于SiC的高硬度，机器和SiC晶圆之间的相互作用可能导致碎片的释放。因此，该类碎片可能永久地沉积在同一晶圆的表面上并且形成局部缺陷，这可能影响最终MOSFET器件的功能。
在此方面，图1A以横向截面视图图示了晶体管1，特别是垂直沟道MOSFET晶体管，包括：SiC衬底8；栅极区域4(例如多晶硅)，布置在衬底8的第一表面上；本体区域5，在第一表面延伸到衬底8中；源极区域6，在衬底8的第一表面延伸到本体区域5中；以及漏极区域7，在衬底8的与第一表面相对的第二表面延伸。
晶体管1具有介于栅极区域4和源极区域6之间的碎片2。此外，栅极氧化物层10在源极区域6上方、衬底8和栅极区域4之间延伸；特别地，碎片2延伸通过栅极氧化物层10，贯穿后者的整个厚度，将源极区域6和栅极区域4彼此电连接。因此，碎片2是点状缺陷，该点状缺陷使栅极区域4与源极区域6短路。
图1B是图1A的晶体管1的电路表示。
在使用中，当栅极区域4被偏置电压VGS偏置时，碎片2形成导电路径，该导电路径导致电流iSC在栅极区域4和源极区域6之间流动(下文中也称为栅极区域4和源极区域6之间的“短路电流”)。在存在该电流iSC的情况下，晶体管1故障。
在由栅极氧化物形成过程导致的缺陷的情况下，可能出现类似的问题，导致通过栅极区域4和源极区域6之间的直接连接或者隧道效应形成泄漏路径。
类似地，上面所描述的类型的缺陷也可以或者替代地形成在栅极区域4和漏极区域7之间。
商用的MOSFET器件通常由图1A、图1B中示出的类型的多个晶体管1形成，该多个晶体管彼此并联并且彼此配合，以便适当地管理使用它们的特定应用所利用的电流。在属于MOSFET器件的甚至仅一个晶体管1故障的情况下，整个MOSFET器件被废弃；这导致制造成本的增加。
因此，需要提供一种解决上面阐述问题的方案。
发明内容
根据本公开，提供了一种提供有保护元件的电子器件以及用于制造该电子器件的方法。保护元件是被耦合到栅极条带的熔丝。
附图说明
为了更好地理解本公开的各个实施例，现在参考附图仅以非限制性示例的方式描述实施例，在附图中：
图1A示出了根据已知类型的实施例的MOSFET晶体管的横截面视图，并且该MOSFET晶体管具有通过栅极氧化物的缺陷，该缺陷导致栅极端子和源极端子之间的直接电连接通过；
图1B示出了图1A的MOSFET晶体管的电路图；
图2示出了根据本公开的一个方面的提供有熔丝型保护元件的MOSFET晶体管的电路图；
图3以平面图示出了包括多个图2的MOSFET晶体管的MOSFET器件的一部分的布局；
图4是根据本公开的实施例的、沿着图3中的划线IV-IV截取的图3的MOSFET器件的、横向截面视图；
图5是根据本公开的另一个实施例的、沿着图3中的划线IV-IV截取的图3的MOSFET器件的、横向截面视图；
图6A至图6E以横向截面视图图示了根据本公开的实施例的图4的MOSFET器件的制造步骤；
图7A至图7E以横向截面视图图示了根据本公开的另一个实施例的图5的MOSFET器件的制造步骤；以及
图8是根据本公开的另一个实施例的、沿着图3中的划线IV-IV截取的图3的MOSFET器件的、横向截面视图。
具体实施方式
图2图示了根据本公开的一个方面的晶体管20，特别是垂直沟道MOSFET，甚至更特别是功率MOSFET的等效电路。晶体管20以本身已知的方式并且如参考图1A、图1B简要描述的那样包括：栅极区域或者栅极24(形成控制端子G)，在使用中可被耦合到偏置电压VGS的发生器23；源极区域或者源极26(形成第一导电端子S)；以及漏极区域或者漏极27(形成第二导电端子D)。
特别地，根据本公开的实施例，保护元件21介于栅极区域24和发生器23之间。更特别地，保护元件21是熔丝，被配置为在存在短路电流iSC(在图1B中图示并且参考此图描述)的情况下中断发生器23和栅极区域24之间的电连接，短路电流iSC是由缺陷或者点状缺陷2(如前所述，后者在图1A中示例性地图示)的存在导致的。
根据本公开的实施例的MOSFET器件由图2中示出的类型的多个(两个或者更多个)晶体管20彼此并联形成。在晶体管20故障的情况下，该晶体管20生成流过一个或者多个熔丝21的短路电流，该短路电流高于器件正常操作期间的预期值，相应的熔丝21熔化/熔断，导致发生器23和源极区域26之间的短路电流iSC通过栅极区域24和点状缺陷2的流动中断。
图3在三轴笛卡尔参考系X、Y、Z中示出了根据本公开的实施例的MOSFET器件30的一部分；特别地，在XY平面俯视图中示出了MOSFET器件30。
MOSFET器件30包括有源区区域32、保护区域34和连接区域36。保护区域34介于有源区区域32和连接区域36之间。
详细地，有源区区域32包括条带类型的多个栅极区域24和多个源极区域26，每个栅极区域24和每个源极区域26以本身已知的方式沿着平行于Y轴线的相应主方向延伸。
连接区域36是将所有栅极区域24连接到公共栅极端子的导电路径(例如，具有环状形状)。
每个栅极区域24，特别是多晶硅或者金属的栅极区域，具有沿着X轴线测量的宽度dG，例如包括在1.5μm和4μm之间。
保护区域34包括多个保护元件21(也称为“熔丝”)，每个保护元件与相应的栅极区域24电连接。特别地，在图3的实施例中，每个熔丝21与相应的栅极区域24在结构和电上是连续的。换句话说，熔丝21和相应的栅极区域24形成单片结构。根据本公开的一个方面，栅极区域24和熔丝21两者都是导电多晶硅或者金属材料。在另一个实施例中，每个熔丝21相对于被与其耦合的栅极区域24的材料是不同的材料(例如，栅极区域24是多晶硅并且熔丝21是金属)。
在一个实施例中，每个熔丝21具有基本平行六面体的形状，其中沿着X轴线测量的宽度dP小于与其被耦合的栅极区域24的相应宽度dG。宽度dP例如包含在1μm至2.5μm之间。
替代地，在另一个实施例中，每个熔丝21的尺寸(特别是宽度dP)等于其被耦合的栅极区域24的尺寸(特别是宽度dG)。在此情况下，短路保护(即，熔丝21在栅极区域24之前熔化/熔断的能力)通过适当地选择熔丝21的材料(相对于栅极区域24的材料具有较低温度的熔点的材料)来获得。
连接区域36包括导电部分25，该导电部分与熔丝21共面延伸并且与熔丝21连续。特别地，导电部分25是多晶硅或者金属的，并且被电耦合到每个熔丝21，并且通过熔丝21被电耦合到每个栅极区域24；金属层63在导电部分25上方延伸，并且与导电部分25电接触，形成被配置为以本身已知的方式被电耦合到发生器23的焊盘。
导电部分25可以具有任何形状，例如延伸以形成遵循图3的区域36的形状和延伸的环。替代地，可以存在多个导电部分25，该多个导电部分以条带的形式延伸，该多个导电部分中的每个导电部分都与金属化层63电接触。
在一个实施例中，每个熔丝21与连接区域36中的相应导电部分25在结构和电上是连续的。换句话说，导电部分25、被耦合到其上的相应熔丝21和被耦合到该熔丝21的相应栅极区域24形成单片结构。在不同的实施例中，每个熔丝21的材料不同于栅极区域24和被与其耦合的导电区域25的材料(例如，栅极区域24和导电区域25是多晶硅，熔丝21是金属)。
图4示出了图3的MOSFET器件30的横截面视图；特别地，图4是沿着图3的划线IV-IV截取的。
详细地，晶体管20包括衬底48(特别是SiC的衬底)，该衬底具有彼此相对的第一面48a和第二面48b。特别地，在本实施例中，术语“衬底”是指可以包括(但不一定包括)生长在起始衬底上的一个或者多个外延层的结构元件。
绝缘层52(特别地，栅极氧化物)(例如沉积的氧化硅(SiO2))，具有沿着Z轴线测量的包含在30nm和60nm之间的在第一面48a上延伸的厚度。
栅极区域(条带)24在绝缘层52上的有源区区域32处延伸。
场板氧化物层54(特别是TEOS)，在绝缘层52上的保护区域34处和连接区域36处延伸。场板氧化物层54在保护区域34处沿着Z轴线测量的厚度包括在0.5μm和2.5μm之间。场板氧化物层54在连接区域36处沿着Z轴线测量的厚度包括在1μm和2μm之间。衬底48、绝缘层52和场板氧化物层54中的一者或者多者形成器件30的本体。
沿着Z轴线测量的厚度为h的熔丝21包括在5μm和15μm之间，在场板氧化物层54上的保护区域34处延伸。在一个实施例中，熔丝21具有包括在0.5μm2和1.5μm2之间的XZ平面截面(即，熔丝21的基极区域)。
根据一个实施例，如上所述，熔丝21与栅极区域24在结构和电上是连续的。此外，熔丝21至少部分地与导电区域25在结构和电上是连续的。
另一个绝缘层56相应地在有源区域32和保护区域34处的栅极区域24和熔丝21上延伸。绝缘层56也在与熔丝21连续延伸的导电条带上方的连接区域36处延伸。另一个绝缘层56特别是由TEOS制成并且具有沿着Z轴线测量的厚度包括在500nm和900nm之间。
金属化层58(例如Al/Si/Cu的金属化层)在另一个绝缘层56上的有源区域32处延伸，并且沿着Z轴线测量的厚度包括在2.5μm和7μm之间。金属化层58形成图2的晶体管2的第一导电端子S(源极)。
例如SiN的钝化层62在有源区域32、保护区域34和连接区域36处(特别是相应地在金属化层58上和另一个绝缘层56上)延伸。
金属层63在连接区域36处延伸通过绝缘层56和钝化层62，直到电接触导电部分25。金属层63(并且至少部分地还有下面的导电部分25)形成上述栅极环，并且因此通过相应的熔丝21与栅极区域24电接触。
对接层64(特别是硅化镍的对接层)在第二面48b上延伸。例如Ti/Ni/Au的金属化层66在对接层64上延伸。金属化层66形成图2的晶体管20的第二导电端子D(漏极)。
根据本公开的实施例，在保护区域34处，即在熔丝21处，存在掩埋腔69，该掩埋腔完全延伸通过绝缘层56(沿着Z在熔丝21上方)并且部分延伸通过场板氧化物层54(沿着Z在熔丝21下方)。熔丝21在腔69中由场板氧化物层54的在腔69内突出的部分54a支撑。腔69在顶部由聚合物层68(特别是绝缘的(例如，聚酰亚胺、PI或者聚酰亚胺-异-吲哚喹啉二酮，PIQ))封闭。绝缘聚合物层68在钝化层62上方延伸并且在保护区域34处延伸到通过钝化层62和绝缘层56形成的开口中，直到到达腔69和熔丝21。如下文更好地图示的，绝缘聚合物层68的形成使得腔69没有被绝缘聚合物层68完全填充，而是在顶部被绝缘聚合物层68封闭。
在正常操作条件下，即，在没有1A中示出的类型的缺陷的情况下，在栅极区域24和源极区域26之间没有泄漏电流，或者，在任何情况下，可能的泄漏电流为10nA(对于±20V的数量级的栅极偏置电压VGS)，并且因此可以忽略不计。相反，在存在前述缺陷的情况下，观察到mA数量级或者稍小(例如，大于0.8mA)的电流(即，短路电流iSC)。
申请人已经证实，在使用期间，当短路电流iSC(特别是等于约1mA)流过熔丝21等于约1ms的时间t时，104K的温度变化ΔT将根据下式展开：
其中ρ是熔丝21的电阻率(在多晶硅等于10e-4Ω·cm的情况下)，c是比热(在多晶硅等于700J/kg·keV的情况下)，D是熔丝21的材料密度(在多晶硅等于2330kg/m3的情况下)，h是沿着熔丝21的Z轴线的厚度，并且dP是沿着熔丝21的X轴线的宽度。
申请人还验证了在所考虑的时间间隔中，此类温度变化ΔT导致熔丝21熔化/熔断，导致晶体管20与发生器23绝缘(图2)。
熔丝21被设计成在栅极区域24和源极区域26之间存在短路电流iSC的情况下中断连接区域36(在使用中连接到发生器23)和栅极区域24之间的电连接，短路电流iSC的值取决于偏置电压VGS并且在任何情况下都大于正常操作条件下可观察到的泄漏电流。特别地，熔丝21被设计成在存在短路电流iSC的情况下改变物理状态(例如，从固态到熔化或者从固态到气态)。
因此，一般来说，熔丝21被设计成在存在大于临界阈值的电流的情况下中断连接区域36和栅极区域24之间的电连接(例如，通过改变物理状态)，该临界阈值等于相对于正常操作条件下的泄漏电流高至少一个量级(例如，临界阈值等于或者大于50nA)。
围绕熔丝21的掩埋腔69的存在，或者换句话说，熔丝21至少部分地形成在掩埋腔69内，允许熔丝21的熔化或者气态的材料流动并且聚集在掩埋腔69内。以此方式，克服了由熔丝21的材料状态改变后压力的局部增加导致的与器件30的损坏相关的可能问题。
图5示出了替代图4的实施例的、图3的MOSFET器件30的实施例的、沿着划线IV-IV截取的横向的截面视图。对应于图4中示出的元件在图5中用相同的附图标记指示并且不再进一步描述。
在图5的实施例中，每个熔丝21与相应的栅极区域24以及延伸到连接区域36中的导电部分25电连接；然而，在此情况下，栅极区域24和导电部分25不与熔丝21形成单体。这里，熔丝21由不同于栅极区域24和导电部分25的材料形成(例如，导电部分25是多晶硅的，并且熔丝21是金属的)。
图6A至图6E示出了根据本公开的实施例的图4的MOSFET器件30的制造步骤。
参考图6A，提供了例如碳化硅SiC的衬底48。
然后，在前侧48a上，通过CVD沉积和/或热氧化形成氧化物层52，例如SiO2。随后，在氧化物层52上形成场板氧化物层54；更特别地，场板氧化物层54形成在用于容纳熔丝21的保护区域34处以及用于容纳栅极环的连接区域36处。为此，执行沉积TEOS并且随后对其进行图案化以从有源区区域32移除场板氧化物层54的步骤。以此方式，在有源区区域32处，场板氧化物层54被移除直到到达下面的氧化物层52。
然后，在有源区区域32中的氧化物层52上以及保护区域34和连接区域36中的场板氧化物层54上，形成例如多晶硅的导电层；该导电层然后被图案化(例如，通过光刻和蚀刻步骤)以在相应的区域32、34和36中形成与栅极区域24、熔丝21和导电部分25相关的导电条带。
然后，通过在栅极区域24、熔丝21和导电部分25上沉积TEOS来形成绝缘层56。
参考图6B，绝缘层56在连接区域36处开口，直到到达导电部分25；然后沉积导电材料或者导电层，特别是金属，以形成金属化层58和63。金属化层58和63不在保护区域34处延伸。
然后，如图6C所示，该方法继续形成钝化层62，沉积SiN。钝化层在金属化层58和63上以及绝缘层56上延伸，其中绝缘层56被暴露(保护区域34)。
然后，如图6D所示，在保护区域34(即，在金属化层58和63之间)处执行蚀刻钝化层62的步骤，直到到达下面的绝缘层56。在需要形成熔丝21并且特别是容纳熔丝21的掩埋腔69的地方执行钝化层62的蚀刻。在没有形成掩埋腔69的地方，钝化层62没有被移除。
因此形成了开口80，通过该开口(图6E)，可以通过各向同性蚀刻移除绝缘层56和场板氧化物层54的材料，以形成掩埋腔69。因为绝缘层56和场板氧化物层54的材料是相同的，所以使用例如基于HF-(氢氟酸)的化学物质的单次蚀刻足以形成腔69。如图3所示，由于栅极区域24和熔丝21以条带形式延伸，形成尺寸(沿着Y轴线)大于相关熔丝21的对应宽度的开口80，所以图6E的步骤的蚀刻延伸至场板氧化物层54相对于熔丝21的条带横向的部分，部分移除了熔丝21下方的材料。通过随时间调整蚀刻，场板氧化物层54的一部分可以保持在熔丝21下方并且与熔丝21垂直对准以物理支撑熔丝21(即，先前描述的部分54a)。
然后执行形成由所述的图案化的聚酰亚胺PI或者聚酰亚胺-异-吲哚喹啉二酮PIQ制成的绝缘聚合物层68的步骤。聚合物材料P1或者PIQ以本身已知的方式沉积。
已知聚合物材料PI或者PIQ是可以通过旋转技术沉积的材料。当它以液相分配在旋转的晶圆上时，它形成一层薄膜，然后如果需要的话，通过热处理使该薄膜变得更致密。考虑到聚合物材料PI或者PIQ的平坦化和粘性特性，它不会完全渗透到容纳熔丝的腔内，而是在顶部将其封闭。
由此获得了图4的器件30。
图7A至图7E示出了根据本公开的实施例的图5的MOSFET器件30的制造步骤。
参考图7A，提供了例如碳化硅SiC的衬底48。
然后，如参考图6A，在前侧48a上形成氧化物层52，例如SiO2。
随后，在氧化物层52上形成场板氧化物层54；更特别地，场板氧化物层54形成在用于容纳熔丝21的保护区域34和用于容纳栅极环的连接区域36。为此，执行沉积TEOS并且随后对其进行图案化以从有源区区域32移除场板氧化物层54的步骤。以此方式，在有源区区域32处，场板氧化物层54被移除直到到达下面的氧化物层52。
然后，在有源区区域32中的氧化物层52上以及保护区域34和连接区域36中的场板氧化物层54上，形成例如多晶硅的导电层；该导电层然后被图案化(例如，通过光刻和蚀刻步骤)以在相应的区域32和36中形成与栅极区域24和导电部分25相关的导电条带。多晶硅导电层在保护区域34处被移除，即，多晶硅导电层在可预见形成熔丝21的地方被移除。
然后，通过在栅极区域24和导电部分25上以及在多晶硅层缺失的保护区域34中的场板氧化物层54上方沉积TEOS来形成绝缘层56。
参考图7B，在栅极区域24和导电部分25之间的保护区域34中，绝缘层56被移除，暴露出栅极区域24和导电部分25的相应端子部分。然后，执行沉积和图案化导电材料(诸如Ti、或者TiN、或者Al、或者Ni)，尤其是金属的步骤。该导电材料的沉积特别是在暴露的栅极区域24和导电部分25的终端部分上，以及包括在栅极区域24和导电部分25之间的场板氧化物层54上进行。由此形成熔丝21。
然后，该方法进行与图6B至图6E类似的步骤，并且因此不再进一步描述。
由此获得了图5的器件30。
根据对本公开中描述的各种实施例的特征的检查，这些实施例提供的优点是明显的。
特别地，在不修改钝化覆盖层的情况下实现熔丝，同时熔丝的熔化/气态材料在断开后具有足够的空间来排出，而不会负面影响器件的结构。
此外，在由多个晶体管形成的MOSFET器件中，该多个晶体管彼此并联连接并且彼此配合，以便适当地管理使用它们的特定应用所利用的电流，在属于该MOSFET器件的甚至仅一个晶体管故障的情况下，整个MOSFET器件的功能可以通过断开单个故障晶体管、保持良好的电绝缘特性并且具有器件电流的部分损失来恢复。
此外，在使用中，在MOSFET器件的一个或者多个晶体管的栅极端子和源极端之间的绝缘由于大于0.8mA的漏电流而劣化的情况下，与这一个或者多个劣化的晶体管相关的熔丝将熔化，从而自动隔离劣化的晶体管。
最后，很明显，在不脱离本公开的范围的情况下，可以对本文已经描述和图示的内容进行修改和变化。
例如，本公开的各种实施例可以应用于具有不同于SiC的材料(例如Si、GaN(氮化镓)或者玻璃或者其他材料)的衬底的器件。
此外，本公开的各种实施例在除了MOSFET之外的器件(例如GaN功率器件、LDMOS(“横向扩散MOS”)、VMOS(“垂直MOS”)、DMOS(“扩散MOS”)、CMOS(“互补MOS”)或者提供有控制端子和至少一个导电端子的其他集成器件)中找到应用。
此外，器件30可以包括一个或者多个水平沟道MOSFET晶体管。
此外，器件30可以由单个晶体管20形成。在此情况下，熔丝21的熔化/熔断中断了整个器件30的操作。在器件30集成在复杂的电子系统中并且对于电子系统的操作不是至关重要的情况下(例如，在存在冗余的情况下)，该实施例可能是有用的，但是其中该器件30的故障可能危及电子系统的其他元件的操作。
此外，在图4和图5的实施例中，熔丝21可以是不同于金属或者栅极区域24和/或连接区域36的材料的材料，例如电阻率低于Ωcm的导电聚合物。
此外，熔丝21可以具有不同于平行六面体形状的几何形状，例如圆柱形或者一般的多面体形状。
根据另一个实施例，保护元件21被配置为在没有物理状态改变的情况下中断连接区域36和栅极区域24之间的电连接，但是在存在短路电流iSC的情况下通过断开(直接或者通过另一个元件的存在来调节)保护元件21来中断。
此外，很明显，根据用于形成腔的蚀刻类型，腔69可以具有与已经示出的不同的形状。
在另一个实施例中，存在用于每个熔丝21的多个腔69，该多个腔沿着熔丝21的主延伸方向(即，沿着Y方向)彼此对准地布置。图8以举例的方式示出了该实施例。如可注意到的，腔69沿着Y彼此串联延伸并且彼此分离。
一种电子器件(20；30)可以概括为包括：固体本体(48)，特别是包括碳化硅；栅极端子(24)，延伸到固体本体(48)中；导电路径(36)，在固体本体(48)的第一侧延伸，被配置为可被电耦合到所述栅极端子(24)的偏置电压(VGS)的发生器(23)；固态材料的保护元件(21)，被耦合到栅极端子(24)和导电路径(36)，保护元件(21)在栅极端子(24)和导电路径(36)之间形成电连接，并且被配置为响应于通过所述保护元件(21)的大于临界阈值的泄漏电流(iSC)，从固态变为熔化或者气态，中断所述电连接，其特征在于它还包括在固体本体(48)中的至少部分地容纳所述保护元件(21)的掩埋腔(69)。
掩埋腔(69)可以被配置为容纳保护元件(21)的处于熔化或者气态的材料。
掩埋腔(69)可以容纳用于至少部分地支撑所述保护元件(21)的支撑件。
保护元件(21)可以是熔丝。
保护元件(21)可以是由选自多晶硅、金属或者导电聚合物的具有低于10Ω·cm的电阻率的材料制成。
保护元件(21)、栅极端子(24)和导电路径(36)可以形成单片结构。
电子器件还可以包括覆盖层(68)(特别是聚合物材料的覆盖层)，该覆盖层在顶部封闭所述掩埋腔(69)。
覆盖层(68)可以通过物理接触保护元件(21)而部分地延伸到掩埋腔中。
覆盖层(68)可以是聚酰亚胺、PI或者PIQ的聚酰亚胺-异-吲哚喹啉二酮。
相对于固体本体的机械阻力，覆盖层(68)可以具有较低的机械阻力。
保护元件(21)可以是金属的并且部分地在栅极端子(24)和导电路径(36)上延伸，所述栅极端子(24)和所述导电路径(36)仅通过保护元件(21)被彼此电耦合。
所述固体本体可以包括碳化硅(siC)，并且所述器件可以是垂直导电MOSFET，并且还可以包括在固体本体(48)的第一侧横向于栅极端子延伸到固体本体(48)中的源极端子(26)以及在固体本体(48)的与第一侧相对的第二侧延伸的漏极端子(66)。
栅极端子(24)可以是条带类型的。
一种用于制造电子器件(20；30)的方法可以概括为包括以下步骤：在固体本体(48)中形成栅极端子(24)；形成导电路径(36)，所述导电路径被配置为可被电耦合到栅极端子的偏置电压(VGS)的发生器(23)；形成固态材料的保护元件(21)，所述固态材料的保护元件被耦合到栅极端子(24)和导电路径(36)，保护元件(21)形成栅极端子(24)和导电路径(36)之间的电连接，并且被配置为响应于通过所述保护元件(21)的漏电流(iSC)大于临界阈值而从固态变为熔化或者气态而中断该电连接，其特征在于它还包括在固体本体(48)中形成至少部分地容纳所述保护元件(21)的掩埋腔(69)的步骤。
上面所描述的各种实施例可以组合以提供进一步的实施例。鉴于以上详细描述，可以对实施例进行这些和其他改变。一般来说，在下面的权利要求中，所用术语不应被解释为将权利要求限制于说明书和权利要求中公开的具体实施例，而是应被解释为包括所有可能的实施例以及这些权利要求被授权的等效物的全部范围。因此，权利要求不受本公开的限制。

Claims (20)

1.一种电子器件，包括：
本体，包括碳化硅；
栅极端子，在所述本体上；
导电路径，在所述本体上，所述导电路径被配置为被电耦合到所述栅极端子的偏置电压的发生器；
固态材料的保护元件，被耦合到所述栅极端子和所述导电路径，
所述保护元件是所述栅极端子和所述导电路径之间的电连接，
所述保护元件被配置为响应于通过所述保护元件的漏电流大于阈值而从固态改变到熔化或气态，从而中断所述电连接；以及
掩埋腔，在所述本体中，至少部分地容纳所述保护元件。
2.根据权利要求1所述的电子器件，其中所述掩埋腔被配置为容纳所述保护元件的处于熔化或气态的材料。
3.根据权利要求1所述的电子器件，其中所述掩埋腔容纳用于至少部分地支撑所述保护元件的支撑件。
4.根据权利要求1所述的电子器件，其中所述保护元件是熔丝。
5.根据权利要求1所述的电子器件，其中所述保护元件由选自多晶硅、金属或导电聚合物的具有低于10Ω·cm的电阻率的材料制成。
6.根据权利要求1所述的电子器件，其中所述保护元件、所述栅极端子和所述导电路径形成单片结构。
7.根据权利要求1所述的电子器件，还包括：
覆盖层，包括聚合物材料，所述覆盖层封闭所述掩埋腔。
8.根据权利要求7所述的电子器件，其中所述覆盖层部分地延伸到所述掩埋腔中并且物理地接触所述保护元件。
9.根据权利要求7所述的电子器件，其中所述覆盖层包括聚酰亚胺(PI)或聚酰亚胺-异-吲哚喹啉二酮(PIQ)。
10.根据权利要求7所述的电子器件，其中所述覆盖层具有相对于所述本体的机械阻力更低的机械阻力。
11.根据权利要求1所述的电子器件，其中所述保护元件包括金属，并且部分地在所述栅极端子和所述导电路径上延伸，所述栅极端子和所述导电路径仅通过所述保护元件被彼此电耦合。
12.根据权利要求1所述的电子器件，其中
所述电子器件是垂直导电MOSFET，并且还包括源极端子和漏极端子，所述源极端子在所述本体上横向于所述本体的第一侧的所述栅极端子延伸，并且所述漏极端子在所述本体的与所述第一侧相对的第二侧延伸。
13.根据权利要求1所述的电子器件，其中所述栅极端子是条带类型的栅极端子。
14.一种方法，包括：
在本体上形成栅极端子；
在所述本体上形成导电路径，所述导电路径被配置为被电耦合到所述栅极端子的偏置电压的发生器；
形成固态材料的保护元件，所述固态材料的保护元件被耦合到所述栅极端子和所述导电路径，
所述保护元件是所述栅极端子和所述导电路径之间的电连接，
所述保护元件被配置为响应于通过所述保护元件的漏电流大于阈值而从固态改变到熔化或气态，从而中断所述电连接；以及
在所述本体中形成至少部分地容纳所述保护元件的掩埋腔。
15.根据权利要求14所述的方法，还包括：
在所述掩埋腔中形成支撑件，所述支撑件至少部分地支撑所述保护元件。
16.根据权利要求14所述的方法，其中所述保护元件、所述栅极端子和所述导电路径形成单片结构。
17.根据权利要求14所述的方法，其中所述保护元件部分地在所述栅极端子和所述导电路径上延伸，所述栅极端子和所述导电路径仅通过所述保护元件被彼此电耦合。
18.一种器件，包括：
衬底；
第一绝缘层，在所述衬底上；
氧化物层，在所述第一绝缘层上；
导电层，在所述第一绝缘层和所述氧化物层上；
第二绝缘层，在所述导电层上，所述第二绝缘层包括第一开口和第二开口；
腔，在所述第一开口中并且延伸到所述氧化物层中，
保护元件，在所述腔中，所述氧化物层包括支撑所述保护元件的支撑部分；
第一导电材料，在所述腔的第一侧处的所述第二绝缘层上；以及
第二导电材料，在所述导电层上、所述第二开口中以及所述腔的与所述第一侧相对的第二侧处。
19.根据权利要求18所述的器件，其中所述保护元件是所述导电层的一部分。
20.根据权利要求18所述的器件，其中所述保护元件是在所述腔的所述第一侧和所述第二侧的所述导电层的部分上延伸的另一个导电层。
CN202311072749.2A 2022-08-26 2023-08-24 具有用于短路保护的熔丝元件的sic基电子器件及其制造方法 Pending CN117637709A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
IT202200017676 2022-08-26
IT102022000017676 2022-08-26
US18/450,789 2023-08-16
US18/450,789 US20240071912A1 (en) 2022-08-26 2023-08-16 Sic-based electronic device with fuse element for short-circuits protection, and manufacturing method thereof

Publications (1)

Publication Number Publication Date
CN117637709A true CN117637709A (zh) 2024-03-01

Family

ID=83900111

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311072749.2A Pending CN117637709A (zh) 2022-08-26 2023-08-24 具有用于短路保护的熔丝元件的sic基电子器件及其制造方法

Country Status (4)

Country Link
US (1) US20240071912A1 (zh)
EP (1) EP4328967A1 (zh)
JP (1) JP2024031899A (zh)
CN (1) CN117637709A (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5833865A (ja) * 1981-08-24 1983-02-28 Toshiba Corp 半導体記憶装置及びその製造方法
US6252292B1 (en) * 1999-06-09 2001-06-26 International Business Machines Corporation Vertical electrical cavity-fuse
US7460003B2 (en) * 2006-03-09 2008-12-02 International Business Machines Corporation Electronic fuse with conformal fuse element formed over a freestanding dielectric spacer
US8962467B2 (en) * 2012-02-17 2015-02-24 International Business Machines Corporation Metal fuse structure for improved programming capability
US11189564B2 (en) * 2018-04-02 2021-11-30 Intel Corporation Metal-oxide-semiconductor field-effect-transistors (MOSFET) as antifuse elements

Also Published As

Publication number Publication date
JP2024031899A (ja) 2024-03-07
EP4328967A1 (en) 2024-02-28
US20240071912A1 (en) 2024-02-29

Similar Documents

Publication Publication Date Title
US7285477B1 (en) Dual wired integrated circuit chips
US4628590A (en) Method of manufacture of a semiconductor device
US7892926B2 (en) Fuse link structures using film stress for programming and methods of manufacture
KR100373287B1 (ko) 반도체 장치, 그 제조 방법 및 더미 영역의 배치 방법
KR20070025917A (ko) 퓨즈 소자 및 그 절단 방법
US8329514B2 (en) Methods for forming antifuses with curved breakdown regions
US11469177B2 (en) Electronic device with short circuit protection element, fabrication method and design method
KR100438206B1 (ko) Ｓｏｉ구조를 갖는 반도체장치 및 그 제조방법
CN101330101A (zh) 半导体装置及其制造方法
US9761550B2 (en) Power semiconductor device with a double metal contact and related method
JPH09504657A (ja) 薄膜回路を有する電子装置の製造
WO2012086104A1 (ja) 半導体装置とその製造方法
US7459337B2 (en) Method of fabricating bottom gate type organic thin film transistor
US6815264B2 (en) Antifuses
KR20020035487A (ko) 반도체 디바이스용 퓨즈
CN117637709A (zh) 具有用于短路保护的熔丝元件的sic基电子器件及其制造方法
JPH11261010A (ja) 半導体装置及びその製造方法
CN103723674B (zh) Mems晶体管及其制造方法
US8093716B2 (en) Contact fuse which does not touch a metal layer
JP2001177093A (ja) 絶縁ゲート型半導体装置
CN104701295B (zh) 电熔丝结构及其形成方法
TWI534977B (zh) 電熔絲及其製造方法
US11942388B2 (en) Temperature-assisted device with integrated thin-film heater
KR100790248B1 (ko) 반도체 소자 제조 방법
KR20000051280A (ko) 반도체장치의 퓨즈 형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination