JP2024013111A - 半導体素子および半導体装置 - Google Patents

Abstract

【課題】 支持部材と半導体素子とを接合する接合層に発生した亀裂の伸展を抑制することが可能な半導体素子と、当該半導体素子を具備する半導体装置とを提供する。【解決手段】 半導体素子Ａ１０は、第１方向ｚにおいて互いに反対側を向く主面１０１および裏面１０２を有する本体部１０と、主面１０１に配置され、かつ本体部１０に導通する第１電極１１と、を備える。本体部１０には、裏面１０２から凹む凹部１５が設けられている。本体部１０は、凹部１５を規定する内周面１０４と、第１方向ｚに対して直交する方向を向く端面１０３と、を有する。内周面１０４は、端面１０３につながっている。【選択図】 図３

Description

本開示は、半導体素子と、当該半導体素子を具備する半導体装置とに関する。

特許文献１には、ＭＯＳＦＥＴが搭載された半導体装置の一例が開示されている。当該半導体装置は、電源電圧が印加されるドレイン端子と、ＭＯＳＦＥＴに電気信号を入力するためのゲート端子と、当該電源電圧に対応した電力が当該電気信号に基づき変換された後、変換された電力が出力されるソース端子とを備える。ＭＯＳＦＥＴは、ドレイン端子に導通するドレイン電極と、ソース端子に導通するソース電極とを有する。ドレイン電極は、第１導電性接合材によりドレイン端子につながるダイパッドに接合されている。ソース電極は、第２導電性接合材により金属クリップに接合されている。さらに金属クリップは、ソース端子にも接合されている。第１導電性接合材および第２導電性接合材は、ともにハンダである。これにより、当該半導体装置に、より大きな電流を流すことが可能となっている。

ここで、ＭＯＳＦＥＴは、その駆動の際、比較的多くの熱を発する。これにより、当該熱に起因した繰り返し熱応力が第１導電性接合材に作用する。繰り返し熱応力の応力振幅の大きさや、繰り返し応力の回数によっては、第１導電性接合材に亀裂が発生する。当該亀裂は、ダイパッドの面内方向に沿って伸展する。当該亀裂の伸展が顕著になると、第１導電性接合材における熱伝導効率の低下が懸念される。したがって、第１導電性接合材における当該亀裂の伸展を抑制する対策が望まれる。

特開２０１６－１９２４５０号公報

本開示は上記事情に鑑み、支持部材と半導体素子とを接合する接合層に発生した亀裂の伸展を抑制することが可能な半導体素子と、当該半導体素子を具備する半導体装置とを提供することをその課題とする。

本開示の第１の側面によって提供される半導体素子は、第１方向において互いに反対側を向く主面および裏面を有する本体部と、前記主面に配置され、かつ前記本体部に導通する第１電極と、を備え、前記本体部には、前記裏面から凹む凹部が設けられており、前記本体部は、前記凹部を規定する内周面と、前記第１方向に対して直交する方向を向く端面と、を有し、前記内周面は、前記端面につながっている。

本開示の第２の側面によって提供される半導体装置は、本開示の第１の側面によって提供される半導体素子と、前記裏面に対向する支持部材と、前記支持部材と前記半導体素子とを接合する接合層と、を備え、前記第１方向に対して直交する方向に視て、前記接合層は、前記内周面に重なっている。

本開示にかかる半導体素子が具備する構成によれば、支持部材と当該半導体素子とを接合する接合層に発生した亀裂の伸展を抑制することが可能となる。

本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。

図１は、本開示の第１実施形態にかかる半導体素子の平面図である。 図２は、図１に示す半導体素子の底面図であり、第２電極の図示を省略している。 図３は、図２のＩＩＩ－ＩＩＩ線に沿う断面図である。 図４は、図２のＩＶ－ＩＶ線に沿う断面図である。 図５は、本開示の第１実施形態の第１変形例にかかる半導体素子の底面図であり、第２電極の図示を省略している。 図６は、図５のＶＩ－ＶＩ線に沿う断面図である。 図７は、図５のＶＩＩ－ＶＩＩ線に沿う断面図である。 図８は、本開示の第１実施形態の第２変形例にかかる半導体素子の底面図であり、第２電極の図示を省略している。 図９は、図８のＩＸ－ＩＸ線に沿う断面図である。 図１０は、本開示の一実施形態にかかる半導体装置の斜視図である。 図１１は、図１０に示す半導体装置の平面図である。 図１２は、図１１に対応する平面図であり、封止樹脂を透過している。 図１３は、図１０に示す半導体装置の底面図である。 図１４は、図１２のＸＩＶ－ＸＩＶ線に沿う断面図である。 図１５は、図１２のＸＶ－ＸＶ線に沿う断面図である。 図１６は、図１２のＸＶＩ－ＸＶＩ線に沿う断面図である。 図１７は、図１２のＸＶＩＩ－ＸＶＩＩ線に沿う断面図である。 図１８は、図１４の部分拡大図である。 図１９は、図１に示す半導体素子の作用効果を説明する部分拡大断面図であり、図１８に対応している。 図２０は、本開示の第２実施形態にかかる半導体素子の底面図であり、第２電極の図示を省略している。 図２１は、図２０のＸＸＩ－ＸＸＩ線に沿う断面図である。 図２２は、図２０のＸＸＩＩ－ＸＸＩＩ線に沿う断面図である。 図２３は、本開示の第３実施形態にかかる半導体素子の底面図であり、第２電極の図示を省略している。 図２４は、図２３のＸＸＩＶ－ＸＸＩＶ線に沿う断面図である。 図２５は、図２３のＸＸＶ－ＸＸＶ線に沿う断面図である。 図２６は、本開示の第４実施形態にかかる半導体素子の底面図であり、第２電極の図示を省略している。 図２７は、図２６のＸＸＶＩＩ－ＸＸＶＩＩ線に沿う断面図である。 図２８は、図２６のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿う断面図である。 図２９は、本開示の第５実施形態にかかる半導体素子の底面図であり、第２電極の図示を省略している。 図３０は、図２９のＸＸＸ－ＸＸＸ線に沿う断面図である。 図３１は、図２９のＸＸＸＩ－ＸＸＸＩ線に沿う断面図である。

本開示を実施するための形態について、添付図面に基づいて説明する。

〔第１実施形態（半導体素子Ａ１０）〕
図１～図４に基づき、本開示の第１実施形態にかかる半導体素子Ａ１０について説明する。半導体素子Ａ１０は、本体部１０、第１電極１１、第２電極１２、第３電極１３およびパッシベーション膜１４を備える。ここで、図２では、理解の便宜上、第２電極１２の図示を省略している。図２では、後述する本体部１０の内周面１０４に相当する領域を、複数点の領域で示している。

半導体素子Ａ１０および後述する半導体装置Ｂの説明においては、便宜上、後述する本体部１０の主面１０１の法線方向を「第１方向ｚ」と呼ぶ。第１方向ｚに対して直交する方向を「第２方向ｘ」と呼ぶ。第１方向ｚおよび第２方向ｘの双方に対して直交する方向を「第３方向ｙ」と呼ぶ。

半導体素子Ａ１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。この他、半導体素子Ａ１０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの各種スイッチング素子でもよい。さらに、半導体素子Ａ１０は、ダイオードでもよい。本開示における半導体素子Ａ１０は、ｎチャネル型であり、かつ縦型構造のＭＯＳＦＥＴを対象とする。

本体部１０は、図１および図２に示すように、第１方向ｚに視て矩形状である。図３および図４に示すように、本体部１０は、半導体基板１０Ａおよび半導体層１０Ｂを含む。半導体基板１０Ａは、半導体層１０Ｂを支持している。半導体基板１０Ａの組成は、たとえば、ケイ素（Ｓｉ）および炭化ケイ素（ＳｉＣ）のいずれかを含む。半導体層１０Ｂは、半導体基板１０Ａに積層されている。半導体層１０Ｂは、複数の半導体により構成された回路層と、当該回路層と第１電極１１および第３電極１３とを導通する再配線層とを含む。

図１～図４に示すように、本体部１０は、主面１０１、裏面１０２および端面１０３を有する。主面１０１および裏面１０２は、第１方向ｚにおいて互いに反対側を向く。端面１０３は、第１方向ｚに対して直交する方向を向く。端面１０３は、第２方向ｘにおいて互いに反対側を向く２つの領域と、第３方向ｙにおいて互いに反対側を向く２つの領域とを含む。本開示においては、これらの領域のうち第３方向ｙにおいて互いに反対側を向く２つの領域を、第１端面１０３Ａおよび第２端面１０３Ｂと呼ぶ。

図２～図４に示すように、本体部１０の半導体基板１０Ａには、裏面１０２から凹む凹部１５が設けられている。これにより、本体部１０は、凹部１５を規定する内周面１０４を有する。内周面１０４は、裏面１０２および端面１０３につながっている。第１方向ｚに対して直交する方向に視て、内周面１０４は、半導体基板１０Ａに重なる領域を含む。

図２に示すように、第１方向ｚに視て、凹部１５は、裏面１０２を囲んでいる。凹部１５は、半導体素子Ａ１０において一連である。凹部１５は、反応性イオンエッチング（ＲＩＥ）により形成される。これにより、内周面１０４の表面粗さは、裏面１０２の表面粗さよりも大きい。

図１、図３および図４に示すように、第１電極１１は、本体部１０の主面１０１に配置されている。第１電極１１は、本体部１０の半導体層１０Ｂに導通している。第１電極１１には、半導体素子Ａ１０により変換された後の電力に対応する電流が流れる。すなわち、第１電極１１は、半導体素子Ａ１０のソース電極に相当する。

図３および図４に示すように、第２電極１２は、第１方向ｚにおいて第１電極１１とは反対側に位置する。第２電極１２は、本体部１０の半導体基板１０Ａに導通している。第２電極１２には、半導体素子Ａ１０により変換される前の電力に対応する電流が流れる。すなわち、第２電極１２は、半導体素子Ａ１０のドレイン電極に相当する。

図１および図３に示すように、第３電極１３は、本体部１０の主面１０１に配置されている。第３電極１３には、半導体素子Ａ１０を駆動するためのゲート電圧が印加される。第１方向ｚに視て、第３電極１３の面積は、第１電極１１の面積より小さい。

パッシベーション膜１４は、図３および図４に示すように、本体部１０の主面１０１に積層されている。図１に示すように、第１方向ｚに視て、パッシベーション膜１４は、第１電極１１および第３電極１３の各々を囲んでいる。第１電極１１および第３電極１３は、パッシベーション膜１４から外部に露出している。パッシベーション膜１４は、絶縁体である。パッシベーション膜１４の組成は、たとえば窒化ケイ素（Ｓｉ₃Ｎ₄）を含む。

＜第１変形例（半導体素子Ａ１１）＞
次に、図５～図７に基づき、半導体素子Ａ１０の第１変形例である半導体素子Ａ１１について説明する。ここで、図５では、理解の便宜上、第２電極１２の図示を省略している。図５では、本体部１０の内周面１０４に相当する領域を、複数点の領域で示している。

図５に示すように、第１方向ｚに視て、凹部１５は、本体部１０の裏面１０２を囲んでいる。凹部１５は、半導体素子Ａ１１において一連である。

図５～図７に示すように、本体部１０の内周面１０４は、４つの領域に区分されている。当該４つの領域の各々は、本体部１０の裏面１０２および端面１０３の各々に対して傾斜している。当該４つの領域の各々は、裏面１０２から端面１０３にかけて第１方向ｚにおいて裏面１０２から離れる向きに傾斜している。

＜第２変形例（半導体素子Ａ１２）＞
次に、図８および図９に基づき、半導体素子Ａ１０の第２変形例である半導体素子Ａ１２について説明する。ここで、図８では、理解の便宜上、第２電極１２の図示を省略している。図８では、本体部１０の内周面１０４に相当する領域を、複数点の領域で示している。

図８に示すように、第１方向ｚに視て、凹部１５は、本体部１０の裏面１０２を囲んでいる。凹部１５は、半導体素子Ａ１２において一連である。裏面１０２は、円環状である。

図８および図９に示すように、本体部１０の半導体基板１０Ａには、裏面１０２から凹み、かつ凹部１５から離れた陥入部１６が設けられている。第１方向ｚに視て、裏面１０２は、陥入部１６を囲んでいる。したがって、第１方向ｚに視て、裏面１０２は、凹部１５と陥入部１６との間に挟まれている。

〔半導体装置Ｂ〕
次に、図１０～図１８に基づき、本開示の一実施形態にかかる半導体装置Ｂについて説明する。半導体装置Ｂは、たとえばＤＣ－ＤＣコンバータといった、電力変換回路を具備する電子機器などに使用される。半導体装置Ｂのパッケージ形式は、ＴＯ（Transistor Outline）である。ただし、半導体装置Ｂのパッケージ形式は、ＴＯに限定されない。半導体装置Ｂは、半導体素子Ａ１０、支持部材２０、第１リード２１、第２リード２２、第３リード２３、第１接合層２４、第２接合層２５、第３接合層２６、導通部材３１、ワイヤ３２および封止樹脂４０を備える。ここで、図１２は、理解の便宜上、封止樹脂４０を透過している。図１２では、透過した封止樹脂４０を想像線（二点鎖線）で示している。

支持部材２０は、図１２、および図１４～図１６に示すように、半導体素子Ａ１０を搭載する導電部材である。支持部材２０は、第１リード２１、第２リード２２および第３リード２３とともに、同一のリードフレームから構成されている。当該リードフレームは、銅（Ｃｕ）、または銅合金である。このため、支持部材２０、第１リード２１、第２リード２２および第３リード２３の各々の組成は、銅を含む。図１６に示すように、支持部材２０は、搭載面２０１、裏面２０２および貫通孔２０３を有する。搭載面２０１は、第１方向ｚを向く。搭載面２０１は、半導体素子Ａ１０の本体部１０の裏面１０２に対向している。裏面２０２は、第１方向ｚにおいて搭載面２０１とは反対側を向く。裏面２０２には、たとえば錫（Ｓｎ）めっきが施されている。貫通孔２０３は、第１方向ｚにおいて搭載面２０１から裏面２０２に至って支持部材２０を貫通している。貫通孔２０３は、第１方向ｚに視て円形状である。

第１接合層２４は、図１４～図１６に示すように、支持部材２０と半導体素子Ａ１０とを接合している。半導体装置Ｂにおいては、第１接合層２４は、支持部材２０の搭載面２０１と、半導体素子Ａ１０の第２電極１２とを導電接合している。これにより、第２電極１２が支持部材２０に導通している。第１接合層２４は、ハンダである。

図１８に示すように、第１方向ｚに対して直交する方向（図１８では第３方向ｙ）に視て、第１接合層２４は、半導体素子Ａ１０の本体部１０の内周面１０４に重なっている。図１２および図１８に示すように、第１方向ｚに視て、第１接合層２４は、本体部１０よりも外方にはみ出したフィレット部２４１を有する。フィレット部２４１は、本体部１０の端面１０３に接している。フィレット部２４１は、凹部１５に収容された第１接合層２４の部分につながっている。

第１リード２１は、図１２および図１４に示すように、支持部材２０から離れて位置する。第１リード２１は、第３方向ｙに沿って延びている。第１リード２１は、半導体素子Ａ１０の第１電極１１に導通している。したがって、第１リード２１は、半導体装置Ｂのソース端子に相当する。第１リード２１は、被覆部２１１、露出部２１２、第１接合面２１３を有する。被覆部２１１は、封止樹脂４０に覆われている。露出部２１２は、被覆部２１１につながり、かつ封止樹脂４０から露出している。露出部２１２は、第３方向ｙにおいて支持部材２０から遠ざかる側に延びている。露出部２１２の表面には、たとえば錫めっきが施されている。第１接合面２１３は、第１方向ｚにおいて支持部材２０の搭載面２０１と同じ側を向く。第１接合面２１３は、被覆部２１１の一部に含まれる。第１方向ｚにおいて、第１接合面２１３は、搭載面２０１に対して半導体素子Ａ１０寄りに位置する。

第２リード２２は、図１２および図１５に示すように、支持部材２０および第１リード２１の双方から離れて位置する。第２リード２２は、第３方向ｙに沿って延びている。半導体装置Ｂにおいては、第２リード２２は、第２方向ｘにおいて第３リード２３に対して第１リード２１とは反対側に位置する。第２リード２２は、半導体素子Ａ１０の第３電極１３に導通している。したがって、第２リード２２は、半導体装置Ｂのゲート端子に相当する。第２リード２２は、被覆部２２１、露出部２２２、第２接合面２２３を有する。被覆部２２１は、封止樹脂４０に覆われている。露出部２２２は、被覆部２２１につながり、かつ封止樹脂４０から露出している。露出部２２２は、第３方向ｙにおいて支持部材２０から遠ざかる側に延びている。露出部２２２の表面には、錫めっきが施されている。第２接合面２２３は、第１方向ｚにおいて支持部材２０の搭載面２０１と同じ側を向く。第２接合面２２３は、被覆部２２１の一部に含まれる。第１方向ｚにおいて、第２接合面２２３は、搭載面２０１に対して半導体素子Ａ１０寄りに位置する。図１７に示すように、第１方向ｚにおいて、第２接合面２２３の位置は、第１リード２１の第１接合面２１３の位置と同一である。

第３リード２３は、図１２および図１６に示すように、第３方向ｙに沿って延びる部分を含むとともに、支持部材２０につながっている。これにより、第３リード２３は、半導体素子Ａ１０の第２電極１２に導通している。したがって、第３リード２３は、半導体装置Ｂのドレイン端子に相当する。第３リード２３は、被覆部２３１および露出部２３２を有する。被覆部２３１は、支持部材２０につながり、かつ封止樹脂４０に覆われている。第２方向ｘに視て、被覆部２３１は、屈曲している。露出部２３２は、被覆部２３１につながり、かつ封止樹脂４０から露出している。露出部２３２は、第３方向ｙにおいて支持部材２０から遠ざかる側に延びている。露出部２３２の表面には、錫めっきが施されている。

導通部材３１は、図１２および図１４に示すように、半導体素子Ａ１０の第１電極１１と、第１リード２１の第１接合面２１３とに導電接合されている。これにより、第１リード２１は、第１電極１１に導通している。導通部材３１は、銅または銅合金を含有する。半導体装置Ｂにおいては、導通部材３１は、金属クリップである。図１４に示すように、導通部材３１は、第１接合部３１１および第２接合部３１２を有する。第１接合部３１１は、導通部材３１の一端に位置し、かつ第１電極１１に導電接合されている。第２接合部３１２は、導通部材３１の他端に位置し、第１リード２１の第１接合面２１３に導電接合されている。

第２接合層２５は、図１４に示すように、半導体素子Ａ１０の第１電極１１と、導通部材３１の第１接合部３１１とを導電接合している。第２接合層２５は、たとえばハンダである。

第３接合層２６は、図１４に示すように、第１リード２１の第１接合面２１３と、導通部材３１の第２接合部３１２とを導電接合している。第３接合層２６は、たとえばハンダである。

ワイヤ３２は、図１２および図１５に示すように、半導体素子Ａ１０の第３電極１３と、第２リード２２の第２接合面２２３とに導電接合されている。これにより、第２リード２２は、第３電極１３に導通している。ワイヤ３２は、アルミニウム（Ａｌ）を含有する。

封止樹脂４０は、図１２、および図１４～図１７に示すように、半導体素子Ａ１０、導通部材３１およびワイヤ３２と、支持部材２０、第１リード２１、第２リード２２および第３リード２３の各々の一部ずつとを覆っている。封止樹脂４０は、電気絶縁性を有する。封止樹脂４０は、たとえば黒色のエポキシ樹脂を含む材料からなる。封止樹脂４０は、頂面４１、底面４２、一対の第１側面４３、一対の第２側面４４、一対の開口４５、および取付け孔４６を有する。

図１４～図１７に示すように、頂面４１は、第１方向ｚにおいて支持部材２０の搭載面２０１と同じ側を向く。図１４～図１６に示すように、底面４２は、第１方向ｚにおいて頂面４１とは反対側を向く。底面４２から支持部材２０の裏面２０２が露出している。

図１１および図１３に示すように、一対の第１側面４３は、第３方向ｙにおいて互いに離れて位置する。一対の第１側面４３の各々は、頂面４１および底面４２につながっている。一対の第１側面４３のうち一方の当該第１側面４３から、第１リード２１の露出部２１２、第２リード２２の露出部２２２、および第３リード２３の露出部２３２が露出している。

図１１および図１３に示すように、一対の第２側面４４は、第２方向ｘにおいて互いに離れて位置する。一対の第２側面４４の各々は、頂面４１および底面４２につながっている。図１１に示すように、一対の開口４５は、第２方向ｘにおいて互いに離れて位置する。一対の開口４５の各々は、頂面４１と、一対の第２側面４４のいずれかとの双方から封止樹脂４０の内方に向けて凹んでいる。一対の開口４５の各々から、支持部材２０の搭載面２０１の一部が露出している。図１１、図１３および図１６に示すように、取付け孔４６は、第１方向ｚにおいて頂面４１から底面４２に至って封止樹脂４０を貫通している。第１方向ｚに視て、取付け孔４６は、支持部材２０の貫通孔２０３に内包されている。貫通孔２０３を規定する支持部材２０の周面は、封止樹脂４０に覆われている。これにより、第１方向ｚに視て、取付け孔４６の最大寸法は、貫通孔２０３の寸法よりも小となっている。

次に、半導体素子Ａ１０および半導体装置Ｂの作用効果について説明する。

半導体素子Ａ１０の本体部１０は、第１方向ｚを向く裏面１０２と、第１方向ｚに対して直交する方向を向く端面１０３とを有する。本体部１０には、裏面１０２から凹む凹部１５が設けられている。本体部１０は、凹部１５を規定する内周面１０４を有する。内周面１０４は、端面１０３につながっている。本構成をとることにより、図１９に示すように、第１接合層２４を用いて半導体素子Ａ１０を半導体装置Ｂの支持部材２０に接合した際、第１方向ｚに対して直交する方向に視て、第１接合層２４は、内周面１０４に重なる。これにより、第１方向ｚに対して直交する方向において第１接合層２４の表面から裏面１０２に向けて、熱応力に起因して第１接合層２４に発生した亀裂Ｃが伸展しようとすると、内周面１０４、または内周面１０４を覆う第２電極１２により亀裂Ｃの伸展が規制される。したがって、本構成によれば、半導体素子Ａ１０においては、支持部材２０と半導体素子Ａ１０とを接合する接合層（第１接合層２４）に発生した亀裂Ｃの伸展を抑制することが可能となる。

第１接合層２４を用いて半導体素子Ａ１０を半導体装置Ｂの支持部材２０に接合する際、第１接合層２４は、本体部１０の裏面１０２から凹部１５に向けて流れ込む。これにより、凹部１５に収容された第１接合層２４の部分の第１方向ｚの寸法がより大きくなるため、当該部分に熱応力が集中しやすくなる。したがって、当該部分に亀裂Ｃが発生しやすくなるため、亀裂Ｃの伸展を効果的に抑制することができる。

さらに、第１接合層２４が本体部１０の裏面１０２から凹部１５に向けて流れ込むことによって、半導体装置Ｂにおいては、第１方向ｚに視て、第１接合層２４が本体部１０の外方にはみ出しやすくなる。これにより、第１接合層２４には、フィレット部２４１が形成される。フィレット部２４１は、本体部１０の端面１０３に接している。したがって、支持部材２０に対する半導体素子Ａ１０の接合強度の向上を図ることができる。

半導体素子Ａ１１においては、本体部１０の内周面１０４は、本体部１０の裏面１０２および端面１０３の各々に対して傾斜している。本構成をとることにより、半導体装置Ｂにおいて、第１方向ｚに対して直交する方向における第１接合層２４に作用する熱応力の分布をより均一にすることができる。これにより、第１接合層２４に作用する熱応力の集中を低減することが可能となる。

半導体素子Ａ１２においては、本体部１０には、裏面１０２から凹み、かつ凹部１５から離れた陥入部１６が設けられている。第１方向ｚに視て、裏面１０２は、陥入部１６を囲んでいる。本構成をとることにより、半導体装置Ｂにおいて、第１方向ｚに視て半導体素子Ａ１０の中央に位置する第１接合層２４の体積が増加するため、半導体素子Ａ１０の放熱性の向上を図ることができる。

〔第２実施形態（半導体素子Ａ２０）〕
図２０～図２２に基づき、本開示の第２実施形態にかかる半導体素子Ａ２０について説明する。これらの図において、先述した半導体素子Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２０では、理解の便宜上、第２電極１２の図示を省略している。図２０では、本体部１０の内周面１０４に相当する領域を、複数点の領域で示している。

半導体素子Ａ２０においては、本体部１０の構成が、半導体素子Ａ１０の当該構成と異なる。

図２０に示すように、凹部１５は、互いに離れた第１凹部１５Ａ、第２凹部１５Ｂ、第３凹部１５Ｃおよび第４凹部１５Ｄを含む。第１凹部１５Ａおよび第２凹部１５Ｂは、第２方向ｘにおいて互いに離れている。第１凹部１５Ａおよび第３凹部１５Ｃは、第３方向ｙにおいて互いに離れている。第４凹部１５Ｄは、第３凹部１５Ｃに対して第２方向ｘに離れており、かつ第２凹部１５Ｂに対して第３方向ｙに離れている。第１方向ｚに視て、第１凹部１５Ａ、第２凹部１５Ｂ、第４凹部１５Ｄおよび第４凹部１５Ｄは、本体部１０の四隅に個別に配置されている。

図２０および図２１に示すように、第２方向ｘにおける第１凹部１５Ａと第２凹部１５Ｂとの間隔Ｄは、第１凹部１５Ａおよび第２凹部１５Ｂの各々の第２方向ｘの寸法Ｓ１，Ｓ２よりも大きい。

先述した半導体装置Ｂにおいては、半導体素子Ａ１０に替えて半導体素子Ａ２０を具備する構成でもよい。

次に、半導体素子Ａ２０の作用効果について説明する。

半導体素子Ａ２０の本体部１０は、第１方向ｚを向く裏面１０２と、第１方向ｚに対して直交する方向を向く端面１０３とを有する。本体部１０には、裏面１０２から凹む凹部１５が設けられている。本体部１０は、凹部１５を規定する内周面１０４を有する。内周面１０４は、端面１０３につながっている。したがって、本構成によれば、半導体素子Ａ２０においても、支持部材２０と半導体素子Ａ２０とを接合する接合層（第１接合層２４）に発生した亀裂Ｃの伸展を抑制することが可能となる。さらに半導体素子Ａ２０においては、半導体素子Ａ１０と共通する構成を具備することにより、半導体素子Ａ１０と同等の作用効果を奏する。

半導体素子Ａ２０においては、凹部１５は、第２方向ｘにおいて互いに離れた第１凹部１５Ａおよび第２凹部１５Ｂを含む。第１方向ｚに視て、第１凹部１５Ａおよび第２凹部１５Ｂの各々は、本体部１０の四隅のいずれかに配置されている。ここで、半導体装置Ｂにおいては、一般的に本体部１０の四隅において熱応力の集中が顕著となる。そこで本構成をとることにより、本体部１０の四隅に位置する第１接合層２４に発生した亀裂Ｃの伸展を効果的に抑制することができる。

第２方向ｘにおける第１凹部１５Ａと第２凹部１５Ｂとの間隔Ｄは、第１凹部１５Ａおよび第２凹部１５Ｂの各々の第２方向ｘの寸法Ｓ１，Ｓ２よりも大きい。本構成をとることにより、第１凹部１５Ａと第２凹部１５Ｂとの間に位置する本体部１０の裏面１０２の領域がより拡大する。これにより、第１接合層２４を用いて半導体素子Ａ２０を半導体装置Ｂの支持部材２０に接合する際、裏面１０２から第１凹部１５Ａおよび第２凹部１５Ｂに向けて流れ込む第１接合層２４の各々の体積の増加を図ることができる。

〔第３実施形態（半導体素子Ａ３０）〕
図２３～図２５に基づき、本開示の第３実施形態にかかる半導体素子Ａ３０について説明する。これらの図において、先述した半導体素子Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２３では、理解の便宜上、第２電極１２の図示を省略している。図２３では、本体部１０の内周面１０４に相当する領域を、複数点の領域で示している。

半導体素子Ａ３０においては、本体部１０の構成が、半導体素子Ａ１０の当該構成と異なる。

図２３および図２４に示すように、凹部１５は、互いに離れた第１凹部１５Ａ、第２凹部１５Ｂ、第３凹部１５Ｃ、第４凹部１５Ｄおよび第５凹部１５Ｅを含む。第１凹部１５Ａ、第２凹部１５Ｂ、第３凹部１５Ｃ、第４凹部１５Ｄおよび第５凹部１５Ｅの各々は、第３方向ｙに延びている。第１凹部１５Ａ、第２凹部１５Ｂ、第３凹部１５Ｃ、第４凹部１５Ｄおよび第５凹部１５Ｅは、第２方向ｘに沿って配列されている。

図２３および図２５に示すように、第１凹部１５Ａ、第２凹部１５Ｂ、第３凹部１５Ｃ、第４凹部１５Ｄおよび第５凹部１５Ｅの各々を規定する本体部１０の内周面１０４の第３方向ｙの両側は、第１端面１０３Ａおよび第２端面１０３Ｂにつながっている。

図２３および図２４に示すように、本体部１０の裏面１０２は、第２方向ｘにおいて互いに離れた２つの第１領域１０２Ａ、および２つの第２領域１０２Ｂを含む。２つの第１領域１０２Ａの各々は、２つの第２領域１０２Ｂの少なくともいずれかの隣に位置する。したがって、２つの第１領域１０２Ａのいずれかと、２つの第２領域１０２Ｂのいずれかとは、第２方向ｘにおいて互いに隣り合っている。２つの第１領域１０２Ａ、および２つの第２領域１０２Ｂの各々は、第３方向ｙに延びている。

先述した半導体装置Ｂにおいては、半導体素子Ａ１０に替えて半導体素子Ａ３０を具備する構成でもよい。

次に、半導体素子Ａ３０の作用効果について説明する。

半導体素子Ａ３０の本体部１０は、第１方向ｚを向く裏面１０２と、第１方向ｚに対して直交する方向を向く端面１０３とを有する。本体部１０には、裏面１０２から凹む凹部１５が設けられている。本体部１０は、凹部１５を規定する内周面１０４を有する。内周面１０４は、端面１０３につながっている。したがって、本構成によれば、半導体素子Ａ３０においても、支持部材２０と半導体素子Ａ３０とを接合する接合層（第１接合層２４）に発生した亀裂Ｃの伸展を抑制することが可能となる。さらに半導体素子Ａ３０においては、半導体素子Ａ１０と共通する構成を具備することにより、半導体素子Ａ１０と同等の作用効果を奏する。

〔第４実施形態（半導体素子Ａ４０）〕
図２６～図２８に基づき、本開示の第４実施形態にかかる半導体素子Ａ４０について説明する。これらの図において、先述した半導体素子Ａ１０および半導体素子Ａ３０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２６では、理解の便宜上、第２電極１２の図示を省略している。図２６では、本体部１０の内周面１０４に相当する領域を、複数点の領域で示している。

半導体素子Ａ４０においては、本体部１０の構成が、半導体素子Ａ３０の当該構成と異なる。

図２６に示すように、半導体素子Ａ４０においては、本体部１０の本体部１０は、２つの第１領域１０２Ａ、および２つの第２領域１０２Ｂを含む。しかし、凹部１５は、半導体素子Ａ４０において一連となっている。

図２６および図２７に示すように、２つの第１領域１０２Ａの各々は、本体部１０の第１端面１０３Ａにつながっており、かつ本体部１０の第２端面１０３Ｂから離れている。図２６および図２８に示すように、２つの第２領域１０２Ｂの各々は、第１端面１０３Ａから離れており、かつ第２端面１０３Ｂにつながっている。これにより、第１方向ｚに視て、凹部１５は、サーペンタイン状となっている。

先述した半導体装置Ｂにおいては、半導体素子Ａ１０に替えて半導体素子Ａ４０を具備する構成でもよい。

次に、半導体素子Ａ４０の作用効果について説明する。

半導体素子Ａ４０の本体部１０は、第１方向ｚを向く裏面１０２と、第１方向ｚに対して直交する方向を向く端面１０３とを有する。本体部１０には、裏面１０２から凹む凹部１５が設けられている。本体部１０は、凹部１５を規定する内周面１０４を有する。内周面１０４は、端面１０３につながっている。したがって、本構成によれば、半導体素子Ａ４０においても、支持部材２０と半導体素子Ａ４０とを接合する接合層（第１接合層２４）に発生した亀裂Ｃの伸展を抑制することが可能となる。さらに半導体素子Ａ４０においては、半導体素子Ａ１０と共通する構成を具備することにより、半導体素子Ａ１０と同等の作用効果を奏する。

半導体素子Ａ４０においては、本体部１０の裏面１０２は、第２方向ｘにおいて互いに隣り合う第１領域１０２Ａおよび第２領域１０２Ｂを含む。第１領域１０２Ａおよび第２領域１０２Ｂの各々は、第３方向ｙに延びている。第１領域１０２Ａは、本体部１０の第１端面１０３Ａにつながっており、かつ本体部１０の第２端面１０３Ｂから離れている。第２領域１０２Ｂは、第１端面１０３Ａから離れており、かつ第２端面１０３Ｂにつながっている。本構成をとることにより、第１方向ｚに視て凹部１５はサーペンタイン状に一連なものとなるため、第１接合層２４を用いて半導体素子Ａ４０を半導体装置Ｂの支持部材２０に接合する際、裏面１０２から凹部１５に流れ込んだ第１接合層２４の凹部１５における分布が一様となる。これにより、半導体装置Ｂにおいて、第１接合層２４には凹部１５に対してより大きな投錨効果（アンカー効果）が発現するとともに、第１接合層２４に対する半導体素子Ａ４０の接触面積が増加する。したがって、半導体装置Ｂの支持部材２０に対する半導体素子Ａ４０の接合強度の向上と、半導体装置Ｂにおける半導体素子Ａ４０の放熱性の向上の両立を図ることができる。

〔第５実施形態（半導体素子Ａ５０）〕
図２９～図３１に基づき、本開示の第５実施形態にかかる半導体素子Ａ５０について説明する。これらの図において、先述した半導体素子Ａ１０、半導体素子Ａ３０および半導体素子Ａ４０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２９では、理解の便宜上、第２電極１２の図示を省略している。図２９では、本体部１０の内周面１０４に相当する領域を、複数点の領域で示している。

半導体素子Ａ５０においては、本体部１０の構成が、半導体素子Ａ４０の当該構成と異なる。

図２９および図３０に示すように、２つの第１領域１０２Ａの各々は、本体部１０の第１端面１０３Ａおよび第２端面１０３Ｂの各々から離れている。図３０および図３１に示すように、２つの第２領域１０２Ｂの各々は、第１端面１０３Ａおよび第２端面１０３Ｂの各々から離れている。

先述した半導体装置Ｂにおいては、半導体素子Ａ１０に替えて半導体素子Ａ５０を具備する構成でもよい。

次に、半導体素子Ａ５０の作用効果について説明する。

半導体素子Ａ５０の本体部１０は、第１方向ｚを向く裏面１０２と、第１方向ｚに対して直交する方向を向く端面１０３とを有する。本体部１０には、裏面１０２から凹む凹部１５が設けられている。本体部１０は、凹部１５を規定する内周面１０４を有する。内周面１０４は、端面１０３につながっている。したがって、本構成によれば、半導体素子Ａ５０においても、支持部材２０と半導体素子Ａ５０とを接合する接合層（第１接合層２４）に発生した亀裂Ｃの伸展を抑制することが可能となる。さらに半導体素子Ａ５０においては、半導体素子Ａ１０と共通する構成を具備することにより、半導体素子Ａ１０と同等の作用効果を奏する。

本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。

本開示は、以下の付記に記載した実施形態を含む。
［付記１］
第１方向において互いに反対側を向く主面および裏面を有する本体部と、
前記主面に配置され、かつ前記本体部に導通する第１電極と、を備え、
前記本体部には、前記裏面から凹む凹部が設けられており、
前記本体部は、前記凹部を規定する内周面と、前記第１方向に対して直交する方向を向く端面と、を有し、
前記内周面は、前記端面につながっている、半導体素子。
［付記２］
前記凹部は、前記第１方向に対して直交する第２方向において互いに離れた第１凹部および第２凹部を含む、付記１に記載の半導体素子。
［付記３］
前記第１方向に視て、前記第１凹部および前記第２凹部の各々は、前記本体部の四隅のいずれかに配置されている、付記２に記載の半導体素子。
［付記４］
前記第２方向における前記第１凹部と前記第２凹部との間隔は、前記第１凹部および前記第２凹部の各々の前記第２方向の寸法よりも大きい、付記３に記載の半導体素子。
［付記５］
前記第１凹部および前記第２凹部の各々は、前記第１方向および前記第２方向に対して直交する第３方向に延びており、
前記第１凹部および前記第２凹部の各々を規定する前記内周面の前記第３方向の両側は、前記端面につながっている、付記２に記載の半導体素子。
［付記６］
前記凹部は、一連であり、
前記裏面は、互いに離れた第１領域および第２領域を含む、付記１に記載の半導体素子。
［付記７］
前記第１領域および前記第２領域は、前記第１方向に対して直交する第２方向において互いに隣り合っており、
前記第１領域および前記第２領域の各々は、前記第１方向および前記第２方向に対して直交する第３方向に延びている、付記６に記載の半導体素子。
［付記８］
前記端面は、前記第３方向において互いに反対側を向く第１端面および第２端面を含み、
前記第１領域は、前記第１端面につながっており、かつ前記第２端面から離れている、付記７に記載の半導体素子。
［付記９］
前記第２領域は、前記第１端面から離れており、かつ前記第２端面につながっている、付記８に記載の半導体素子。
［付記１０］
前記第１方向に視て、前記凹部は、前記裏面を囲んでいる、付記１に記載の半導体素子。
［付記１１］
前記本体部には、前記裏面から凹み、かつ前記凹部から離れた陥入部が設けられており、
前記第１方向に視て、前記裏面は、前記陥入部を囲んでいる、付記１０に記載の半導体素子。
［付記１２］
前記内周面は、前記裏面および前記端面の各々に対して傾斜している、付記１０に記載の半導体素子。
［付記１３］
前記第１方向において前記第１電極とは反対側に位置し、かつ前記本体部に導通する第２電極をさらに備え、
前記第２電極は、前記裏面および前記内周面を覆っている、付記１ないし１２のいずれかに記載の半導体素子。
［付記１４］
前記内周面の表面粗さは、前記裏面の表面粗さよりも大きい、付記１ないし１３のいずれかに記載の半導体素子。
［付記１５］
付記１ないし１４のいずれかに記載の半導体素子と、
前記裏面に対向する支持部材と、
前記支持部材と前記半導体素子とを接合する接合層と、を備え、
前記第１方向に対して直交する方向に視て、前記接合層は、前記内周面に重なっている、半導体装置。
［付記１６］
前記第１方向に視て、前記接合層は、前記本体部よりも外方にはみ出している、付記１５に記載の半導体装置。
［付記１７］
前記接合層は、前記端面に接している、付記１６に記載の半導体装置。

Ａ１０，Ａ２０，Ａ３０，Ａ４０，Ａ５０：半導体素子
Ｂ：半導体装置
１０：本体部
１０Ａ：半導体基板
１０Ｂ：半導体層
１０１：主面
１０２：裏面
１０３：端面
１０３Ａ：第１端面
１０３Ｂ：第２端面
１０４：内周面
１１：第１電極
１２：第２電極
１３：第３電極
１４：パッシベーション膜
１５：凹部
１５Ａ～１５Ｅ：第１凹部～第５凹部
１６：陥入部
２０：支持部材
２０１：搭載面
２０２：裏面
２０３：貫通孔
２１：第１リード
２１１：被覆部
２１２：露出部
２１３：第１接合面
２２：第２リード
２２１：被覆部
２２２：露出部
２２３：第２接合面
２３：第３リード
２３１：被覆部
２３２：露出部
２４：第１接合層
２５：第２接合層
２６：第３接合層
３１：導電部材
３１１：第１接合部
３１２：第２接合部
３２：ワイヤ
４０：封止樹脂
４１：頂面
４２：底面
４３：第１側面
４４：第２側面
４５：開口
４６：取付け孔
ｚ：第１方向
ｘ：第２方向
ｙ：第３方向

Claims (17)

1. 第１方向において互いに反対側を向く主面および裏面を有する本体部と、
   前記主面に配置され、かつ前記本体部に導通する第１電極と、を備え、
   前記本体部には、前記裏面から凹む凹部が設けられており、
   前記本体部は、前記凹部を規定する内周面と、前記第１方向に対して直交する方向を向く端面と、を有し、
   前記内周面は、前記端面につながっている、半導体素子。
2. 前記凹部は、前記第１方向に対して直交する第２方向において互いに離れた第１凹部および第２凹部を含む、請求項１に記載の半導体素子。
3. 前記第１方向に視て、前記第１凹部および前記第２凹部の各々は、前記本体部の四隅のいずれかに配置されている、請求項２に記載の半導体素子。
4. 前記第２方向における前記第１凹部と前記第２凹部との間隔は、前記第１凹部および前記第２凹部の各々の前記第２方向の寸法よりも大きい、請求項３に記載の半導体素子。
5. 前記第１凹部および前記第２凹部の各々は、前記第１方向および前記第２方向に対して直交する第３方向に延びており、
   前記第１凹部および前記第２凹部の各々を規定する前記内周面の前記第３方向の両側は、前記端面につながっている、請求項２に記載の半導体素子。
6. 前記凹部は、一連であり、
   前記裏面は、互いに離れた第１領域および第２領域を含む、請求項１に記載の半導体素子。
7. 前記第１領域および前記第２領域は、前記第１方向に対して直交する第２方向において互いに隣り合っており、
   前記第１領域および前記第２領域の各々は、前記第１方向および前記第２方向に対して直交する第３方向に延びている、請求項６に記載の半導体素子。
8. 前記端面は、前記第３方向において互いに反対側を向く第１端面および第２端面を含み、
   前記第１領域は、前記第１端面につながっており、かつ前記第２端面から離れている、請求項７に記載の半導体素子。
9. 前記第２領域は、前記第１端面から離れており、かつ前記第２端面につながっている、請求項８に記載の半導体素子。
10. 前記第１方向に視て、前記凹部は、前記裏面を囲んでいる、請求項１に記載の半導体素子。
11. 前記本体部には、前記裏面から凹み、かつ前記凹部から離れた陥入部が設けられており、
    前記第１方向に視て、前記裏面は、前記陥入部を囲んでいる、請求項１０に記載の半導体素子。
12. 前記内周面は、前記裏面および前記端面の各々に対して傾斜している、請求項１０に記載の半導体素子。
13. 前記第１方向において前記第１電極とは反対側に位置し、かつ前記本体部に導通する第２電極をさらに備え、
    前記第２電極は、前記裏面および前記内周面を覆っている、請求項１に記載の半導体素子。
14. 前記内周面の表面粗さは、前記裏面の表面粗さよりも大きい、請求項１ないし１３のいずれかに記載の半導体素子。
15. 請求項１ないし１３のいずれかに記載の半導体素子と、
    前記裏面に対向する支持部材と、
    前記支持部材と前記半導体素子とを接合する接合層と、を備え、
    前記第１方向に対して直交する方向に視て、前記接合層は、前記内周面に重なっている、半導体装置。
16. 前記第１方向に視て、前記接合層は、前記本体部よりも外方にはみ出している、請求項１５に記載の半導体装置。
17. 前記接合層は、前記端面に接している、請求項１６に記載の半導体装置。

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