JP2023535813A - パッケージングモジュールおよびそのためのパッケージング方法、ならびに電子デバイス - Google Patents
パッケージングモジュールおよびそのためのパッケージング方法、ならびに電子デバイス Download PDFInfo
- Publication number
- JP2023535813A JP2023535813A JP2023506142A JP2023506142A JP2023535813A JP 2023535813 A JP2023535813 A JP 2023535813A JP 2023506142 A JP2023506142 A JP 2023506142A JP 2023506142 A JP2023506142 A JP 2023506142A JP 2023535813 A JP2023535813 A JP 2023535813A
- Authority
- JP
- Japan
- Prior art keywords
- conductive
- conductive pillars
- pillars
- packaging module
- conductive adhesive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 96
- 238000000034 method Methods 0.000 title abstract description 33
- 239000000853 adhesive Substances 0.000 claims abstract description 159
- 230000001070 adhesive effect Effects 0.000 claims abstract description 159
- 238000005192 partition Methods 0.000 claims abstract description 148
- 239000000758 substrate Substances 0.000 claims abstract description 75
- 238000002955 isolation Methods 0.000 claims abstract description 30
- 150000001875 compounds Chemical class 0.000 claims description 35
- 238000011049 filling Methods 0.000 claims description 34
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 239000000243 solution Substances 0.000 description 37
- 239000010410 layer Substances 0.000 description 33
- HUWSZNZAROKDRZ-RRLWZMAJSA-N (3r,4r)-3-azaniumyl-5-[[(2s,3r)-1-[(2s)-2,3-dicarboxypyrrolidin-1-yl]-3-methyl-1-oxopentan-2-yl]amino]-5-oxo-4-sulfanylpentane-1-sulfonate Chemical compound OS(=O)(=O)CC[C@@H](N)[C@@H](S)C(=O)N[C@@H]([C@H](C)CC)C(=O)N1CCC(C(O)=O)[C@H]1C(O)=O HUWSZNZAROKDRZ-RRLWZMAJSA-N 0.000 description 25
- 229910052751 metal Inorganic materials 0.000 description 23
- 239000002184 metal Substances 0.000 description 23
- 230000000694 effects Effects 0.000 description 22
- 239000000463 material Substances 0.000 description 20
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 16
- 229910052802 copper Inorganic materials 0.000 description 16
- 239000010949 copper Substances 0.000 description 16
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 11
- 229910052709 silver Inorganic materials 0.000 description 11
- 239000004332 silver Substances 0.000 description 11
- 239000003292 glue Substances 0.000 description 6
- 238000000926 separation method Methods 0.000 description 5
- 238000003698 laser cutting Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 238000003466 welding Methods 0.000 description 4
- 230000001413 cellular effect Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910001220 stainless steel Inorganic materials 0.000 description 3
- 239000010935 stainless steel Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000005429 filling process Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000012768 molten material Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000005060 rubber Substances 0.000 description 2
- 239000012815 thermoplastic material Substances 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000004308 accommodation Effects 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000001723 curing Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000005288 electromagnetic effect Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- 238000013007 heat curing Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
- H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
- H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Container Filling Or Packaging Operations (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本願は、パッケージングモジュール、およびそのためのパッケージング方法、ならびに電子デバイスを提供する。パッケージングモジュールは、少なくとも2つのデバイスグループと、その少なくとも2つのデバイスグループを遮蔽するように構成された遮蔽構造とを含む。遮蔽構造は、隣接する2つのデバイスグループごとの間で電磁分離を実行するように構成された仕切構造を含む。仕切構造は、複数の導電性ピラーと、導電性接着剤とを含み、導電性ピラーの導電率は、導電性接着剤の導電率より高い。複数の導電性ピラーは、間隔を空けて配列され、基板の接地層に電気的に接続され、導電性接着剤は、任意の隣接する導電性ピラーの間の隙間を充填し、任意の隣接する導電性ピラーは、導電性接着剤を用いて電気的に接続される。この記述から、仕切構造は導電性ピラーおよび導電性接着剤を用いて形成され、導電性ピラーの導電率は、仕切構造の導電率を改善するために導電性接着剤の導電率より高く、導電性ピラーは仕切構造の一部分として使用され、導電性接着剤の量が低減され、遮蔽構造全体のコストが低減され、それによりパッケージングモジュール全体のコストを低減することが分かる。
Description
本願は、電子技術の分野に関し、さらに詳細には、パッケージングモジュールおよびそのためのパッケージング方法、ならびに電子デバイスに関する。
関連出願の相互参照
本願は、参照によりその全体が本明細書に組み込まれる、「PACKAGING MODULE AND PACKAGING METHOD THEREFOR,AND ELECTRONIC DEVICE」と題する2020年7月31日に中国国家知識産権局に出願された中国特許出願第202010757065.6号の優先権を主張するものである。
本願は、参照によりその全体が本明細書に組み込まれる、「PACKAGING MODULE AND PACKAGING METHOD THEREFOR,AND ELECTRONIC DEVICE」と題する2020年7月31日に中国国家知識産権局に出願された中国特許出願第202010757065.6号の優先権を主張するものである。
携帯電話またはスマートウォッチなどの電子デバイスの内部モジュールがますます小型になるにつれて、電子デバイス内の構成要素間の距離が小さくなっている。その結果として、電子デバイス内の構成要素は、隣接する他の構成要素による電磁干渉を受けやすくなっている。例えば、電子デバイス内のモバイルホットスポット(Wi-Fi)トランシーバとBluetoothトランシーバとは、しばしば互いに隣接して配置される。Wi-Fiトランシーバが動作するときに生成される干渉信号は、Bluetoothトランシーバの動作に干渉する。同様に、Bluetoothトランシーバが動作するときに生成される干渉信号も、Wi-Fiトランシーバの動作に干渉する。
隣接する構成要素間の電磁干渉を低減させ、電子デバイス内で電磁遮蔽のためのモジュールによって占められる空間を減少させるために、システムインパッケージ(system in a package,SIP)が、主流の電磁遮蔽解決策になることが期待されている。Wi-FiトランシーバおよびBluetoothトランシーバは、例として用いられている。図1に示されるように、現在のシステムインパッケージでは、Wi-Fiトランシーバ3とBluetoothトランシーバ2は、基板1の同じ表面上に配置され、金属層4が、システムインパッケージの外側表面上に配置され、金属層4と基板1とが、Wi-Fiトランシーバ3およびBluetoothトランシーバ2を収容する空間を形成している。加えて、金属仕切構造5が、Wi-Fiトランシーバ3とBluetoothトランシーバ2の間にさらに配置され、この金属仕切構造5が、この空間を2つの独立した部分空間に分割することができる。一方の部分空間が、Wi-Fiトランシーバ3を収容することができ、他方の部分空間が、Bluetoothトランシーバ2を収容することができる。モールドコンパウンド材料6が、Wi-Fiトランシーバ3と金属仕切構造5の間、およびBluetoothトランシーバ2と金属仕切構造5の間をさらに充填する。金属仕切構造5は、導電性接着剤の固化によって形成される。ただし、現在の導電性接着剤は、ほとんどが金および銀などの高価な金属材料を含むので、導電性接着剤は比較的高コストになり、これは、システムインパッケージの処理コストを低減するのに不利である。さらに、金属導体と比較すると、導電性接着剤は導電率が低く、電磁遮蔽効果は理想的ではない。したがって、遮蔽要件が満たされることが不可能である。
本願は、パッケージングモジュールの遮蔽効果を改善するために、パッケージングモジュールおよびそのためのパッケージング方法、ならびに電子デバイスを提供する。
第1の態様によれば、パッケージングモジュールが提供され、電子デバイスに適用されて、パッケージングモジュールの遮蔽効果を改善する。パッケージングモジュールは、デバイスを支承するように構成された基板と、基板上に配置された少なくとも2つのデバイスグループとを含み、この少なくとも2つのデバイスグループは、電磁分離を必要とする異なるデバイスグループである。パッケージングモジュールは、この少なくとも2つのデバイスグループを遮蔽するように構成された遮蔽構造をさらに含む。遮蔽構造は、隣接する2つのデバイスグループごとの間で電磁分離を実行するように構成された仕切構造を含む。遮蔽効果を改善するために、本願で提供される仕切構造は、導電性ピラーおよび導電性接着剤を少なくとも含み、導電性ピラーの導電率は、導電性接着剤の導電率より高い。複数の導電性ピラーがあり、この複数の導電性ピラーは、基板の接地層に電気的に接続される。複数の導電性ピラーは、間隔を空けて配列され、任意の隣接する導電性ピラーの間に隙間が形成される。導電性接着剤は、任意の隣接する導電性ピラーの間の隙間を充填し、任意の隣接する導電性ピラーは導電性接着剤を用いて電気的に接続されるので、導電性ピラーと導電性接着剤とが壁面のような構造を形成して、2つのデバイスグループの間の電磁分離を実行する。以上の説明から、導電性ピラーと導電性接着剤とが仕切構造を形成することが分かる。一方で、導電性ピラーが仕切構造の一部分として使用されるときには、導電性ピラーの導電率が導電性接着剤の導電率より高いので、仕切構造の導電率が改善される。他方で、導電性ピラーが仕切構造の一部分として使用されるときには、導電性接着剤の量が低減され、それによりパッケージングモジュール全体のコストを低減することができる。
特定の実現可能な解決策では、遮蔽構造は、遮蔽マスクをさらに含み、遮蔽マスクは、基板の表面の少なくとも一部分に対向し、基板の接地層に電気的に接続され、上記の少なくとも2つのデバイスグループは、遮蔽マスクと基板とによって包囲された空間内に位置し、導電性接着剤は、遮蔽マスクに電気的に接続される。遮蔽マスクと基板とが、上記の少なくとも2つのデバイスグループを収容する空間を形成する。
特定の実現可能な解決策では、導電性ピラーは、遮蔽マスクの内壁と接触するので、仕切構造は、遮蔽マスクに接続される。
特定の実現可能な解決策では、導電性ピラーと遮蔽マスクの間に隙間が形成され、導電性接着剤は、遮蔽マスクと導電性ピラーの間の隙間を充填する。仕切構造は、様々な方式で遮蔽マスクに電気的に接続されることが可能である。
特定の実現可能な解決策では、導電性ピラーと遮蔽マスクの間に隙間が形成されるとき、隙間は、300μm以下である。導電性ピラーは、仕切構造の分離効果を改善する特定の高さを有する。
特定の実現可能な解決策では、導電性ピラーの間の距離は、50μm以上、100μm以下である。導電性ピラーの密度が改善され、仕切構造の遮蔽効果が改善される。
特定の実現可能な解決策では、導電性ピラーは、長方形ピラー、楕円形ピラー、または円筒形など、様々な形状を有するピラーであり得る。様々な形状の導電性ピラーを用いることにより、仕切構造の遮蔽効果が改善されることが可能である。
特定の実現可能な解決策では、導電性ピラーが円筒形であるときには、導電性ピラーが特定の体積を有し、仕切構造の遮蔽効果が改善されることを保証するために、導電性ピラーの直径は、20μm以上、50μm以下である。
特定の実現可能な解決策では、複数の導電性ピラーは、複数列に配列され、列の方向は、仕切構造の長さ方向であり、パッケージングモジュールは、モールドコンパウンドをさらに含み、上記の少なくとも2つのデバイスグループは、全てがモールドコンパウンド内に塑性的にパッケージングされ、各導電性ピラーの側壁の一部分は、モールドコンパウンドによってラッピングされ、隣接する2列の導電性ピラーの間に1つの溝が設けられ、各導電性ピラーの側壁の一部分は、溝内に露出し、導電性接着剤は、溝を充填し、溝内に露出する各導電性ピラーの側壁の一部分をラッピングする。溝を導電性接着剤で充填することによって、導電性ピラーと導電性接着剤とが電気的に接続される。
特定の実現可能な解決策では、複数の導電性ピラーは、2列に配列され、この2列の導電性ピラー中の導電性ピラーは、一つ一つ整列される。または、複数の導電性ピラーは、2列に配列され、この2列の導電性ピラー中の導電性ピラーは、互い違いになっている。導電性ピラーは、様々な方式で配列され得る。
特定の実現可能な解決策では、複数の導電性ピラーは、複数列に配列され、列の方向は、仕切構造の長さ方向である。
パッケージングモジュールは、モールドコンパウンドをさらに含み、上記の少なくとも2つのデバイスグループは、全てがモールドコンパウンド内に塑性的にパッケージングされ、各導電性ピラーの側壁の一部分は、モールドコンパウンドによってラッピングされ、隣接する4つの導電性ピラーごとの間に1つの充填孔が設けられ、各導電性ピラーの側壁の一部分は、対応する充填孔内に露出し、導電性接着剤は、各充填孔を充填し、導電性接着剤は、対応する充填孔内に露出する各導電性ピラーの側壁の一部分をラッピングする。充填孔を設け、充填孔を導電性接着剤で充填することによって、導電性ピラーと導電性接着剤とが電気的に接続される。
特定の実現可能な解決策では、複数の導電性ピラーは、1列に配列され、パッケージングモジュールは、モールドコンパウンドをさらに含み、上記の少なくとも2つのデバイスグループは、モールドコンパウンド内に塑性的にパッケージングされ、各導電性ピラーの側壁の一部分は、モールドコンパウンドによってラッピングされ、隣接する2つの導電性ピラーごとの間に1つの充填孔が設けられ、各導電性ピラーの側壁の一部分は、対応する充填孔内に露出し、導電性接着剤は、各充填孔を充填し、導電性接着剤は、対応する充填孔内に露出する各導電性ピラーの側壁の一部分をラッピングする。充填孔を設け、充填孔を導電性接着剤で充填することによって、導電性ピラーと導電性接着剤とが電気的に接続される。
特定の実現可能な解決策では、仕切構造の体積に対する複数の導電性ピラーの体積の比は、10%以上、30%以下である。これは、仕切構造内の導電性ピラーの比率を保証し、仕切構造の導電率を改善し、仕切構造の遮蔽効果をさらに改善する。
第2の態様によれば、電子デバイスが提供される。電子デバイスは、携帯電話、タブレットコンピュータ、またはスマートウォッチなどのモバイル端末であることがある。電子デバイスは、回路基板と、上記のうちのいずれか1つによるパッケージングモジュールとを含み、パッケージングモジュールは、回路基板に固定される。この技術的解決策では、導電性ピラーと導電性接着剤とが仕切構造を形成する。一方で、導電性ピラーが仕切構造の一部分として使用されるときには、導電性ピラーの導電率が導電性接着剤の導電率より高いので、仕切構造の導電率が高められる。他方で、導電性ピラーが仕切構造の一部分として使用されるときには、導電性接着剤の量が低減されることが可能であり、遮蔽構造全体のコストが低減され、それによりパッケージングモジュール全体のコストを低減することができる。
特定の実現可能な解決策では、電子デバイスの回路基板は、パッケージングモジュールの基板である。したがって、電子デバイス内の構造が単純化される。
第3の態様によれば、パッケージングモジュールを作製する方法であって、
少なくとも2つのデバイスグループを基板上に配置するステップと、
基板の接地層に電気的に接続された複数の導電性ピラーを基板上に配置するステップであって、複数の導電性ピラーは、間隔を空けて配列され、複数の導電性ピラーは、隣接する2つのデバイスグループごとの間の分離を実行する、ステップと、
複数の導電性ピラーの間の隙間を導電性接着剤で充填し、隣接する導電性ピラーを電気的に接続するステップと、
導電性ピラーおよび導電性接着剤を用いて隣接する2つのデバイスグループごとの間の電磁分離を実行するステップと、を含む、方法が提供される。
少なくとも2つのデバイスグループを基板上に配置するステップと、
基板の接地層に電気的に接続された複数の導電性ピラーを基板上に配置するステップであって、複数の導電性ピラーは、間隔を空けて配列され、複数の導電性ピラーは、隣接する2つのデバイスグループごとの間の分離を実行する、ステップと、
複数の導電性ピラーの間の隙間を導電性接着剤で充填し、隣接する導電性ピラーを電気的に接続するステップと、
導電性ピラーおよび導電性接着剤を用いて隣接する2つのデバイスグループごとの間の電磁分離を実行するステップと、を含む、方法が提供される。
この技術的解決策では、導電性ピラーと導電性接着剤とが仕切構造を形成する。一方で、導電性ピラーが仕切構造の一部分として使用されるときには、導電性ピラーの導電率が導電性接着剤の導電率より高いので、仕切構造の導電率が高められる。他方で、導電性ピラーが仕切構造の一部分として使用されるときには、導電性接着剤の量が低減されることが可能であり、遮蔽構造全体のコストが低減され、それによりパッケージングモジュール全体のコストを低減することができる。
特定の実現可能な解決策では、基板の接地層に電気的に接続された複数の導電性ピラーを基板上に配置する上記のステップであって、複数の導電性ピラーは、間隔を空けて配列され、複数の導電性ピラーは、隣接する2つのデバイスグループごとの間の分離を実行する、上記のステップは、
複数の導電性ピラーを複数列に配列するステップと、
モールドコンパウンドを配列して、上記の少なくとも2つのデバイスグループおよび上記の複数の導電性ピラーをラッピングするステップと、
隣接する2列の導電性ピラーの間に1つの溝を設けるステップであって、各導電性ピラーの側壁の一部分は、モールドコンパウンドによってラッピングされ、側壁の一部分は、溝内に露出する、ステップと、
溝を導電性接着剤で充填するステップであって、導電性接着剤は、溝内に露出する各導電性ピラーの側壁の一部分をラッピングする、ステップと、を特に含む。溝を導電性接着剤で充填することによって導電性ピラーと導電性接着剤とが電気的に接続されて、仕切構造を形成する。
複数の導電性ピラーを複数列に配列するステップと、
モールドコンパウンドを配列して、上記の少なくとも2つのデバイスグループおよび上記の複数の導電性ピラーをラッピングするステップと、
隣接する2列の導電性ピラーの間に1つの溝を設けるステップであって、各導電性ピラーの側壁の一部分は、モールドコンパウンドによってラッピングされ、側壁の一部分は、溝内に露出する、ステップと、
溝を導電性接着剤で充填するステップであって、導電性接着剤は、溝内に露出する各導電性ピラーの側壁の一部分をラッピングする、ステップと、を特に含む。溝を導電性接着剤で充填することによって導電性ピラーと導電性接着剤とが電気的に接続されて、仕切構造を形成する。
特定の実現可能な解決策では、基板の接地層に電気的に接続された複数の導電性ピラーを基板上に配置する上記のステップであって、複数の導電性ピラーは、間隔を空けて配列され、複数の導電性ピラーは、隣接する2つのデバイスグループごとの間の分離を実行する、上記のステップは、
複数の導電性ピラーを複数列に配列するステップと、
モールドコンパウンドを配列して、上記の少なくとも2つのデバイスグループおよび上記の複数の導電性ピラーをラッピングするステップと、
隣接する4つの導電性ピラーごとの間に1つの充填孔を設けるステップであって、各導電性ピラーの側壁の一部分は、モールドコンパウンドによってラッピングされ、側壁の一部分は、対応する充填孔内に露出する、ステップと、
充填孔を導電性接着剤で充填するステップであって、導電性接着剤は、対応する充填孔内に露出する各導電性ピラーの側壁の一部分をラッピングする、ステップと、を特に含む。充填孔を導電性接着剤で充填することによって導電性ピラーと導電性接着剤とが電気的に接続されて、仕切構造を形成する。
複数の導電性ピラーを複数列に配列するステップと、
モールドコンパウンドを配列して、上記の少なくとも2つのデバイスグループおよび上記の複数の導電性ピラーをラッピングするステップと、
隣接する4つの導電性ピラーごとの間に1つの充填孔を設けるステップであって、各導電性ピラーの側壁の一部分は、モールドコンパウンドによってラッピングされ、側壁の一部分は、対応する充填孔内に露出する、ステップと、
充填孔を導電性接着剤で充填するステップであって、導電性接着剤は、対応する充填孔内に露出する各導電性ピラーの側壁の一部分をラッピングする、ステップと、を特に含む。充填孔を導電性接着剤で充填することによって導電性ピラーと導電性接着剤とが電気的に接続されて、仕切構造を形成する。
特定の実現可能な解決策では、基板の接地層に電気的に接続された複数の導電性ピラーを基板上に配置する上記のステップであって、複数の導電性ピラーは、間隔を空けて配列され、複数の導電性ピラーは、隣接する2つのデバイスグループごとの間の分離を実行する、上記のステップは、
複数の導電性ピラーを1列に配列するステップと、
モールドコンパウンドを配列して、上記の少なくとも2つのデバイスグループおよび上記の複数の導電性ピラーをラッピングするステップと、
隣接する2つの導電性ピラーごとの間に1つの充填孔を設けるステップであって、各導電性ピラーの側壁の一部分は、モールドコンパウンドによってラッピングされ、側壁の一部分は、対応する充填孔内に露出する、ステップと、
充填孔を導電性接着剤で充填するステップであって、導電性接着剤は、対応する充填孔内に露出する各導電性ピラーの側壁の一部分をラッピングする、ステップと、を特に含む。充填孔を導電性接着剤で充填することによって導電性ピラーと導電性接着剤とが電気的に接続されて、仕切構造を形成する。
複数の導電性ピラーを1列に配列するステップと、
モールドコンパウンドを配列して、上記の少なくとも2つのデバイスグループおよび上記の複数の導電性ピラーをラッピングするステップと、
隣接する2つの導電性ピラーごとの間に1つの充填孔を設けるステップであって、各導電性ピラーの側壁の一部分は、モールドコンパウンドによってラッピングされ、側壁の一部分は、対応する充填孔内に露出する、ステップと、
充填孔を導電性接着剤で充填するステップであって、導電性接着剤は、対応する充填孔内に露出する各導電性ピラーの側壁の一部分をラッピングする、ステップと、を特に含む。充填孔を導電性接着剤で充填することによって導電性ピラーと導電性接着剤とが電気的に接続されて、仕切構造を形成する。
以下、添付の図面を参照して、本願の実施形態についてさらに述べる。
最初に、パッケージングモジュールについて述べる。パッケージングモジュールは、小型の携帯可能電子デバイス(例えばスマートフォン、スマートウォッチ、またはワイヤレスルータ)などの通信機能を有する電子デバイスに適用される。これらの電子デバイスは、無線周波数干渉を受けやすいWi-Fi、Bluetooth、およびセルラ信号に関係する無線周波数トランシーバ回路などのデバイス、ならびにクロック信号を必要とするプロセッサおよびメモリなどのその他のデバイスを含む。これらのデバイスは、正常な動作中に互いに電磁的に干渉することがある。デバイスを電磁干渉の影響を受けることから保護するために、いくつかの回路(例えば無線周波数トランシーバ)は、金属遮蔽マスクを用いてラッピングされ、パッケージングモジュールに一体化されて、信号を遮断して電磁干渉を遮蔽することがある。パッケージングモジュールが一体化されたとき、パッケージングモジュール内で電磁干渉を発生させるデバイスは、一般に少なくとも2つある。したがって、パッケージングモジュール内のこれらのデバイス間で分離が実行される。従来の技術では、パッケージングモジュール内部のデバイス間の分離は、銀接着剤を用いて形成される。ただし、銀接着剤は、一方で比較的高価であるが、他方、分離効果は比較的低く、現在の分離要件を満たすことができない。したがって、本願の実施形態は、分離効果を改善するパッケージングモジュールを提供する。以下、添付の図面および具体的な実施形態を参照して、本願のこの実施形態で提供されるパッケージングモジュールについて述べる。
図2aは、本願の実施形態によるパッケージングモジュールを示す断面図である。パッケージングモジュールは、基板10と、基板10上に支承されるデバイスとを含み、デバイスを遮蔽するように構成された遮蔽構造(図示せず)をさらに含む。遮蔽構造は、デバイス間の電磁分離を実行して、その1つまたは複数のデバイスを外部環境から遮蔽するように構成される。デバイスは、Wi-Fi、Bluetooth、もしくはセルラ信号に関係する無線周波数トランシーバ回路、またはクロック信号を用いるプロセッサもしくはメモリなどのデバイスであることがある。
印刷回路基板または回路が敷設された平板層など様々なタイプの基板が、基板10に使用され得る。基板10は、支承表面を有し、支承表面は、基板10上の2つの対抗する表面であることもあるし、その2つの表面のうちの1つの表面であることもある。デバイスが配置されるとき、デバイスは、支承表面上に配置され得、基板10の回路層に電気的に接続される。回路層は、基板10上または基板10内に配置された金属層と、デバイスおよび遮蔽構造に電気的に接続されるように構成されたパッドとを含む。遮蔽構造が配置されるとき、遮蔽構造は、基板10の接地層(回路層内の回路の一部分)に電気的に接続されて、デバイス上で電磁分離を実行することがある。
基板10の同じ支承表面が、複数のデバイスを支承することができる。説明を容易にするために、これらのデバイスは、デバイスの配置位置およびデバイス間の電磁干渉に基づいて少なくとも2つのデバイスグループにグループ化され、各デバイスグループは、互いに電磁干渉するデバイスは含まない。
図2aは、パッケージングモジュールが2つのデバイスグループを含む場合を示している。パッケージングモジュールは、第1のデバイスグループ20および第2のデバイスグループ30を含む。第1のデバイスグループ20および第2のデバイスグループ30のそれぞれは、少なくとも1つのデバイスを含む組合せである。第1のデバイスグループ20は、デバイスを1つしか含まないこともあるし、2つ以上のデバイスを含むこともある。第1のデバイスグループ20が2つ以上のデバイスを含むときには、この2つまたは2つのデバイスは、電磁干渉を引き起こさないものとすることを理解されたい。第2のデバイスグループ30については、第1のデバイスグループ20の説明が参照され得る。本明細書では、詳細について説明しない。第1のデバイスグループ20および第2のデバイスグループ30が特にグループ化によって得られるときには、第1のデバイスグループ20と第2のデバイスグループ30内のデバイスの数量は、同じであることもあるし、異なることもある。例えば、第1のデバイスグループ20は、N個のデバイスを含み、第2のデバイスグループ30も、N個のデバイスを含み、Nは自然数である。代替として、第1のデバイスグループ20は、N個のデバイスを含み、第2のデバイスグループ30は、M個のデバイスを含み、NとMは等しくない自然数である。
任意選択の解決策では、パッケージングモジュールは、モールドコンパウンド40をさらに含み、モールドコンパウンド40は、少なくとも2つのデバイスグループをラッピングして、各デバイスグループ内のデバイスを保証するように構成される。モールドコンパウンド40は、異なる材料で作製されることがある。例えば、モールドコンパウンド40は、エポキシ樹脂、アクリル樹脂材料、誘電材料、熱硬化性材料、熱可塑性材料、ゴム、または別の絶縁性材料で作製されることがある。作製時、モールドコンパウンド40は、射出プロセスを用いて成形用具内で形成されることがあり、モールドコンパウンド40は、各デバイスグループ内のデバイスをラッピングして、各デバイスを保護し、デバイス間の分離を実行する。
遮蔽構造は、電磁干渉を回避するために、上記の少なくとも2つのデバイスグループを遮蔽するように構成される。遮蔽構造は、遮蔽マスク60と、仕切構造50とを含む。遮蔽マスク60は、基板10の表面の少なくとも一部分と対向し、基板10の接地層に電気的に接続されて接地を実施する。遮蔽マスク60と基板10とが包囲して収容空間を形成し、第1のデバイスグループ20および第2のデバイスグループ30は、遮蔽マスク60および基板10によって包囲される空間に収容される。遮蔽マスク60には、様々な構造が使用され得る。例えば、遮蔽マスク60は、モールドコンパウンド40を被覆する金属層であることもあるし、筐体構造であることもある。
仕切構造50は、遮蔽マスク60内に配置され、遮蔽マスク60に電気的に接続される。さらに、仕切構造50は、遮蔽マスク60内の空間を複数の部分空間に分割する。各部分空間は、対応して1つのデバイスグループを収容し、各部分空間は、遮蔽マスク60および仕切構造50によって形成される遮蔽された空間である。
第1のデバイスグループ20および第2のデバイスグループ30は、例として用いられている。第1のデバイスグループ20と第2のデバイスグループ30の間で電磁分離が実行されるときには、仕切構造50は、第1のデバイスグループ20および第2のデバイスグループ30上で電磁分離を実行するように構成される。少なくとも2つのデバイスグループがあるとき、例えば3つまたは4つのデバイスグループがあるときには、仕切構造50は、その少なくとも2つのデバイスグループ中の隣接する2つのデバイスグループごとの間で電磁分離を実行することができる必要があることを理解されたい。パッケージングモジュールがモールドコンパウンド40を有するときには、仕切構造50は、仕切構造50の配列を容易にするために、モールドコンパウンド40に埋め込まれることもある。
隣接する2つのデバイスグループごとの間の仕切構造50は、同様の構造を有する。したがって、第1のデバイスグループ20と第2のデバイスグループ30の間の仕切構造50は、説明のための例として用いられているものである。
図2aおよび図2bを合わせて参照すると、図2bは、仕切構造の局所上面図である。説明を容易にするために、方向aおよび方向bを定義する。方向aは、第1のデバイスグループ20と第2のデバイスグループ30の配列方向であり、方向bは、第1のデバイスグループ20と第2のデバイスグループ30の間で信号分離が必要とされる方向である。方向bおよび方向aが位置する平面は、基板10の支承表面と平行である。方向bは、方向aに対して直交することもあるし、方向aと角度を形成することもあり、この角度は、0°より大きく90°より小さい任意の鋭角であり得、例えば、この角度は5°、10°、30°、50°、60°、または89°であることがある。
仕切構造50は、第1のデバイスグループ20と第2のデバイスグループ30の間に位置し、仕切構造50の長さ方向は、第1のデバイスグループ20と第2のデバイスグループ30の間で信号分離が必要とされる方向に設定される、すなわち仕切構造50の長さ方向は、方向bに沿っている。
仕切構造50は、導電性ピラー51と導電性接着剤52が混合した構造である。仕切構造50は、複数の導電性ピラー51を含み、この複数の導電性ピラー51は、2列に配列される。導電性ピラーの各列中の導電性ピラー51は、方向bに配列され、2列の導電性ピラーは、方向aに配列される。2列の導電性ピラー51の中で、方向aの2つの隣接する導電性ピラー51の間に隙間が形成され、方向bの2つの隣接する導電性ピラー51の間にも隙間が形成される。任意選択の解決策では、この2列の導電性ピラー中の導電性ピラー51は一つ一つ整列される、すなわち方向aには2つの導電性ピラー51が一列に配列され、この複数の導電性ピラー51は行列状に配列される。
導電性ピラー51が基板10上に配置されるとき、導電性ピラー51は、基板10の接地層に電気的に接続される。パッケージングモジュールがモールドコンパウンド40を有するときには、モールドコンパウンド40は、第1のデバイスグループ20、第2のデバイスグループ30、および複数の導電性ピラー51をラッピングする。さらに、溝(図示せず。溝の形状については、導電性接着剤52の形状が参照され得る)がモールドコンパウンド40上に設けられ、この溝は、導電性接着剤52を収容するように構成される。溝を充填するときに、導電性接着剤52は、導電性ピラー51に電気的に接続されて、仕切構造50を形成する。
溝が形成されるとき、溝は導電性ピラー51の2つの隣接する列の間に設けられ、溝の長さ方向は、方向bに沿っている。図2bでは、例えば、溝は長方形の溝であるが、本願のこの実施形態で設けられる溝は、代替として、楕円形または長くくびれた形など、別の形状であることもある。溝の形状に関わらず、各導電性ピラー51の側壁の一部分のみが溝内で露出し、一部分がモールドコンパウンド40によってラッピングされることは保証されなければならない。図2bに示される長方形の溝は、例として用いられているものであり、溝の底壁は、基板10の支承表面である。各導電性ピラー51の側壁の一部分は、溝内で露出する、すなわち各導電性ピラー51の構造の一部分は、溝内に突出している。
溝は、様々なプロセスを用いて作製され得る。例えば、溝は、レーザエッチングによって、または別のエッチング方式で、形成されることがある。レーザ切断では、加工物に集束した高出力密度のレーザビームが照射され、照射された材料が急速に溶融し、蒸発し、切除され、または着火点に到達し、同時に溶融した材料がビームと同軸の高速の空気流を用いて吹き飛ばされて、加工物を切断するようになっている。レーザ切断方式では、溝の開口の精度が保証されることが可能であるので、導電性ピラー51の側壁の一部分が溝内で露出することが保証される。
溝を充填するときには、導電性接着剤52は、溝全体を完全に充填する。充填された導電性接着剤52が、溝内で露出している各導電性ピラー51の側壁の一部分をラッピングし、導電性ピラー51に導電的に接続される。導電性接着剤52が配置されたとき、導電性接着剤52が、任意の隣接する導電性ピラー51の間の隙間を充填し、任意の隣接する導電性ピラー51が、導電性接着剤52を用いて電気的に接続されるので、導電性ピラー51と導電性接着剤52とで壁面のような構造を形成することができることは、図2aおよび図2bから分かる。導電性ピラー51および導電性接着剤52の配置方式に関連して、仕切構造50は、導電性ピラー51を主要構造として用い、導電性接着剤52を接続構造として用いて複数の導電性ピラー51を直列に接続することによって形成された壁面構造として見なされ得る。導電性ピラー51および導電性接着剤52が選択されるときには、導電性ピラー51の導電率は、導電性接着剤52の導電率より大きくして、導電性ピラー51を用いることによって仕切構造50の導電率が高められるようにする。さらに、仕切構造50が導電性ピラー51と導電性接着剤52を混合することによって形成されるときには、仕切構造50による電磁信号の反射を改善し、仕切構造50の分離度を改善するために、導電性ピラー51の側部表面(モールドコンパウンド40によってラッピングされた側壁の一部分の表面)が、電磁信号反射表面として使用されることもある。
任意選択の解決策では、溝内で露出する導電性ピラー51の側壁の一部分の面積は、導電性ピラー51の側壁の面積の1/4から1/2を占める。例えば、溝内で露出する導電性ピラー51の側壁の一部分の面積は、導電性ピラー51の側壁の総面積の1/2、1/3、または1/4など、異なる比率を占める。この配列方式では、導電性ピラー51と導電性接着剤52の間の接触面積が保証され、仕切構造50の抵抗が低減され、導電性接着剤52の量も低減されることが可能である。
任意選択の解決策では、仕切構造50の体積V2に対する複数の導電性ピラー51の総体積V1の比は、10%以上、30%以下である。複数の導電性ピラー51の総体積V1は、複数の導電性ピラー51の体積vの和であり、仕切構造50の体積V2は、複数の導電性ピラー51の総体積V1と導電性接着剤52の体積V3の和である。例えば、V1:V2の比は、10%、15%、20%、25%、または30%など、10%から30%の任意の値であり得る。この比が用いられるときには、配置された導電性ピラー51が仕切構造50全体の導電率を改善することができることが保証されることが可能である。さらに、この比の導電性ピラー51が使用されるとき、および仕切構造50の総体積V2が変更されないときには、導電性接着剤52の量は、従来の技術で導電性接着剤を用いて作製された等体積の仕切構造と比較して、10%から30%低減されることが可能である。
任意選択の解決策では、従来の技術における溝開口プロセスに適い、溝のサイズを低減し、それにより導電性接着剤52の量を低減するために、導電性ピラー51の間の距離は、50μm以上、100μm以下である。例えば、導電性ピラー51の間の距離は、50μm、80μm、120μm、200μm、240μm、280μm、または100μmなど、50μmから100μmの任意の距離であり得る。導電性ピラー51の間の距離とは、方向aの2つの隣接する導電性ピラー51の間の距離、および方向bの2つの隣接する導電性ピラー51の間の距離を含むことを理解されたい。
導電性ピラー51は、様々な材料で作製される導電性ピラーであり得る。例えば、導電性ピラー51は、銅、アルミニウム、鉄、銀、または金など、共通の導電性材料で作製されることもある。好ましくは、導電性ピラー51は、良好な導電率および比較的低いコストを有する銅ピラーである。銀接着剤が導電性接着剤52に使用され、銅ピラーが導電性ピラー51に使用されるときには、仕切構造50のコストが低減されることが可能である。さらに、この導電性ピラー51および導電性接着剤52の配列方式では、導電性接着剤52の量がさらに低減されることが可能であり、仕切構造50のコストもさらに低減されることが可能である。
導電性ピラー51は、様々な形状であり得る。例えば、導電性ピラー51は、長方形、楕円形、円筒形など、様々な形状のピラーであり得る。本願のこの実施形態では、導電性ピラー51は、円筒形であることが好ましい。一方では作製が好都合であり、他方では導電性ピラーが好都合に導電性接着剤52に接続される。さらに、導電性ピラー51は、一定の直径を有する直線状の円筒形であることもあるし、個々の応用時の実際の要件に基づいて決定されることが可能な可変の直径を有する段付きのピラーまたは先細のピラーであることもある。
任意選択の解決策では、導電性ピラー51が円筒形であるときには、導電性ピラー51が特定の体積を有することを保証するために、導電性ピラー51の直径は、20μm以上、50μm以下である。例えば、導電性ピラー51の直径は、20μm、25μm、30μm、35μm、40μm、45μm、または5μmなど、20μmから50μmの任意のサイズであり得る。
導電性ピラー51が基板10の接地層に電気的に接続されるとき、各導電性ピラー51は、基板10上のパッドを用いて接地層に電気的に接続される。導電性ピラー51は、様々な方式でパッドに接続され得る。例えば、2列の導電性ピラー51が、ワイヤボンディングプロセスを用いて基板10に埋め込まれることもある。ワイヤボンディング(wire bonding)は、細い金属ワイヤを通して熱、圧力、または超音波エネルギーを用いて基板10のパッドに金属リードをしっかりと結合するものである。代替として、導電性ピラー51は、アルゴンアーク溶接またはレーザ溶接など様々な溶接方式で導電的に接続され得る。
任意選択の解決策では、基板10のパッドの直径は、導電性ピラー51の直径より大きい。例えば、パッドの直径は、導電性ピラー51の直径より大きい60μm、70μm、または80μmなど、異なるサイズであり得る。比較的大きなサイズを有するパッドが使用されるときには、導電性ピラー51とパッドの間の溶接が容易になり、この比較的大きなサイズを有するパッドを用いることにより、導電性ピラー51と接地層の間の電気的接続効果も改善されることが可能である。
任意選択の解決策では、基板10のパッドの一部分が溝内で露出しており、導電性接着剤52が溝を充填するときに、導電性接着剤52は、溝内で露出しているパッドに電気的に接続されることが可能である。仕切構造50と接地層の間の電気的接続効果が改善され、仕切構造50の電磁分離効果はさらに改善される。
仕切構造50が遮蔽マスク60に電気的に接続されるとき、このことは、限定されるわけではないが、仕切構造50の上端部および側壁が遮蔽マスクの上壁および側壁にそれぞれ電気的に接続されること、すなわち仕切構造50の上端部が遮蔽マスク60の上壁に電気的に接続されること、または仕切構造50の側端部が遮蔽マスク60の側壁に電気的に接続されることを含む。説明を容易にするために、図2aにおいて方向cを導入する。方向cは、基板10の支承表面に対して直交し、また方向aおよび方向bに対しても別個に直交する。図2aに示されるように、仕切構造50の高さは方向cに沿っており、仕切構造50の上端部とは、基板10とは反対側に向いている仕切構造50の端部表面を指す。仕切構造50が配置されるとき、仕切構造50の上端部は、遮蔽マスク60の上部表面(遮蔽マスク60の、基板10に対向する、第1のデバイスグループ20が配置される配置表面の表面)に電気的に接続される。遮蔽マスク60に金属層が使用されるときには、仕切構造50は、モールドコンパウンド40の外部に露出しており、この金属層がモールドコンパウンド40上に形成されたとき、この金属層は、仕切構造50の上端部を被覆し、仕切構造50に電気的に接続される。
仕切構造50の上端部は、様々な方式で遮蔽マスク60の上部表面に電気的に接続され得る。例えば、遮蔽マスク60は、導電性接着剤52のみを用いて仕切構造50に電気的に接続され、導電性ピラー51は、遮蔽マスク60に直接的には電気的に接続されない。図2aに示されるように、遮蔽マスク60は、導電性接着剤52を被覆し、導電性接着剤52に電気的に接続される。導電性ピラー51と遮蔽マスク60の間に隙間が形成され、導電性ピラー51は、導電性接着剤52を用いて遮蔽マスク60に電気的に接続される。例えば、導電性ピラー51と遮蔽マスク60の間に形成される隙間は、300μm以下である。具体的には、導電性ピラー51と遮蔽マスク60の間の隙間は、方向cに10μm、20μm、50μm、100μm、120μm、150μm、200μm、250μm、290μm、または300μmなど300μm以下のサイズの任意の隙間であり得る。この構造が用いられるときには、導電性ピラー51の長さは、遮蔽マスク60の内壁からの最小距離が300μm以下であるということを満たして、導電性ピラー51が十分な高さを有することを保証し、それにより第1のデバイスグループ20と第2のデバイスグループ30の間の分離効果を改善する。仕切構造50が遮蔽マスク60に接続されるとき、代替として、仕切構造は、導電性ピラー51を用いて遮蔽マスク60に接続されることもある。すなわち、導電性ピラー51の上端部が遮蔽マスク60の内壁に接触し、導電性ピラーが遮蔽マスクに直接接続される。導電性ピラー51が遮蔽マスク60に直接接続されるときには、複数の導電性ピラー51が第1のデバイスグループ20を第2のデバイスグループ30から分離し、第1のデバイスグループ20と第2のデバイスグループ30の間の分離効果が改善されることが可能である。
本願のこの実施形態で提供される仕切構造50の効果の理解を容易にするために、以下、図3を参照して仕切構造について述べる。図3は、以下の表中の様々な周波数信号についての様々な電気導電率の材料のシミュレーションを示す概略図の例である。図3から、低い導電率を有する構造の電磁遮蔽効果は、高い導電率を有する構造の電磁遮蔽効果より低いことが分かる。例えば、低周波数信号についての遮蔽効果は、15dbに達することができ、高周波数信号についての遮蔽効果は、2から8dbに達することができる。従来の技術の金属接着剤材料は多孔性構造であり、その電気導電率は約5e5S/mであり、これは、純粋な銅材料の電気導電率(5.7e7)より約2桁低い。したがって、金属接着剤材料の電磁効果も低い。ただし、この実施形態で提供される仕切構造50には銅ピラーと銀接着剤とが混合する構造が使用され、構造全体の導電率は改善されることが可能である。したがって、より良好な電磁遮蔽効果が実現されることが可能である。
本願のこの実施形態で提供されるパッケージングモジュールの作製プロセスの理解を容易にするために、以下、パッケージングモジュールの作製プロセスについて詳細に述べる。
本願の実施形態によるパッケージングモジュールを作製する方法は、以下のステップを含む。
ステップ001:少なくとも2つのデバイスグループを基板上に配置する。
図4aに示されるように、このステップは、基板10を作製することを含み、基板10は、印刷回路基板または別のタイプの基板であり得る。ただし、基板のタイプに関わらず、基板10は、少なくとも1つの金属配線層を含む。金属配線層は、少なくとも2つのデバイスグループに電気的に接続された回路層および接地層を含む。さらに、複数のパッド、例えば上記の少なくとも2つのデバイスグループに電気的に接続されるように構成されたパッド、および遮蔽構造に電気的に接続されるように構成されたパッドが、基板10上にさらに配置される。図4bに示されるように、上記の少なくとも2つのデバイスグループが配置されるとき、図4bに示される第1のデバイスグループ20および第2のデバイスグループ30などのデバイスは、基板10の支承表面上に載置される。デバイスグループ内のデバイスは、様々なアクティブもしくはパッシブのデバイス、チップ、分離された構成要素、または構成要素パッケージ(パッケージングされたチップ)を含み得る。
ステップ002:基板の接地層に電気的に接続された複数の導電性ピラーを基板10上に配置する。この複数の導電性ピラーは、間隔を空けて配列され、隣接する2つのデバイスグループごとの間の分離を実行する。
図4cに示されるように、信号分離領域が、2つのデバイスグループの間に設計され、2列の導電性ピラー51が、ワイヤボンディングプロセスを用いて信号分離領域に埋め込まれる。ワイヤボンディング(wire bonding)は、細い金属ワイヤを通して熱、圧力、または超音波エネルギーを用いて基板10のパッドに金属リードをしっかりと結合するものである。銅ピラーが導電性ピラー51に使用されることがあり、銅ピラーの直径は、30μmであることがあり、銅ピラーに接続されたパッドの直径は、60μmであることがある。2つの隣接する銅ピラーの中心間の距離は、150μm以上、300μm以下である。さらに、銅ピラーの高さは、パッケージ内のシステム全体のモールドコンパウンドの高さより高くならないように設定され、可能な高さの範囲は、0.1mmから1.5mmである。
ステップ003:複数の導電性ピラーの間の隙間を導電性接着剤で充填し、導電性接着剤と隣接する導電性ピラーとを電気的に接続する。
図4dに示されるように、モールドコンパウンド40は、第1のデバイスグループ20、第2のデバイスグループ30、および複数の導電性ピラー51をパッケージングするために、第1のデバイスグループ20、第2のデバイスグループ30、および複数の導電性ピラー51をラッピングするように配置される。例えば、モールドコンパウンド40は、エポキシ樹脂、アクリル樹脂材料、誘電材料、熱硬化性材料、熱可塑性材料、ゴム、または別の絶縁性材料で作製されることがある。作製プロセスを通じて、絶縁層は、射出プロセスを用いて成形用具内で形成されることがある。少なくとも2つのデバイスグループがあるときには、モールドコンパウンド40は、この少なくとも2つのデバイスグループをラッピングする。
図4eに示されるように、1つの溝が、隣接する2列の導電性ピラーの間に設けられ、各導電性ピラーの側壁の一部分は、モールドコンパウンドによってラッピングされ、側壁の一部分は、溝内に露出する。具体的には、溝41が、レーザを用いて銅ピラー領域(隣接する2列の銅ピラーの間)にエッチングされる。例えば、レーザ切断プロセスが使用されることがある。レーザ切断では、加工物に集束した高出力密度のレーザビームが照射され、照射された材料が急速に溶融し、蒸発し、切除され、または着火点に到達し、同時に溶融した材料がビームと同軸の高速の空気流を用いて吹き飛ばされて、加工物を切断するようになっている。様々な波長のレーザエネルギーに対するモールドコンパウンド40に使用される材料の吸収感度に基づいて、選択的な溝の開口が実施されることが可能である。溝の開口中には、モールドコンパウンド40の絶縁材料のみが選択的に除去され、導電性ピラー51は除去されずに残る。したがって、各導電性ピラー51の側壁の一部分が、溝41内に露出する。任意選択で、溝の幅は、100μm以上、300μm以下である。例えば、溝の幅は、100μm、150μm、200μm、250μm、または300μmなど、100μmから300μmの任意の幅であり得る。溝の幅とは、第1のデバイスグループ20および第2のデバイスグループ30の配列方向の溝41の幅である。任意選択で、溝の開口中に、銅ピラーの上端部は、露出することもあれば、露出しないこともある。
図4fに示されるように、溝は導電性接着剤で充填され、導電性接着剤が、溝内に露出している各導電性ピラーの側壁の一部分をラッピングする。溝を導電性接着剤52で充填することにより、導電性ピラー51と導電性接着剤52は電気的に接続されて、仕切構造50を形成する。具体的には、エッチングされた溝は、導電性接着剤52の材料で充填される。導電性ピラー51の部分的に露出した表面は、導電性接着剤52の材料と電気的に連絡する。本願のこの実施形態では、銀接着剤材料が導電性接着剤52に使用されることがあり、銀接着剤は、流動性を有し、特定の圧力および温度の条件で溝構造を完全に充填することができ、銀接着剤が導電性ピラー51と良好に接触することが保証されることが可能である。銀接着剤材料が充填された後で、銀接着剤材料に対して熱硬化処置が実行される。例えば、100℃から175℃で0.5時間から2時間の焼付けの硬化プロセスが使用されることがある。
ステップ004:遮蔽マスク60を作製する。
図4gに示されるように、遮蔽マスク60が、パッケージングモジュール全体の上側表面および側壁に取り付けられる。導電性接着剤52と遮蔽マスク60の間の電気的導通が実施される。遮蔽マスク60は、物理スパッタリング堆積プロセスを用いて作製されることがある。ステンレス鋼層もしくは銅層の単独層方式、またはステンレス鋼層と銅層の多層組合せ方式が、遮蔽マスク60に使用されることがある。ステンレス鋼に加えて、銅、ニッケル、およびアルミニウムなど、別の堆積可能な金属材料が、遮蔽マスク60に使用されることもある。さらに、遮蔽マスク60は、金属の化学蒸着または電気めっきなどによって作製されることもある。作製された遮蔽マスク60は、仕切構造50および基板10の接地層に電気的に接続される。遮蔽マスク60と仕切構造50の間の電気的接続方式については、前述の実施形態における関係する構造の説明が参照され得る。本明細書では、詳細について説明しない。
この記述から、この作製方法を用いて作製されたパッケージングモジュールを用いることにより、導電性ピラー51と導電性接着剤52とが仕切構造50を形成し、一方では、導電性ピラー51の導電率を導電性接着剤52のそれより高くして仕切構造50の導電率を改善し、他方では、導電性ピラー51が仕切構造50の一部分として使用されて、導電性接着剤52の量が低減されることが可能であり、遮蔽構造全体のコストが低減されることが可能であり、それによりパッケージングモジュール全体のコストを低減することが分かる。
図5aは、本願の実施形態によるパッケージ内のシステムの変形構造であり、図5bは、仕切構造50の上面図である。図5aおよび図5b中のいくつかの参照符については、図2aおよび図2b中の同じ参照符が参照され得る。図5aおよび図5bに示される仕切構造50中には、複数の導電性ピラー51が2列に配列され、導電性ピラーの各列中の導電性ピラー51は、方向bに配列され、2列の導電性ピラーは、方向aに配列される。2列の導電性ピラー51の中で、方向aの2つの隣接する導電性ピラー51の間に隙間が形成され、方向bの2つの隣接する導電性ピラー51の間にも隙間が形成される。任意選択の解決策では、この2列の導電性ピラー51中の導電性ピラー51は、互い違いになっている。すなわち、この2列の導電性ピラー51の位置は、方向bに互い違いになっている。導電性接着剤52が充填されるとき、導電性接着剤52は、溝内で露出している各導電性ピラー51の側壁の一部分をラッピングする。図5bに示される導電性ピラー51の配列方式では、2列の互い違いの導電性ピラー51中の導電性ピラー51のより多くの側壁が方向bに露出するので、より多くの電磁信号反射表面が設けられることが可能であり、これによりより良好な電磁遮蔽効果を実現することができる。
図6aは、本願の実施形態によるパッケージ内のシステムの変形構造であり、図6bは、仕切構造50の上面図である。図6aおよび図6b中のいくつかの参照符については、図2aおよび図2b中の同じ参照符が参照され得る。図6aおよび図6bに示される仕切構造50中には、複数の導電性ピラー51が2列に配列される。導電性接着剤52を充填するために、隣接する4つの導電性ピラー51ごとの間に1つの充填孔が設けられ、各導電性ピラー51の側壁の一部分が、対応する充填孔内に露出する。図6bに示される構造は、例として用いられている。任意の隣接する4つの導電性ピラー51の間に1つの充填孔が設けられ、複数の充填孔は、方向bに配列される。充填孔と導電性ピラー51の列(方向aに1列に配列された導電性ピラー51)とは、互い違いになっている。各導電性ピラー51は、少なくとも1つの充填孔に対応し、各導電性ピラー51の側壁の一部分が、対応する充填孔内に露出する。導電性接着剤52は、各充填孔を充填し、対応する充填孔内に露出する各導電性ピラー51の側壁の一部分をラッピングする。図6bに示される構造は、例として用いられている。各充填孔を充填する導電性接着剤52は、充填孔内に露出する各導電性ピラー51の側壁の一部分に電気的に接続される。複数の導電性ピラー51は、充填孔と1列の導電性ピラー51とが互い違いになるような方式で、互いに導電的に接続される。上記の構造が使用されるときには、図2aおよび図2bに示される溝開口方式と比較して、銀接着剤の量がさらに低減されることが可能であり、遮蔽構造のコストが低減されることが可能であり、パッケージングモジュールのコストも低減されることが可能である。
任意選択の解決策では、充填孔の直径は、100μm以上、300μm以下であることがある。例えば、充填孔の直径は、100μm、150μm、200μm、250μm、または300μmなど、100μmから300μmの任意のサイズであり得る。この孔の直径が用いられるときには、導電性ピラー51間の電気的接続が保証されることが可能であり、形成される仕切構造50の抵抗が低減されることが可能であり、導電性接着剤52の量も可能な限り低減されることが可能である。
上記の構造が用いられるとき、対応する作製方法は、図2aおよび図2bに対応する作製方法と同様である。唯一の相違点は、導電性ピラー51間の隙間を導電性接着剤52で充填し、導電性接着剤と導電性ピラー51とを電気的に接続するステップにある。充填孔構造が使用されるときには、このステップは、モールドコンパウンド40が配置されて、第1のデバイスグループ20、第2のデバイスグループ30、および複数の導電性ピラー51をラッピングするというものであることがある。具体的な解決策については、図4dの関係する説明が参照され得る。隣接する4つの導電性ピラー51ごとの間に1つの充填孔が設けられ、各導電性ピラー51の側壁の一部分がモールドコンパウンドによってラッピングされ、側壁の一部分が、対応する充填孔内に露出する。孔開口プロセスについては、溝開口プロセスが参照され得る。本明細書では、詳細について説明しない。導電性接着剤52は、充填孔を充填し、対応する充填孔内に露出する各導電性ピラー51の側壁の一部分をラッピングする。導電性接着剤52の材料および充填プロセスについては、図4eの関係する説明が参照され得る。本明細書では、詳細について説明しない。
図7aは、本願の実施形態によるパッケージ内のシステムの変形構造であり、図7bは、仕切構造50の上面図である。図7aおよび図7b中のいくつかの参照符については、図2aおよび図2b中の同じ参照符が参照され得る。図7aおよび図7bに示される仕切構造50中には、複数の導電性ピラー51が3列に配列され、各列の導電性ピラー51は、方向bに配列され、導電性ピラー51の3つの列は、方向aに配列される。3列の導電性ピラー51の中で、方向aの2つの隣接する導電性ピラー51の間に隙間が形成され、方向bの2つの隣接する導電性ピラー51の間にも隙間が形成される。任意選択の解決策では、この3列の導電性ピラー51中の導電性ピラー51は一つ一つ整列される、すなわち方向aには3つの導電性ピラー51が一列に配列され、この複数の導電性ピラー51は行列状に配列される。モールドコンパウンド40は2つの溝を備え、この2つの溝は方向bに配列され、1列の導電性ピラー51が、2つの溝の間に位置する。各導電性ピラー51の側壁の一部分は、対応する溝内に露出する。導電性接着剤52が充填されたとき、導電性接着剤52は、溝内に露出する導電性ピラー51の側壁の一部分に電気的に接続される。図7aおよび図7bから、本願のこの実施形態で提供される仕切構造50では、代替として複数列の導電性ピラー51が使用されることもあり、第1のデバイスグループ20を第2のデバイスグループ30から分離する効果も実現されることが可能であることが分かる。
図8aは、本願の実施形態によるパッケージ内のシステムの変形構造であり、図8bは、仕切構造50の上面図である。図8aおよび図8b中のいくつかの参照符については、図2aおよび図2b中の同じ参照符が参照され得る。図9aおよび図9bに示される仕切構造50中には、複数の導電性ピラー51が3列に配列され、各列の導電性ピラー51は、方向bに配列され、導電性ピラー51の3つの列は、方向aに配列される。3列の導電性ピラー51の中で、方向aの2つの隣接する導電性ピラー51の間に隙間が形成され、方向bの2つの隣接する導電性ピラー51の間にも隙間が形成される。任意選択の解決策では、この3列の導電性ピラー51中の導電性ピラー51は一つ一つ整列される、すなわち方向aには3つの導電性ピラー51が一列に配列され、この複数の導電性ピラー51は行列状に配列される。溝が設けられるときには、複数の導電性ピラー51の最外層の導電性ピラーの側壁の一部分は、溝内に露出し、真ん中の導電性ピラー51の側壁は、溝内に露出する。導電性接着剤52が充填されたとき、導電性接着剤52は、溝内に露出する最外層の導電性ピラー51の側壁の一部分をラッピングする。図8aおよび図8bから、本願のこの実施形態で提供される仕切構造50では、代替として複数列の導電性ピラー51が使用されることもあり、第1のデバイスグループ20を第2のデバイスグループ30から分離する効果も実現されることが可能であることが分かる。
図9aは、本願の実施形態によるパッケージ内のシステムの変形構造であり、図9bは、仕切構造50の上面図である。図9aおよび図9b中のいくつかの参照符については、図2aおよび図2b中の同じ参照符が参照され得る。図9aおよび図9bに示される仕切構造50中には、複数の導電性ピラー51が1列に配列される。図9bに示されるように、この複数の導電性ピラー51は、方向bに1列に配列される。方向bには、隣接する導電性ピラー51間に隙間がある。導電性接着剤52は、隙間を充填し、導電性接着剤52と複数の導電性ピラー51とは互い違いになっており、複数の導電性ピラー51が互いに電気的に接続されるようになっている。特に、導電性接着剤52が配置されたときに、モールドコンパウンド40は複数の充填孔を備え、各充填孔は、任意の2つの隣接する導電性ピラー51の間に設けられる。図9bに示されるように、複数の充填孔は、方向bに配列され、充填孔と導電性ピラー51とは、互い違いになっている。各導電性ピラー51は、少なくとも1つの充填孔に対応し、各導電性ピラー51の側壁の一部分は、対応する充填孔内に露出する。導電性接着剤52が充填されたとき、導電性接着剤52は、各充填孔を充填し、対応する充填孔内に露出する各導電性ピラー51の側壁の一部分をラッピングする。すなわち、各充填孔内の導電性接着剤52は、その充填孔内に露出する導電性ピラー51の側壁の一部分をラッピングする。図9bに示される構造から、長さ方向が方向bに沿っている仕切構造50もまた、第1のデバイスグループ20を第2のデバイスグループ30から分離するために導電性ピラー51と導電性接着剤52とを互い違いにする方式で形成され得ることが分かる。
任意選択の解決策では、充填孔の直径は、100μm以上、300μm以下であることがある。例えば、充填孔の直径は、100μm、150μm、200μm、250μm、または300μmなど、100μmから300μmの任意のサイズであり得る。この孔の直径が用いられるときには、導電性ピラー51間の電気的接続が保証されることが可能であり、形成される仕切構造50の抵抗が低減されることが可能であり、導電性接着剤52の量も可能な限り低減されることが可能である。
上記の構造が用いられるとき、対応する作製方法は、図2aおよび図2bに対応する作製方法と同様である。唯一の相違点は、導電性ピラー51間の隙間を導電性接着剤52で充填し、導電性接着剤と導電性ピラー51とを電気的に接続するステップにある。充填孔構造が使用されるときには、このステップは、モールドコンパウンド40が配置されて、第1のデバイスグループ20、第2のデバイスグループ30、および複数の導電性ピラー51をラッピングするというものであることがある。具体的な解決策については、図4dの関係する説明が参照され得る。隣接する2つの導電性ピラー51ごとの間に1つの充填孔が設けられ、各導電性ピラー51の側壁の一部分がモールドコンパウンドによってラッピングされ、側壁の一部分が、対応する充填孔内に露出する。孔開口プロセスについては、溝開口プロセスが参照され得る。本明細書では、詳細について説明しない。導電性接着剤52は、充填孔を充填し、対応する充填孔内に露出する各導電性ピラー51の側壁の一部分をラッピングする。導電性接着剤52の材料および充填プロセスについては、図4eの関係する説明が参照され得る。本明細書では、詳細について説明しない。
図2b、図5b、図6b、図7b、および図8bから、本願のこの実施形態で提供される複数の導電性ピラー51は、複数列に配列されることがあり、各列の方向は、仕切構造の長さ方向であることが分かる。導電性接着剤52が導電性ピラー51の2つの隣接する列の間を充填し、導電性ピラー51の側壁の一部分が導電性接着剤52を用いてラッピングされるので、複数の導電性ピラー51は、互いに電気的に接続されて、仕切構造50を形成することができる。もちろん、代替として、導電性ピラー51は、1列に配列されることもある。図9bに示されるように、この複数の導電性ピラー51もまた、互いに電気的に接続されて、仕切構造50を形成することができる。上記の例のいくつかの仕切構造50では、全ての仕切構造50が、直線状に配列されることを理解されたい。ただし、本願のこの実施形態で使用される仕切構造50は、上記の直線タイプに限定されず、代替として別の方式が使用されることもある。導電性ピラー51と導電性接着剤52とが混合する方式で仕切構造50が形成されている限り、仕切構造50は本願のこの実施形態で適用され得る。例えば、代替として、S字形、円弧形、および波形など様々な形状が、仕切構造50に使用され得る。仕切構造50が様々な形状であるとき、導電性ピラー51の対応する配列方式および導電性接着剤52の充填方式が、仕切構造50のその形状に適応されることがある。
複数のデバイスグループがあるときには、複数の仕切構造50があることもあり、仕切構造50の配列方式は、デバイスグループの配列方式に対応する。例えば、複数のデバイスグループがアレイ状に配列されるときには、仕切構造50もまたグリッドを形成することがあり、各グリッドが、1つのデバイスグループに対応して収容することができる。各グリッドは、3つ、4つ、または5つなど、様々な数量の仕切構造50によって包囲されることがある。複数のデバイスグループが1列に配列されるときにも、複数の仕切構造50があることがあり、この複数の仕切構造50は、平行に配列され、デバイスグループを収容する空間は、2つの隣接する仕切構造50の間で分離される。
本願の実施形態は、電子デバイスをさらに提供し、この電子デバイスは、スマートフォン、スマートウォッチ、またはワイヤレスルータなどの小型の携帯可能電子デバイスなど、通信機能を有する電子デバイスである。これらの電子デバイスは、無線周波数干渉を受けやすいWi-Fi、Bluetooth、およびセルラ信号に関係する無線周波数トランシーバ回路などのデバイス、ならびにプロセッサおよびメモリなど、クロック信号を必要とするその他のデバイスを含む。
本願のこの実施形態で提供される電子デバイスは、回路基板と、上記のうちのいずれか1つによるパッケージングモジュールとを含み、パッケージングモジュールは、回路基板に固定され、回路基板は、基板に電気的に接続される。図10に示されるスマートウォッチは、例として用いられている。このスマートウォッチは、筐体100と、筐体100内に配置された回路基板200とを含み、回路基板200上に配置されたパッケージングモジュール300をさらに含む。回路基板200は、パッケージングモジュール300の基板に電気的に接続されて、基板内でデバイスの機能を実施する。任意選択で、回路基板200は、パッケージングモジュール300の基板としてさらに使用され、それにより電子デバイス内の構造を単純化することもある。この構造では、導電性ピラーと導電性接着剤とが、仕切構造を形成する。一方で、導電性ピラーが仕切構造の一部分として使用されるとき、仕切構造の導電率を改善するために、導電性ピラーの導電率は、導電性接着剤のそれより高い。他方で、導電性ピラーが仕切構造の一部分として使用されるとき、導電性接着剤の量が低減されることが可能であり、遮蔽構造全体のコストも低減され、それにより電子デバイス全体のコストを低減することが可能である。
当業者なら、本願の趣旨および範囲を逸脱することなく様々な修正および変更を本願に加えることができることは明らかである。本願は、これらの修正および変更が以下の特許請求の範囲およびそれらの等価な技術によって定義される保護範囲に含まれる限り、本願のこれらの修正および変更をカバーするものと意図されている。
図2aは、パッケージングモジュールが2つのデバイスグループを含む場合を示している。パッケージングモジュールは、第1のデバイスグループ20および第2のデバイスグループ30を含む。第1のデバイスグループ20および第2のデバイスグループ30のそれぞれは、少なくとも1つのデバイスを含む組合せである。第1のデバイスグループ20は、デバイスを1つしか含まないこともあるし、2つ以上のデバイスを含むこともある。第1のデバイスグループ20が2つ以上のデバイスを含むときには、この2つ以上のデバイスは、電磁干渉を引き起こさないものとすることを理解されたい。第2のデバイスグループ30については、第1のデバイスグループ20の説明が参照され得る。本明細書では、詳細について説明しない。第1のデバイスグループ20および第2のデバイスグループ30が特にグループ化によって得られるときには、第1のデバイスグループ20と第2のデバイスグループ30内のデバイスの数量は、同じであることもあるし、異なることもある。例えば、第1のデバイスグループ20は、N個のデバイスを含み、第2のデバイスグループ30も、N個のデバイスを含み、Nは自然数である。代替として、第1のデバイスグループ20は、N個のデバイスを含み、第2のデバイスグループ30は、M個のデバイスを含み、NとMは等しくない自然数である。
任意選択の解決策では、従来の技術における溝開口プロセスに適い、溝のサイズを低減し、それにより導電性接着剤52の量を低減するために、導電性ピラー51の間の距離は、50μm以上、100μm以下である。例えば、導電性ピラー51の間の距離は、50μm、80μm、または100μmなど、50μmから100μmの任意の距離であり得る。導電性ピラー51の間の距離とは、方向aの2つの隣接する導電性ピラー51の間の距離、および方向bの2つの隣接する導電性ピラー51の間の距離を含むことを理解されたい。
任意選択の解決策では、導電性ピラー51が円筒形であるときには、導電性ピラー51が特定の体積を有することを保証するために、導電性ピラー51の直径は、20μm以上、50μm以下である。例えば、導電性ピラー51の直径は、20μm、25μm、30μm、35μm、40μm、45μm、または50μmなど、20μmから50μmの任意のサイズであり得る。
図8aは、本願の実施形態によるパッケージ内のシステムの変形構造であり、図8bは、仕切構造50の上面図である。図8aおよび図8b中のいくつかの参照符については、図2aおよび図2b中の同じ参照符が参照され得る。図8aおよび図8bに示される仕切構造50中には、複数の導電性ピラー51が3列に配列され、各列の導電性ピラー51は、方向bに配列され、導電性ピラー51の3つの列は、方向aに配列される。3列の導電性ピラー51の中で、方向aの2つの隣接する導電性ピラー51の間に隙間が形成され、方向bの2つの隣接する導電性ピラー51の間にも隙間が形成される。任意選択の解決策では、この3列の導電性ピラー51中の導電性ピラー51は一つ一つ整列される、すなわち方向aには3つの導電性ピラー51が一列に配列され、この複数の導電性ピラー51は行列状に配列される。溝が設けられるときには、複数の導電性ピラー51の最外層の導電性ピラーの側壁の一部分は、溝内に露出し、真ん中の導電性ピラー51の側壁は、溝内に露出する。導電性接着剤52が充填されたとき、導電性接着剤52は、溝内に露出する最外層の導電性ピラー51の側壁の一部分をラッピングする。図8aおよび図8bから、本願のこの実施形態で提供される仕切構造50では、代替として複数列の導電性ピラー51が使用されることもあり、第1のデバイスグループ20を第2のデバイスグループ30から分離する効果も実現されることが可能であることが分かる。
Claims (14)
- パッケージングモジュールであって、基板と、前記基板上に配置された少なくとも2つのデバイスグループと、前記少なくとも2つのデバイスグループを遮蔽するように構成された遮蔽構造とを備え、
前記遮蔽構造は、仕切構造を備え、前記仕切構造は、前記少なくとも2つのデバイスグループの隣接する2つのデバイスグループごとの間で電磁分離を実行するように構成され、
前記仕切構造は、複数の導電性ピラーと、導電性接着剤とを備え、前記複数の導電性ピラーは、前記基板の接地層に電気的に接続され、前記複数の導電性ピラーは、間隔を空けて配列され、前記導電性接着剤は、隣接する導電性ピラーごとの間の隙間を充填し、前記導電性接着剤は、隣接する導電性ピラーを電気的に接続し、
前記導電性ピラーの導電率は、前記導電性接着剤の導電率より高い、パッケージングモジュール。 - 前記遮蔽構造は、遮蔽マスクをさらに備え、前記遮蔽マスクは、前記基板の表面の少なくとも一部分に対向し、前記基板の前記接地層に電気的に接続され、前記少なくとも2つのデバイスグループは、前記遮蔽マスクと前記基板とによって包囲された空間内に位置し、
前記導電性接着剤は、前記遮蔽マスクに電気的に接続される請求項1に記載のパッケージングモジュール。 - 前記導電性ピラーは、前記遮蔽マスクの内壁と接触する請求項2に記載のパッケージングモジュール。
- 前記導電性ピラーと前記遮蔽マスクの間に隙間が形成され、前記導電性接着剤は、前記遮蔽マスクと前記導電性ピラーの間の前記隙間を充填する請求項2に記載のパッケージングモジュール。
- 前記導電性ピラーと前記遮蔽マスクの間に隙間が形成されるとき、前記隙間は、300μm以下である請求項3に記載のパッケージングモジュール。
- 前記複数の導電性ピラーは、複数列に配列され、前記列の方向は、前記仕切構造の長さ方向であり、
前記パッケージングモジュールは、モールドコンパウンドをさらに備え、前記少なくとも2つのデバイスグループは、全てが前記モールドコンパウンド内に塑性的にパッケージングされ、各導電性ピラーの側壁の一部分は、前記モールドコンパウンドによってラッピングされ、
隣接する2列の導電性ピラーの間に1つの溝が設けられ、各導電性ピラーの前記側壁の一部分は、前記溝内に露出し、
前記導電性接着剤は、前記溝を充填し、前記溝内に露出する各導電性ピラーの前記側壁の前記一部分をラッピングする請求項1乃至5のいずれか一項に記載のパッケージングモジュール。 - 前記複数の導電性ピラーは、複数列に配列され、前記列の方向は、前記仕切構造の長さ方向であり、
前記パッケージングモジュールは、モールドコンパウンドをさらに備え、前記少なくとも2つのデバイスグループは、全てが前記モールドコンパウンド内に塑性的にパッケージングされ、各導電性ピラーの側壁の一部分は、前記モールドコンパウンドによってラッピングされ、
隣接する4つの導電性ピラーごとの間に1つの充填孔が設けられ、各導電性ピラーの前記側壁の一部分は、対応する充填孔内に露出し、
前記導電性接着剤は、各充填孔を充填し、前記導電性接着剤は、前記対応する充填孔内に露出する各導電性ピラーの前記側壁の前記一部分をラッピングする請求項1乃至5のいずれか一項に記載のパッケージングモジュール。 - 前記複数の導電性ピラーは、1列に配列され、
前記パッケージングモジュールは、モールドコンパウンドをさらに備え、前記少なくとも2つのデバイスグループは、前記モールドコンパウンド内に塑性的にパッケージングされ、各導電性ピラーの側壁の一部分は、前記モールドコンパウンドによってラッピングされ、
隣接する2つの導電性ピラーごとの間に1つの充填孔が設けられ、各導電性ピラーの前記側壁の一部分は、対応する充填孔内に露出し、
前記導電性接着剤は、各充填孔を充填し、前記導電性接着剤は、前記対応する充填孔内に露出する各導電性ピラーの前記側壁の前記一部分をラッピングする請求項1乃至5のいずれか一項に記載のパッケージングモジュール。 - 前記仕切構造の体積に対する前記複数の導電性ピラーの総体積の比は、10%以上、30%以下である請求項1乃至8のいずれか一項に記載のパッケージングモジュール。
- 電子デバイスであって、回路基板と、請求項1乃至9のいずれか一項に記載のパッケージングモジュールとを備え、前記パッケージングモジュールは、前記回路基板に固定される電子デバイス。
- パッケージングモジュールを作製する方法であって、
少なくとも2つのデバイスグループを基板上に配置するステップと、
前記基板の接地層に電気的に接続された複数の導電性ピラーを前記基板上に配置するステップであって、前記複数の導電性ピラーは、間隔を空けて配列され、前記複数の導電性ピラーは、隣接する2つのデバイスグループごとの間の分離を実行する、ステップと、
前記複数の導電性ピラーの間の隙間を導電性接着剤で充填し、隣接する導電性ピラーを電気的に接続するステップと、
前記導電性ピラーおよび前記導電性接着剤を用いて隣接する2つのデバイスグループごとの間の電磁分離を実行するステップと
を含む方法。 - 前記基板の接地層に電気的に接続された複数の導電性ピラーを前記基板上に配置する前記ステップであって、前記複数の導電性ピラーは、間隔を空けて配列され、前記複数の導電性ピラーは、隣接する2つのデバイスグループごとの間の分離を実行する、前記ステップは、
前記複数の導電性ピラーを複数列に配列するステップと、
モールドコンパウンドを配列して、前記少なくとも2つのデバイスグループおよび前記複数の導電性ピラーをラッピングするステップと、
隣接する2列の導電性ピラーの間に1つの溝を設けるステップであって、各導電性ピラーの側壁の一部分は、前記モールドコンパウンドによってラッピングされ、前記側壁の一部分は、前記溝内に露出する、ステップと、
前記溝を前記導電性接着剤で充填するステップであって、前記導電性接着剤は、前記溝内に露出する各導電性ピラーの前記側壁の前記一部分をラッピングする、ステップと
を特に含む請求項11に記載のパッケージングモジュールを作製する方法。 - 前記基板の接地層に電気的に接続された複数の導電性ピラーを前記基板上に配置する前記ステップであって、前記複数の導電性ピラーは、間隔を空けて配列され、前記複数の導電性ピラーは、隣接する2つのデバイスグループごとの間の分離を実行する、前記ステップは、
前記複数の導電性ピラーを複数列に配列するステップと、
モールドコンパウンドを配列して、前記少なくとも2つのデバイスグループおよび前記複数の導電性ピラーをラッピングするステップと、
隣接する4つの導電性ピラーごとの間に1つの充填孔を設けるステップであって、各導電性ピラーの側壁の一部分は、前記モールドコンパウンドによってラッピングされ、前記側壁の一部分は、対応する充填孔内に露出する、ステップと、
前記充填孔を前記導電性接着剤で充填するステップであって、前記導電性接着剤は、前記対応する充填孔内に露出する各導電性ピラーの前記側壁の前記一部分をラッピングする、ステップと
を特に含む請求項11に記載のパッケージングモジュールを作製する方法。 - 前記基板の接地層に電気的に接続された複数の導電性ピラーを前記基板上に配置する前記ステップであって、前記複数の導電性ピラーは、間隔を空けて配列され、前記複数の導電性ピラーは、隣接する2つのデバイスグループごとの間の分離を実行する、前記ステップは、
前記複数の導電性ピラーを1列に配列するステップと、
モールドコンパウンドを配列して、前記少なくとも2つのデバイスグループおよび前記複数の導電性ピラーをラッピングするステップと、
隣接する2つの導電性ピラーごとの間に1つの充填孔を設けるステップであって、各導電性ピラーの側壁の一部分は、前記モールドコンパウンドによってラッピングされ、前記側壁の一部分は、対応する充填孔内に露出する、ステップと、
前記充填孔を前記導電性接着剤で充填するステップであって、前記導電性接着剤は、前記対応する充填孔内に露出する各導電性ピラーの前記側壁の前記一部分をラッピングする、ステップと
を特に含む請求項11に記載のパッケージングモジュールを作製する方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010757065.6A CN114068493A (zh) | 2020-07-31 | 2020-07-31 | 一种封装模组及其封装方法、电子设备 |
CN202010757065.6 | 2020-07-31 | ||
PCT/CN2021/107095 WO2022022314A1 (zh) | 2020-07-31 | 2021-07-19 | 一种封装模组及其封装方法、电子设备 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023535813A true JP2023535813A (ja) | 2023-08-21 |
Family
ID=80037575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023506142A Pending JP2023535813A (ja) | 2020-07-31 | 2021-07-19 | パッケージングモジュールおよびそのためのパッケージング方法、ならびに電子デバイス |
Country Status (7)
Country | Link |
---|---|
US (1) | US20230178496A1 (ja) |
EP (1) | EP4184574A4 (ja) |
JP (1) | JP2023535813A (ja) |
KR (1) | KR20230039697A (ja) |
CN (1) | CN114068493A (ja) |
TW (1) | TWI797695B (ja) |
WO (1) | WO2022022314A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN117238894A (zh) * | 2023-09-26 | 2023-12-15 | 江苏卓胜微电子股份有限公司 | 封装结构、芯片结构及其制备方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI540698B (zh) * | 2010-08-02 | 2016-07-01 | 日月光半導體製造股份有限公司 | 半導體封裝件與其製造方法 |
US8669646B2 (en) * | 2011-05-31 | 2014-03-11 | Broadcom Corporation | Apparatus and method for grounding an IC package lid for EMI reduction |
TWI447888B (zh) * | 2011-06-13 | 2014-08-01 | Advanced Semiconductor Eng | 具有凹部之半導體結構及其製造方法 |
CN107535081B (zh) * | 2015-05-11 | 2021-02-02 | 株式会社村田制作所 | 高频模块 |
KR20170019023A (ko) * | 2015-08-10 | 2017-02-21 | 에스케이하이닉스 주식회사 | 전자기 간섭 차폐부를 갖는 반도체 패키지 및 제조 방법 |
DE112016006695T5 (de) * | 2016-04-01 | 2018-12-06 | Intel IP Corporation | Gehäuse auf Antennengehäuse |
US9935075B2 (en) * | 2016-07-29 | 2018-04-03 | Invensas Corporation | Wire bonding method and apparatus for electromagnetic interference shielding |
US10134685B1 (en) * | 2017-07-27 | 2018-11-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit package and method of fabricating the same |
US10424545B2 (en) * | 2017-10-17 | 2019-09-24 | Advanced Semiconductor Engineering, Inc. | Semiconductor package device and method of manufacturing the same |
TWI744572B (zh) * | 2018-11-28 | 2021-11-01 | 蔡憲聰 | 具有封裝內隔室屏蔽的半導體封裝及其製作方法 |
US10879169B2 (en) * | 2018-12-26 | 2020-12-29 | Qualcomm Incorporated | Integrated inductors for power management circuits |
TWI720749B (zh) * | 2019-01-01 | 2021-03-01 | 蔡憲聰 | 具有封裝內隔室屏蔽的半導體封裝及其製作方法 |
-
2020
- 2020-07-31 CN CN202010757065.6A patent/CN114068493A/zh active Pending
-
2021
- 2021-07-19 KR KR1020237005169A patent/KR20230039697A/ko not_active Application Discontinuation
- 2021-07-19 JP JP2023506142A patent/JP2023535813A/ja active Pending
- 2021-07-19 WO PCT/CN2021/107095 patent/WO2022022314A1/zh unknown
- 2021-07-19 EP EP21851432.1A patent/EP4184574A4/en active Pending
- 2021-07-29 TW TW110127858A patent/TWI797695B/zh active
-
2023
- 2023-01-30 US US18/161,227 patent/US20230178496A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
TWI797695B (zh) | 2023-04-01 |
TW202228264A (zh) | 2022-07-16 |
EP4184574A1 (en) | 2023-05-24 |
KR20230039697A (ko) | 2023-03-21 |
US20230178496A1 (en) | 2023-06-08 |
WO2022022314A1 (zh) | 2022-02-03 |
CN114068493A (zh) | 2022-02-18 |
EP4184574A4 (en) | 2024-01-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP2548225B1 (en) | System-in-package using embedded-die coreless substrates, and processes of forming same | |
US6057601A (en) | Heat spreader with a placement recess and bottom saw-teeth for connection to ground planes on a thin two-sided single-core BGA substrate | |
TWI468086B (zh) | 電子裝置、系統級封裝模組及系統級封裝模組的製造方法 | |
US20200120810A1 (en) | Board-level architecture, method for manufacturing board-level architecture, and mobile terminal | |
KR20120078390A (ko) | 적층형 반도체 패키지 및 그 제조방법 | |
US20060091517A1 (en) | Stacked semiconductor multi-chip package | |
CN112234048B (zh) | 电磁屏蔽模组封装结构和电磁屏蔽模组封装方法 | |
US11233324B2 (en) | Packaging structure and method for fabricating the same | |
US20130200509A1 (en) | Semiconductor package | |
US8184449B2 (en) | Electronic device having stack-type semiconductor package and method of forming the same | |
CN110808240A (zh) | 层叠封装结构及其制造方法 | |
CN114267664A (zh) | 封装电路结构及其制作方法 | |
US20130087896A1 (en) | Stacking-type semiconductor package structure | |
CN112103196A (zh) | 电磁屏蔽模组结构和电磁屏蔽模组结构的制备方法 | |
US20230178496A1 (en) | Packaging module and packaging method therefor, and electronic device | |
KR20190116887A (ko) | 전자 소자 모듈 및 그 제조 방법 | |
JP7472287B2 (ja) | 電子素子、電子素子付き回路基板、および電子デバイス | |
CN210743941U (zh) | 层叠封装结构 | |
CN106328620B (zh) | 集成电路封装体及其制造方法 | |
CN111739876B (zh) | 封装天线结构、其制作方法和电子设备 | |
CN114375111B (zh) | 一种封装模块、封装方法及电子设备 | |
KR101741648B1 (ko) | 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법 | |
JP2007324294A (ja) | 半導体装置 | |
WO2023060432A1 (zh) | 一种封装结构、电路板组件及电子设备 | |
KR100781564B1 (ko) | 회로 기판, 이의 제조 방법 및 이를 포함하는 반도체패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230302 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230302 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20240329 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20240402 |