JP2023533094A - 表示基板およびその作製方法、表示装置、ならびに表示パネル - Google Patents

表示基板およびその作製方法、表示装置、ならびに表示パネル Download PDF

Info

Publication number
JP2023533094A
JP2023533094A JP2022523726A JP2022523726A JP2023533094A JP 2023533094 A JP2023533094 A JP 2023533094A JP 2022523726 A JP2022523726 A JP 2022523726A JP 2022523726 A JP2022523726 A JP 2022523726A JP 2023533094 A JP2023533094 A JP 2023533094A
Authority
JP
Japan
Prior art keywords
substrate
underlying substrate
layer
display
display substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022523726A
Other languages
English (en)
Inventor
小研 朱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of JP2023533094A publication Critical patent/JP2023533094A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Abstract

本開示は、表示基板およびその作製方法、表示装置、ならびに表示パネルを提供する。表示基板は、下地基板（１０１、４０１）と、第１導電パターン（１０２、４０３）と、有機層（１０３、２０１Ａ、２０１Ｂ、４０５）と、第２導電層（１０４、４０８）とを含む。表示基板は、画素領域とバインディング領域（Ａ）とを有し、第１導電パターン（１０２、４０３）は、表示基板のバインディング領域（Ａ）に位置する。有機層（１０３、２０１Ａ、２０１Ｂ、４０５）には、下地基板（１０１、４０１）に垂直な方向に有機層（１０３、２０１Ａ、２０１Ｂ、４０５）を貫通するビア（１０５、４０６）が開設され、ビア（１０５、４０６）の位置は、第１導電パターン（１０２、４０３）の位置に対応し、かつ第２導電層（１０４、４０８）は、ビア（１０５、４０６）を介して第１導電パターン（１０２、４０３）と電気的に接続される。表示基板は、ビア（１０５、４０６）を充填する充填構造（１０６、２０６、４０９）をさらに含み、充填構造（１０６、２０６、４０９）の下地基板（１０１、４０１）から遠い側の表面と下地基板（１０１、４０１）との距離と、有機層（１０３、２０１Ａ、２０１Ｂ、４０５）の下地基板（１０１、４０１）から遠い側の表面と下地基板（１０１、４０１）との距離との距離差は、所定の閾値未満である。ビア（１０５、４０６）に応力が集中する可能性を低減することができ、表示基板が破損する可能性を低減することができる。

Description

本開示は、表示技術分野に係り、特に表示基板およびその作製方法、表示装置、ならびに表示パネルに係る。
Ｍｉｃｒｏ－ＬＥＤ（マイクロ発光ダイオード）技術の成熟に伴い、Ｍｉｃｒｏ－ＬＥＤの使用も一般的になってきている。従来のＭｉｃｒｏ－ＬＥＤ表示基板は、画素領域とバインディング領域とを有し、バインディング領域におけるバインディング回路（ｂｏｎｄｉｎｇ ＩＣ）とのバインディング（ｂｏｎｄｉｎｇ）により電気的接続を実現しているが、バインディング時に応力集中が発生する可能性があり、表示基板が破損する可能性が高くなる。
１つの態様として、本開示の実施例は、表示基板を提供する。前記表示基板は、下地基板と、前記下地基板上に位置する第１導電パターンと、前記第１導電パターンの前記下地基板から遠い側に位置する有機層と、前記有機層の前記下地基板から遠い側に位置する第２導電層とを含む。前記表示基板は、画素領域とバインディング領域とを有し、前記第１導電パターンは、前記表示基板のバインディング領域に位置する。前記有機層には、前記下地基板に垂直な方向に前記有機層を貫通するビアが開設され、前記ビアの位置は、前記第１導電パターンの位置に対応し、かつ前記第２導電層は、前記ビアを介して前記第１導電パターンと電気的に接続される。前記表示基板は、前記ビアを充填する充填構造をさらに含む。前記充填構造の前記下地基板から遠い側の表面と前記下地基板との距離と、前記有機層の下地基板から遠い側の表面と前記下地基板との距離との距離差は、所定の閾値未満である。
選択可能に、前記有機層の前記下地基板から遠い側にバリア層をさらに含み、前記バリア層の前記ビアに対応する領域は、前記充填構造と前記第２導電層との間に位置する。
選択可能に、前記有機層の前記下地基板から遠い側にバリア層をさらに含み、前記バリア層の前記ビアに対応する領域は、前記充填構造の前記下地基板から遠い側に位置する。
選択可能に、前記バリア層の前記下地基板から遠い側にバッファ層をさらに含み、前記バッファ層の異なる領域と前記下地基板との間の距離の差は、前記所定の閾値未満である。
選択可能に、前記バッファ層の前記下地基板から遠い側に、第１ゲート絶縁層、第２ゲート絶縁層、誘電体層のうちの１つ以上をさらに含む。前記第１ゲート絶縁層の異なる領域と前記下地基板との間の距離の差は、前記所定の閾値未満である。前記第２ゲート絶縁層の異なる領域と前記下地基板との間の距離の差は、前記所定の閾値未満である。前記誘電体層の異なる領域と前記下地基板との間の距離の差は、前記所定の閾値未満である。
第２の態様として、本開示の実施例は、上記のいずれか１つに記載の表示基板を含む表示パネルを提供する。
第３の態様として、本開示の実施例は、上記の表示パネルを含む表示装置を提供する。
第４の態様として、本開示の実施例は、表示基板の作製方法を提供し、下地基板を用意するステップと、前記下地基板上に第１導電パターンを作製するステップと、前記第１導電パターンの前記下地基板から遠い側に有機層を作製するステップと、前記有機層にビアを開設するステップと、前記ビアを介して前記第１導電パターンと電気的に接続される第２導電層を、前記有機層の前記下地基板から遠い側に作製するステップと、前記ビアを充填する充填構造を作製するステップとを含み、前記充填構造の前記下地基板から遠い側の表面と前記下地基板との距離と、前記有機層の下地基板から遠い側の表面と前記下地基板との距離との距離差が、所定の閾値未満である。
選択可能に、前記の前記ビアを充填する充填構造を作製するステップの後に、前記充填構造の前記下地基板から遠い側にバリア層を作製するステップをさらに含み、前記バリア層と前記下地基板との間の距離が均一である。
選択可能に、前記の前記ビアを充填する充填構造を作製するステップの前に、前記有機層の前記下地基板から遠い側にバリア層を作製するステップをさらに含み、前記の前記ビアを充填する充填構造を作製するステップは、前記バリア層の前記下地基板から遠い側に、前記ビアを充填する充填構造を作製することを含む。
本開示の実施例に記載の表示基板およびその作製方法、表示装置、ならびに表示パネルは、従来と比較して、バインディング領域のビアに、ビアを充填する充填構造を設けることにより、バインドプロセスで発生する圧力の分担をこの充填構造により図ることができ、ビアに応力が集中する可能性を低減し、表示基板が破損する可能性を低減することができる。
本開示の少なくとも１つの実施例に係る表示基板の構成を示す図である。 本開示の少なくとも１つの実施例に係る表示基板のさらに他の構成を示す図である。 本開示の少なくとも１つの実施例に係る表示基板のさらに他の構成を示す図である。 本開示の少なくとも１つの実施例に係る表示基板のさらに他の構成を示す図である。 従来の表示基板のシミュレーションモデルである。 従来の表示基板の応力シミュレーション結果である。 本開示の少なくとも１つの実施例に係る表示基板のシミュレーションモデルである。 本開示の少なくとも１つの実施例に係る表示基板の応力シミュレーション結果である。 本開示の少なくとも１つの実施例に係る表示基板の作製方法のフローチャートである。 本開示の少なくとも１つの実施例に係る表示基板の中間作製工程を示す図である。 本開示の少なくとも１つの実施例に係る表示基板のさらに他の中間作製工程を示す図である。 本開示の少なくとも１つの実施例に係る表示基板のさらに他の中間作製工程を示す図である。 本開示の少なくとも１つの実施例に係る表示基板のさらに他の中間作製工程を示す図である。 本開示の少なくとも１つの実施例に係る表示基板のさらに他の中間作製工程を示す図である。 本開示の少なくとも１つの実施例に係る表示基板のさらに他の中間作製工程を示す図である。
以下、本開示の実施例における図面を参照しながら、本開示の実施例における技術手段を明確且つ完全に記載する。明らかに、記載される実施例は、本開示の一部の実施例に過ぎず、すべての実施例ではない。本開示の実施例に基づいて、当業者が創造的な労働を行うことなく得られる他の全ての実施例は、すべて本開示の保護範囲内である。
本開示の少なくとも１つの実施例は、表示基板を提供する。
図１Ａおよび図１Ｂに示すように、この表示基板は、下地基板１０１と、下地基板１０１上に位置する第１導電パターン１０２と、第１導電パターン１０２の下地基板１０１から遠い側に位置する有機層１０３と、有機層１０３の下地基板１０１から遠い側に位置する第２導電層１０４とを含む。
ここで、表示基板は、画素領域とバインディング領域とを有する。画素領域は、複数の画素と、複数の画素に電気信号を供給するための駆動配線とを含む。バインディング領域には、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｌｅｘ）やＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などの外部駆動回路をバインド（ｂｏｎｄｉｎｇ）するための、駆動配線に接続されたバインディング構造（例えばバインディング端子）が含まれる。
第１導電パターン１０２は、図１Ａに示すバインディング領域Ａに位置する。
図１Ａに示すように、下地基板１０１の材質は、剛性材料であり、例えばガラスである。表示基板は、作製完了後にこの下地基板１０１から剥離する必要がある。有機層１０３には、下地基板１０１に垂直な方向に有機層１０３を貫通するビア１０５が開設されている。ビア１０５の位置は、第１導電パターン１０２の位置に対応し、かつ第２導電層１０４は、ビア１０５を介して第１導電パターン１０２と電気的に接続される。
第１導電パターン１０２は、外部駆動回路と表示基板上の駆動配線との電気的接続を図るためのバインディング構造の一部であり、厚さが６０～２００ｎｍに制御されたチタン／アルミニウム／チタン（Ｔｉ／Ａｌ／Ｔｉ）の積層構造であってもよく、厚さが約８０～１５０ｎｍに制御された銅の単層構造であってもよいが、これに限定されない。
有機層１０３は、ＰＩ（ポリイミド）を選択することができる。有機層１０３は、約６～２０μｍ、より具体的には約６～１０μｍの厚さを有する。有機層１０３には、ビア１０５が開設されている。ビア１０５の領域は、第１導電パターン１０２が位置する領域に対応している。これにより、ビア１０５から第１導電パターン１０２が露出し、第２導電層１０４は、このビア１０５を介して第１導電パターン１０２と電気的に接続される。さらに、第２導電層１０４は、表示基板の他の構造と電気的に接続されていてもよく、これにより、第１導電パターン１０２と電気的に接続されたバインディング構造と表示基板との電気的接続が実現される。
第２導電層１０４は、アルミニウム、銅等の金属材料または金属材料の複合材料を選択することができるが、これに限定されるものではなく、その厚さが約６０～２００ｎｍである。第２導電層１０４は、第１導電パターン１０２と電気的に接触し、かつ積層配線されている。
図１Ｄに示すように、表示基板の下地基板１０１を剥離した後、第１導電パターン１０２の下地基板１０１に近い側の面が露出し、第２導電層１０４が第１導電パターン１０２に遮られる。これにより、第２導電層１０４と外部環境との接触を回避することができ、腐食等による第２導電層１０４の故障の可能性を低減するのに役立つ。
図１Ｂに示すように、表示基板は、ビア１０５を充填する充填構造１０６をさらに含み、充填構造１０６の下地基板１０１から遠い側の表面と下地基板１０１との間の距離と、有機層１０３の下地基板１０１から遠い側の表面と下地基板１０１との間の距離との距離差が所定の閾値未満である。
充填構造１０６は、有機層１０３と同じ材料を選択して作製することができる。充填構造１０６の下地基板１０１から遠い側の表面と下地基板１０１との間の距離と、有機層１０３の下地基板１０１から遠い側の表面と下地基板１０１との間の距離との距離差が所定の閾値未満であるとは、充填構造１０６を作製した場合、充填構造１０６の下地基板１０１から遠い側の面と下地基板１０１との間の距離と、有機層１０３の下地基板１０１から遠い側の表面と下地基板１０１との間の距離との距離差は、比較的に小さい。
選択可能な実施例において、この所定の閾値は、有機層１０３の厚さの１０％以下であり、例えば、有機層１０３の厚さが６μｍであれば、６００ｎｍ以下である。明らかに、実際に実施される場合、この所定の閾値が小さいほど、後に作製される膜層の平坦度も高くなり、表示パネルの信頼性のさらなる向上に寄与する。
この充填構造１０６が作製されていない場合、ビア１０５の下地基板１０１から遠い側に位置する膜層の一部は、このビア１０５の形状に合わせた形状である。すなわち、これらの膜層は、ビア１０５が位置する領域と、ビア１０５以外の領域とで、ビアの深さ寸法に相当する段差が存在する。充填構造１０６を作製することにより、ビア１０５の下地基板１０１から遠い側に位置する膜層の一部を充填構造上に直接配置することができ、膜層全体を比較的平坦な状態にすることができる。
本開示の実施例に係る表示基板およびその作製方法、表示装置、ならびに表示パネルは、従来と比較して、バインディング領域Ａのビア１０５に、ビア１０５を充填する充填構造１０６を設けることにより、バインドプロセスで発生する圧力の分担をこの充填構造１０６により図ることができ、ビア１０５に応力が集中する可能性を低減し、表示基板が破損する可能性を低減する。
図１Ａおよび図１Ｂに示すように、表示基板は、例えば犠牲層ＤＢＬ（Ｄｅ－Ｂｏｎｄｉｎｇ－Ｌａｙｅｒ）１０７、保護層など、他の膜層構造をさらに含んでもよいが、明らかに、これらの膜層構造は、必須ではなく、実情に応じて他の構造の膜層を選択的に追加することができる。
本開示の少なくとも１つの実施例において、犠牲層１０７は、第１導電パターン１０２と下地基板１０１との間に位置し、その材料として、ＰＩ類（ポリイミド類）材料を選択することができ、約５０～１５０ｎｍの厚さを有し、第１導電性パターン１０２を下地基板１０１から分離して、バインディング構造を表示基板にバインドしかつ第１導電性パターン１０２と電気的に接触させるために使用される。
本開示の少なくとも１つの実施例において、保護層は、第１保護層１０８Ａと、第２保護層１０８Ｂとを含む。ここで、第１保護層１０８Ａは、第１導電パターン１０２の下地基板１０１から遠い側に位置し、二珪酸の酸化物を選択して作製することができ、一般的に、その厚さが第１導電性パターン１０２の厚さよりも大きく、具体的に約１００～４００ｎｍの厚さを有し、第１導電性パターン１０２を保護するとともに、第１導電パターン１０２と有機層１０３との付着力を向上させる。
第２保護層１０８Ｂは、有機層１０３と第２導電層１０４との間に位置し、シリコン窒化物材料から選択的に作製され、その厚さが約１０～２００ｎｍであり、主に有機層１０３に水分や酸素等が浸入して第２導電層１０４が腐食することを防止するために用いられる。
さらに、本開示の少なくとも１つの実施例において、バリア層１０９をさらに含む。バリア層１０９は、その材料としてＳｉＮｘまたはシリコン酸化物（ＳｉＯｘ）を選択し、その厚さが約４０～２００ｎｍである。バリア層１０９は、主に、レーザ剥離時のレーザ照射による薄膜トランジスタ（ＴＦＴ）構造への悪影響を低減するためのものである。
バリア層１０９の位置は、固定されていない。
選択可能に、１つの具体的な実施形態において、バリア層１０９は、有機層１０３の下地基板１０１から遠い側に位置し、バリア層１０９のビア１０５に対応する領域は、充填構造１０６と第２導電層１０４との間に位置する。
選択可能に、別の具体的な実施形態において、バリア層１０９は、有機層１０３の下地基板１０１から遠い側に位置し、バリア層１０９のビア１０５に対応する領域は、充填構造１０６の下地基板１０１から遠い側に位置する。
すなわち、バリア層１０９の下地基板１０１から遠い側にビア１０５を充填する充填構造１０６を設けてもよいし、ビア１０５を充填する充填構造１０６を設けた後にバリア層１０９を作製してもよい。
選択可能に、バリア層１０９の下地基板１０１から遠い側にバッファ層１１０をさらに含み、バッファ層１１０の異なる領域と下地基板１０１との間の距離の差は、所定の閾値未満である。
バッファ層１１０は、通常、シリコンの窒化物、シリコンの酸化物のうちの１つ以上の材料から形成された無機層であり、厚さが２５０ｎｍ～４００ｎｍ程度である。
充填構造１０６を設けることにより、バッファ層１１０のビア１０５に対応する部分は、充填構造１０６の下地基板１０１から遠い側に位置するので、その膜層は、ビア１０５の形状に合わせた凹部領域を含まず、むしろ、ほぼ平坦な状態にあることが理解される。このように、作製されたバッファ層１１０の異なる領域と下地基板１０１との間の距離の差が比較的に小さく、バッファ層１１０は、比較的に平坦な状態となる。
選択可能に、バリア層１０９の下地基板１０１から遠い側に、第１ゲート絶縁層１１１Ａ、第２ゲート絶縁層１１１Ｂ、誘電体層１１３のうちの１つ以上をさらに含み、第１ゲート絶縁層１１１Ａの異なる領域と下地基板１０１との間の距離の差は、所定の閾値未満であり、第２ゲート絶縁層１１１Ｂの異なる領域と下地基板１０１との間の距離の差は、所定の閾値未満であり、誘電体層１１３の異なる領域と下地基板１０１との間の距離の差は、所定の閾値未満である。
すなわち、上記第１ゲート絶縁層１１１Ａ、第２ゲート絶縁層１１１Ｂ、誘電体層１１３のうちの１つ以上の下地基板１０１から遠い側は、平坦化処理されて平坦面とされている。
本実施例において、第１ゲート絶縁層１１１Ａ、第２ゲート絶縁層１１１Ｂは、シリコンの窒化物やシリコンの酸化物等の絶縁材料で作製することができるが、誘電体層１１３は、有機材料が選択され、その厚さが約３０～１５０ｎｍである。
具体的には、第１ゲート絶縁層１１１Ａは、バリア層１０９の下地基板１０１から遠い側に位置する。従来、第１ゲート絶縁層１１１Ａは、ビア１０５の構造に適合する必要があったが、このため、ビア１０５に対応する領域では、ビア１０５の形状に合わせて立ち上がる必要がある。ビア１０５に対応する領域では、第１ゲート絶縁層１１１Ａと下地基板との間の距離が小さく、一方、第１ゲート絶縁層１１１Ａ以外の領域では、第１ゲート絶縁層１１１Ａと下地基板との間の距離が大きく、この距離差は、ビア１０５の深さ程度である。
これに対し、本開示の実施例の技術手段において、充填構造１０６が設けられているため、ビア１０５に対応する領域では、第１ゲート絶縁層１１１Ａと下地基板１０１との間にさらに充填構造を有するので、第１ゲート絶縁層１１１Ａの異なる領域と下地基板１０１との間の距離の差が大幅に小さくなる。
具体的には、この所定の閾値は、６００ｎｍ以下であり、すなわち、第１ゲート絶縁層１１１Ａ、第２ゲート絶縁層１１１Ｂ、誘電体層１１３の平坦度は、６００ｎｍ以下である。さらに、１つの具体的な実施形態において、この所定の閾値は、２００ｎｍ以下であり、各膜層の平坦性をさらに向上させることができる。
バッファ層１１０の構造と同様に、充填構造１０６を設けることで、後続する他の膜層の構造も変化し、ビア１０５の形状に合わせて立ち上がる必要がないため、比較的平坦な構造となり、これらの膜層の異なる領域と下地基板１０１との間の距離が比較的均一であり、その距離差が小さいことも理解される。
同時に、これらの膜層の形状が比較的平坦であり、ビア１０５の形状に合わせた構造を作製する必要がないため、これらの膜層を作製する際には、材料の堆積を行うだけでよく、ビア１０５に対応する領域をｍａｓｋプロセス（マスク露光）で露光する必要がなく、ｍａｓｋ（マスク）の使用を低減することができる。
例えば、第１ゲート絶縁層１１１Ａ、第２ゲート絶縁層１１１Ｂおよび誘電体層１１３の作製に必要なｍａｓｋを低減することができる。これにより、４回のパターニング工程が節約され、コストの節約およびプロセスフローの節約に寄与するとともに、露光、エッチング等の操作を必要としないため、フォトレジスト（ＰＲ）や作製過程においてビア１０５の対応する領域に金属が残留する可能性も低減でき、表示基板の品質向上に寄与する。
さらに、図１Ｃおよび図１Ｄに示すように、表示基板に薄膜トランジスタが含まれるのであれば、表示基板には、例えば活性層１１６、第１ゲート層１１２Ａ、第２ゲート層１１２Ｂ、第１ソースドレイン電極１１５Ａ、第２ソースドレイン電極１１５Ｂ、第１平坦層１１４Ａ、第２平坦層１１４Ｂ、第３保護層１０８Ｃ、第４保護層１０８Ｄおよび第３導電層１１７等の膜層をさらに含んでもよいが、これらに限定されない。
第３保護層１０８Ｃおよび第４保護層１０８Ｄには、この第３保護層１０８および第４保護層１０８Ｄを貫通する複数の排気孔１１８が開設されている。この第３保護層１０８Ｃおよび第４保護層１０８Ｄは、いずれも緻密な無機層であり、この排気孔１１８を設けることにより、その後の高温プロセスにおいて、これらの膜層がバブリングする可能性を低減することができる。
さらに、第４保護層１０８Ｄおよび第３導電層１１７の下地基板から遠い側に画素ユニットを作製し、画素ユニットの駆動電極が第３導電層１１７と電気的に接続する。図１Ｄに示すように、表示基板内の画素が無機発光ダイオード１１９である場合には、駆動配線が作製された下地基板上に無機発光ダイオード１１９を移転してバインドする必要がある。無機発光ダイオード１１９のＰ電極、Ｎ電極は、それぞれ第３導電層１１７における対応する電極に電気的に接続する。
図２Ａ～図２Ｄを参照すると、図２Ａは、主に表示基板の力学的特性をシミュレーションするために使用される従来の表示基板のシミュレーションモデルである。なお、図２Ａには、貫通孔を含む有機層２０１Ａが示されており、有機層２０１Ａの貫通孔内に設けられた金属層２０２Ａと、金属層２０２Ａの上方に位置する他の膜層２０３Ａとが模式的に示されている。図２Ｃは、本開示の少なくとも１つの実施例に係る表示基板のシミュレーションモデルであり、貫通孔を含む有機層２０１Ｂが示されており、有機層２０１Ｂの貫通孔内に配置された金属層２０２Ｂと、貫通孔の存在により金属層２０２Ｂにおける貫通孔に対応する位置に存在する凹部を充填する充填構造２０６と、金属層２０２Ｂおよび充填構造２０６の上方に位置する他の膜層２０３Ｂとが模式的に示されている。上記表示基板の他の構造２０３Ａ、２０３Ｂは、図１Ｃおよび図１Ｄに示す表示基板において、有機層１０３の下地基板１０１から遠い側に位置する各膜層構造の集合を指す。
図２Ａおよび図２Ｃに示すシミュレーションモデルでは、表示基板の上境界の境界条件をＵ１＝０、Ｕ２＝０、Ｒ１２＝０としている。すなわち、表示基板の上境界の横方向、縦方向の変位は、いずれも０であり、回転は、０である。図中の矢印は、表示基板の下境界に荷重を印加することを示し、１回のシミュレーションでは、印加荷重は、０．３メガパスカル（ＭＰａ）である。
実際のバインドプロセスでは、表示基板における図２Ａに示す上境界が固定されており、上境界の境界条件シミュレーションにより、図中の下境界の方向に沿って圧力を印加してバインド圧力ヘッドを形成し、表示基板とバインディング構造とのバインディングを実現する。上述した荷重シミュレーションを完成する
図２Ｂおよび図２Ｄに示すように、図中の単位は、ＭＰａである。図２Ｂに示す従来の表示基板のシミュレーション結果では、ビアに大きな応力集中が見られるが、図２Ｄに示す本開示の一実施例に係る表示基板のシミュレーション結果では、ビアにおける応力集中が大幅に低減されている。
本開示の少なくとも１つの実施例に係る表示パネルは、上述した表示基板を含む。
本開示の少なくとも１つの実施例に係る表示装置は、上述した表示パネルを含む。
本開示の少なくとも１つの実施例により提供される表示装置は、携帯電話、タブレット、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲーションなど、表示機能を有する任意の製品または部品である。
本開示の実施例により提供される表示基板の作製方法は、図３に示すように、以下のステップを含む。
ステップ３０１において、下地基板を用意する。
図４Ａに示すように、本開示の少なくとも１つの具体的な実施形態において、まず下地基板４０１上に犠牲層４０２を作製する。
ステップ３０２において、前記下地基板上に第１導電パターンを作製する。
さらに、図４Ｂに示すように、さらに、犠牲層４０２上に第１導電パターン４０３を作製する。
ステップ３０３において、前記第１導電パターンの前記下地基板から遠い側に有機層を作製する。
ステップ３０４において、前記有機層にビアを開設する。
図４Ｃに示すように、まず、第１導電パターン４０３上に第１保護層４０４を作製した後、有機層４０５を作製し、さらに、有機層４０５上にビア４０６を開設した後、第２保護層４０７を作製する。
ステップ３０５において、前記有機層の前記下地基板から遠い側に第２導電層を作製し、前記第２導電層は、前記ビアを介して前記第１導電パターンと電気的に接続される。
次に、図４Ｄに示すように、第２導電層４０８を形成する。第２導電層４０８は、ビア４０６を介して第１導電パターン４０３と電気的に接触する。
ステップ３０６において、前記ビアを充填する充填構造を作製し、前記充填構造の前記下地基板から遠い側の表面と前記下地基板との距離と、前記有機層の下地基板から遠い側の表面と前記下地基板との距離との距離差が、所定の閾値未満である。
本実施例における上記ステップ３０１～ステップ３０５のプロセスは、いずれも関連技術を参照することができる。
図４Ｅに示すように、第２導電層４０８の作製が終了すると、ビアを充填する充填構造４０９が形成されるが、具体的には、塗布（ｃｏａｔｉｎｇ）やインクジェット印刷等によりビア内に充填することができ、その材料は、耐高温ＰＩを選択することができ、それにより表示基板作製中の一部の高温プロセスに適応し、高温プロセスでの損傷を回避する。
本実施例において、上述した表示基板の実施例における表示基板を作製することができるので、少なくとも上述した表示基板の実施例の全ての技術的効果を奏することができるので、その説明は、省略する。
本開示の少なくとも１つの実施例において、バリア層４１０を作製するステップをさらに含み、このステップについて、上記ステップ３０６の前に作製されてもよいし、上記ステップ３０６の後に作製されてもよい。
選択可能に、１つの具体的な実施形態において、ステップ３０６の後、前記充填構造の前記下地基板から遠い側にバリア層を作製することをさらに含む。
選択可能に、別の具体的な実施形態において、ステップ３０６の前に、前記有機層の前記下地基板から遠い側にバリア層を作製することをさらに含む。ステップ３０６は、具体的には、前記バリア層の前記下地基板から遠い側に、前記ビアを充填する充填構造を作製することを含む。
すなわち、図４Ｆに示すように、バリア層４１０を先に作製し、図４Ｅに示すように、このビアを充填する充填構造４０９を作製してもよいし、ビアを充填する充填構造を先に作製し、次に、充填構造の下地基板から遠い側にバリア層を作製してもよい。
さらに、バリア層の作製が完了した後、例えば、ソースドレイン電極層、平坦化層、パッシベーション層等の作製、およびＬＥＤの移転・バインディングなど、いくつかの他の構造の作製を含むこともできるが、これらに限定されない。
そのうち、その他の膜層構造の作製プロセスおよび材料などは、いずれも関連技術を参考にすることができ、ＬＥＤの移転は、大量の移転でも単一の移転でも選択することができ、ＬＥＤのバインド方法は、共晶溶接または導電性接着剤などの異なるバインド方法を選択することができる。これらのプロセスは、いずれも関連技術を参照することができるので、ここではさらに限定および説明をしない。
以上記載されたのは、本開示の好適な実施形態である。なお、当業者は、本開示に記載されている原理を逸脱せずに様々な改良や修飾をすることもできる。これらの改良や修飾も、本開示の保護範囲として見なされるべきである。

Claims (10)

  1. 表示基板であって、
    下地基板と、前記下地基板上に位置する第１導電パターンと、前記第１導電パターンの前記下地基板から遠い側に位置する有機層と、前記有機層の前記下地基板から遠い側に位置する第２導電層とを含み、
    前記表示基板は、画素領域とバインディング領域とを有し、前記第１導電パターンは、前記表示基板のバインディング領域に位置し、
    前記有機層には、前記下地基板に垂直な方向に前記有機層を貫通するビアが開設され、前記ビアの位置は、前記第１導電パターンの位置に対応し、かつ前記第２導電層は、前記ビアを介して前記第１導電パターンと電気的に接続され、
    前記表示基板は、前記ビアを充填する充填構造をさらに含み、前記充填構造の前記下地基板から遠い側の表面と前記下地基板との距離と、前記有機層の下地基板から遠い側の表面と前記下地基板との距離との距離差は、所定の閾値未満である、表示基板。
  2. 前記有機層の前記下地基板から遠い側にバリア層をさらに含み、
    前記バリア層の前記ビアに対応する領域は、前記充填構造と前記第２導電層との間に位置する、請求項１に記載の表示基板。
  3. 前記有機層の前記下地基板から遠い側にバリア層をさらに含み、
    前記バリア層の前記ビアに対応する領域は、前記充填構造の前記下地基板から遠い側に位置する、請求項１に記載の表示基板。
  4. 前記バリア層の前記下地基板から遠い側にバッファ層をさらに含み、
    前記バッファ層の異なる領域と前記下地基板との間の距離の差は、前記所定の閾値未満である、請求項３に記載の表示基板。
  5. 前記バッファ層の前記下地基板から遠い側に、第１ゲート絶縁層、第２ゲート絶縁層、誘電体層のうちの１つ以上をさらに含み、
    前記第１ゲート絶縁層の異なる領域と前記下地基板との間の距離の差は、前記所定の閾値未満であり、
    前記第２ゲート絶縁層の異なる領域と前記下地基板との間の距離の差は、前記所定の閾値未満であり、
    前記誘電体層の異なる領域と前記下地基板との間の距離の差は、前記所定の閾値未満である、請求項４に記載の表示基板。
  6. 請求項１～５のいずれか一項に記載の表示基板を含む表示パネル。
  7. 請求項６に記載の表示パネルを含む表示装置。
  8. 表示基板の作製方法であって、
    下地基板を用意するステップと、
    前記下地基板上に第１導電パターンを作製するステップと、
    前記第１導電パターンの前記下地基板から遠い側に有機層を作製するステップと、
    前記有機層にビアを開設するステップと、
    前記ビアを介して前記第１導電パターンと電気的に接続される第２導電層を、前記有機層の前記下地基板から遠い側に作製するステップと、
    前記ビアを充填する充填構造を作製するステップと
    を含み、
    前記充填構造の前記下地基板から遠い側の表面と前記下地基板との距離と、前記有機層の下地基板から遠い側の表面と前記下地基板との距離との距離差が、所定の閾値未満である、表示基板の作製方法。
  9. 前記の前記ビアを充填する充填構造を作製するステップの後に、
    前記充填構造の前記下地基板から遠い側にバリア層を作製するステップをさらに含む、請求項８に記載の表示基板の作製方法。
  10. 前記の前記ビアを充填する充填構造を作製するステップの前に、
    前記有機層の前記下地基板から遠い側にバリア層を作製するステップをさらに含み、
    前記の前記ビアを充填する充填構造を作製するステップは、
    前記バリア層の前記下地基板から遠い側に、前記ビアを充填する充填構造を作製することを含む、請求項８に記載の表示基板の作製方法。
JP2022523726A 2020-05-06 2020-05-06 表示基板およびその作製方法、表示装置、ならびに表示パネル Pending JP2023533094A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2020/088695 WO2021223086A1 (zh) 2020-05-06 2020-05-06 显示基板、其制作方法、显示装置和显示面板

Publications (1)

Publication Number Publication Date
JP2023533094A true JP2023533094A (ja) 2023-08-02

Family

ID=78467729

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022523726A Pending JP2023533094A (ja) 2020-05-06 2020-05-06 表示基板およびその作製方法、表示装置、ならびに表示パネル

Country Status (6)

Country Link
US (1) US20230136160A1 (ja)
EP (1) EP4040491A4 (ja)
JP (1) JP2023533094A (ja)
KR (1) KR20230005105A (ja)
CN (1) CN114072911B (ja)
WO (1) WO2021223086A1 (ja)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US10181424B2 (en) * 2016-04-12 2019-01-15 Semiconductor Energy Laboratory Co., Ltd. Peeling method and manufacturing method of flexible device
TWI727041B (zh) * 2016-05-20 2021-05-11 日商半導體能源研究所股份有限公司 顯示裝置
CN205750219U (zh) * 2016-06-21 2016-11-30 厦门天马微电子有限公司 一种液晶显示装置
CA2987165A1 (en) * 2017-11-30 2019-05-30 Chaji, Reza High efficient micro devices
KR102470375B1 (ko) * 2017-10-31 2022-11-23 엘지디스플레이 주식회사 디스플레이 장치
TWI695356B (zh) * 2018-05-08 2020-06-01 友達光電股份有限公司 顯示裝置及其製造方法
US10943526B2 (en) * 2018-07-31 2021-03-09 Innolux Corporation Display device, backlight module and electronic device
CN109949703B (zh) * 2019-03-26 2021-08-06 京东方科技集团股份有限公司 柔性显示基板、显示面板、显示装置及制作方法
KR20210111529A (ko) * 2020-03-03 2021-09-13 삼성전자주식회사 측면 배선이 형성된 글라스 기판을 구비한 디스플레이 모듈 및 디스플레이 모듈 제조 방법

Also Published As

Publication number Publication date
EP4040491A1 (en) 2022-08-10
WO2021223086A1 (zh) 2021-11-11
KR20230005105A (ko) 2023-01-09
EP4040491A4 (en) 2023-01-04
CN114072911B (zh) 2024-04-19
CN114072911A (zh) 2022-02-18
US20230136160A1 (en) 2023-05-04

Similar Documents

Publication Publication Date Title
CN108666347B (zh) 显示面板及其制造方法、显示装置
WO2021190162A1 (zh) 显示基板及其制备方法、显示面板
CN106972030B (zh) 一种柔性显示面板、显示装置及柔性显示面板的制作方法
US20210336163A1 (en) Flexible array substrate, display panel, and manufacturing method
US11798958B2 (en) Driving backplane, manufacturing method thereof, and display apparatus
CN111564482B (zh) 显示基板及制备方法、显示装置
US7859604B2 (en) Pad area and method of fabricating the same
WO2019100874A1 (zh) 显示基板及其制造方法以及对应显示面板及其封装方法
WO2021254033A1 (zh) 柔性显示基板及其制备方法、显示装置
WO2021190034A1 (zh) 显示基板、其制备方法及显示装置
US11335870B2 (en) Display substrate and preparation method thereof, and display device
WO2020029390A1 (zh) 显示面板及其制造方法
CN113724590A (zh) 可拉伸显示面板
WO2021022635A1 (zh) 显示装置及其制备方法
CN110112191A (zh) 一种显示面板、显示装置及其制造方法
WO2015039482A1 (zh) 电致发光装置及其制备方法
TW200807723A (en) System for displaying images including thin film transistor device and fabrication method thereof
WO2021035950A1 (zh) 一种柔性衬底基板、柔性显示面板及其制备方法
WO2015039493A1 (zh) 电致发光装置及其制备方法
CN113835557B (zh) 显示面板及其制造方法
WO2021114474A1 (zh) 一种阵列基板及其制备方法
JP2014021170A (ja) 液晶表示装置及びその製造方法
US20220393087A1 (en) Led display substrate and method for manufacturing the same, display panel
JP2023533094A (ja) 表示基板およびその作製方法、表示装置、ならびに表示パネル
CN109860207A (zh) 一种阵列基板、其制作方法、显示面板及显示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230501

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231212

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240312