JP2023510434A - アレイ基板及び表示装置 - Google Patents

アレイ基板及び表示装置 Download PDF

Info

Publication number
JP2023510434A
JP2023510434A JP2021538351A JP2021538351A JP2023510434A JP 2023510434 A JP2023510434 A JP 2023510434A JP 2021538351 A JP2021538351 A JP 2021538351A JP 2021538351 A JP2021538351 A JP 2021538351A JP 2023510434 A JP2023510434 A JP 2023510434A
Authority
JP
Japan
Prior art keywords
access terminal
positive power
negative power
power supply
positive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021538351A
Other languages
English (en)
Other versions
JP7410152B2 (ja
Inventor
ヤオ ファン
ウェイユン ファン
ユエ ロン
チャオ ツォン
モン リー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chengdu BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to JP2022186013A priority Critical patent/JP7420900B2/ja
Publication of JP2023510434A publication Critical patent/JP2023510434A/ja
Priority to JP2023191045A priority patent/JP2024020328A/ja
Application granted granted Critical
Publication of JP7410152B2 publication Critical patent/JP7410152B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/81—Anodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/82—Cathodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Optics & Photonics (AREA)
  • Theoretical Computer Science (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

アレイ基板及び表示装置である。アレイ基板は、表示領域（Ｂ１）に位置し、かつ第１電極、発光層、及び第２電極を含む発光素子を含むサブ画素（１１）と、表示領域（Ｂ１）に位置しかつ第１電極に電気的に接続される正電源線（１２）と、周辺領域（Ｂ２）に位置しかつ正電源線（１２）に電気的に接続される正電源バス（１３）と、正電源バス（１３）の表示領域（Ｂ１）から離れた側に位置しかつそれぞれが正電源バス（１３）に電気的に接続される３つの正電源アクセス端子（１４、１５、１６）と、周辺領域（Ｂ２）に位置する負電源線（１７）と、周辺領域（Ｂ２）に位置しかつ負電源線（１７）及び第２電極にそれぞれ電気的に接続される補助電極（１８）と、正電源バス（１３）の表示領域（Ｂ１）から離れた側に位置しかつそれぞれが負電源線（１７）に電気的に接続される３つの負電源アクセス端子（１９、２０、２１）と、周辺領域（Ｂ２）に位置しかつ負電源アクセス端子（２０）及び補助電極（１８）にそれぞれ電気的に接続される負電源補助線（２２）とを含む。アレイ基板に表示される画面の輝度の均一性を確保するのに有利である。【選択図】図４

Description

本願は、表示技術分野に関し、特にアレイ基板及び表示装置に関する。
アレイ基板のサイズが大きくなるに伴い、アレイ基板の表示領域外の信号伝送線の長さ及び負荷も大きくなる。正電圧信号（ＶＤＤ）を伝送するための信号伝送線又は負電圧信号（ＶＳＳ）を伝送するための信号伝送線のインピーダンスが大きすぎると、アレイ基板に表示される画面には輝度むらが発生しやすい。
本願の実施例は、アレイ基板及び表示装置を提供する。本願の技術案は以下のとおりである。
一態様では、アレイ基板を提供し、第１境界、第２境界、第３境界、及び第４境界を含む表示領域と、前記表示領域を取り囲む周辺領域とを含むベース基板と、前記表示領域に位置する複数のサブ画素であって、前記複数のサブ画素のうちの少なくとも１つが発光素子を含み、前記発光素子が順に積層される第１電極、発光層、及び第２電極を含む複数のサブ画素と、前記表示領域に位置し、前記第１電極に電気的に接続される複数の正電源線と、前記周辺領域に位置しかつ前記第１境界に沿って分布しており、前記複数の正電源線に電気的に接続される正電源バスと、前記正電源バスの前記表示領域から離れた側に位置する第１正電源アクセス端子、第２正電源アクセス端子、及び第３正電源アクセス端子であって、前記第２正電源アクセス端子が前記第１正電源アクセス端子と前記第３正電源アクセス端子との間に位置し、前記第１正電源アクセス端子、前記第２正電源アクセス端子、及び前記第３正電源アクセス端子がそれぞれ前記正電源バスに電気的に接続される第１正電源アクセス端子、第２正電源アクセス端子、及び第３正電源アクセス端子と、前記周辺領域に位置しかつ前記第２境界、前記第３境界、及び前記第４境界を取り囲む負電源線と、前記周辺領域に位置しかつ前記第１境界、前記第２境界、前記第３境界、及び前記第４境界を取り囲み、前記負電源線及び前記第２電極にそれぞれ電気的に接続される補助電極と、前記正電源バスの前記表示領域から離れた側に位置する第１負電源アクセス端子、第２負電源アクセス端子、及び第３負電源アクセス端子であって、前記第１負電源アクセス端子が前記第１正電源アクセス端子の前記第２正電源アクセス端子から離れた側に位置し、前記第２負電源アクセス端子が前記第１正電源アクセス端子と前記第３正電源アクセス端子との間に位置し、前記第３負電源アクセス端子が前記第３正電源アクセス端子の前記第２正電源アクセス端子から離れた側に位置し、前記第１負電源アクセス端子及び前記第３負電源アクセス端子がそれぞれ前記負電源線に電気的に接続される第１負電源アクセス端子、第２負電源アクセス端子、及び第３負電源アクセス端子と、前記周辺領域に位置し、前記第１正電源アクセス端子と前記第３正電源アクセス端子との間に位置しかつ前記正電源バスと前記第２負電源アクセス端子との間に位置し、前記第２負電源アクセス端子及び前記補助電極にそれぞれ電気的に接続される負電源補助線とを含む。
選択的に、前記第１正電源アクセス端子、前記第２正電源アクセス端子、及び前記第３正電源アクセス端子は、前記正電源バス、前記正電源線、及び前記第１電極を介して前記発光素子に正電圧信号を伝送するように構成され、前記第１負電源アクセス端子、前記第２負電源アクセス端子、及び前記第３負電源アクセス端子は、前記負電源線、前記負電源補助線、前記補助電極、及び前記第２電極を介して負電圧信号を前記発光素子に伝送するように構成される。
選択的に、前記アレイ基板は、前記正電源バスの前記表示領域から離れた側に位置しかつ前記第１正電源アクセス端子と前記第３正電源アクセス端子との間に位置し、前記正電源バスに電気的に接続される第４正電源アクセス端子をさらに含み、前記第４正電源アクセス端子は、前記正電源バス、前記正電源線、及び前記第１電極を介して前記発光素子に正電圧信号を伝送するように構成される。
選択的に、前記アレイ基板は、前記正電源バスの前記表示領域から離れた側に位置しかつ前記第１正電源アクセス端子と前記第３正電源アクセス端子との間に位置し、前記負電源補助線に電気的に接続される第４負電源アクセス端子をさらに含み、前記第４負電源アクセス端子は、前記負電源補助線、前記補助電極、及び前記第２電極を介して負電圧信号を前記発光素子に伝送するように構成される。
選択的に、前記第２負電源アクセス端子は、前記第２正電源アクセス端子と前記第３正電源アクセス端子との間に位置し、前記アレイ基板は、前記正電源バスの前記表示領域から離れた側に位置する第４正電源アクセス端子及び第４負電源アクセス端子であって、前記第４正電源アクセス端子が前記第２負電源アクセス端子と前記第３正電源アクセス端子との間に位置しかつ前記正電源バスに電気的に接続され、前記第４負電源アクセス端子が前記第２負電源アクセス端子と前記第４正電源アクセス端子との間に位置しかつ前記負電源補助線に電気的に接続される第４正電源アクセス端子及び第４負電源アクセス端子をさらに含み、前記第４正電源アクセス端子は、前記正電源バス、前記正電源線、及び前記第１電極を介して前記発光素子に正電圧信号を伝送するように構成され、前記第４負電源アクセス端子は、前記負電源補助線、前記補助電極、及び前記第２電極を介して負電圧信号を前記発光素子に伝送するように構成される。
選択的に、前記複数のサブ画素のうちの少なくとも１つは、薄膜トランジスタ及び接続電極を含み、前記薄膜トランジスタは、前記ベース基板上に位置する活性層と、前記活性層の前記ベース基板から離れた側に位置するゲートと、前記ゲートの前記ベース基板から離れた側に位置するソース及びドレインとを含む。
選択的に、前記正電源バスは、電気的に接続されている、正電源バス第１サブ層と、正電源バス第２サブ層とを含み、前記正電源バス第１サブ層は前記ソース又は前記ドレインと同一層に位置し、前記正電源バス第２サブ層は前記接続電極と同一層に位置する。
選択的に、前記正電源バス第１サブ層と前記正電源バス第２サブ層は、正電源バスのビアを介して電気的に接続される。
選択的に、前記負電源線は、電気的に接続されている、負電源線第１サブ層と、負電源線第２サブ層とを含み、
前記負電源補助線は、電気的に接続されている、負電源補助線第１サブ層と、負電源補助線第２サブ層とを含み、前記負電源線第１サブ層及び前記負電源補助線第１サブ層はいずれも前記ソース又は前記ドレインと同一層に位置し、前記負電源線第２サブ層及び前記負電源補助線第２サブ層はいずれも前記接続電極と同一層に位置する。
選択的に、前記負電源線第１サブ層と前記負電源線第２サブ層は、負電源線ビアを介して電気的に接続され、前記負電源補助線第１サブ層と前記負電源補助線第２サブ層は負電源補助線ビアを介して電気的に接続される。
選択的に、前記複数のサブ画素のうちの少なくとも１つは、薄膜トランジスタを含み、
前記薄膜トランジスタは、前記ベース基板上に位置する活性層と、前記活性層の前記ベース基板から離れた側に位置するゲートと、前記ゲートの前記ベース基板から離れた側に位置するソース及びドレインとを含み、前記第１正電源アクセス端子、前記第２正電源アクセス端子、前記第３正電源アクセス端子、及び前記第４正電源アクセス端子は、いずれも前記ソース又は前記ドレインと同一層に位置する。
選択的に、前記複数のサブ画素のうちの少なくとも１つは、薄膜トランジスタを含み、
前記薄膜トランジスタは、前記ベース基板上に位置する活性層と、前記活性層の前記ベース基板から離れた側に位置するゲートと、前記ゲートの前記ベース基板から離れた側に位置するソース及びドレインとを含み、前記第１負電源アクセス端子、前記第２負電源アクセス端子、前記第３負電源アクセス端子、及び前記第４負電源アクセス端子は、いずれも前記ソース又は前記ドレインと同一層に位置する。
選択的に、前記負電源補助線は、電気的に接続されている、負電源補助線第１サブ層と、負電源補助線第２サブ層とを含み、前記第２負電源アクセス端子、前記第４負電源アクセス端子、及び前記負電源補助線第１サブ層は一体となっている構造である。
選択的に、前記アレイ基板は、前記第１正電源アクセス端子、前記第２正電源アクセス端子、前記第３正電源アクセス端子、前記第４正電源アクセス端子、前記第１負電源アクセス端子、前記第２負電源アクセス端子、前記第３負電源アクセス端子、及び前記第４負電源アクセス端子の、前記表示領域から離れた側に位置する回路基板であって、前記第１正電源アクセス端子、前記第２正電源アクセス端子、前記第３正電源アクセス端子、前記第４正電源アクセス端子、前記第１負電源アクセス端子、前記第２負電源アクセス端子、前記第３負電源アクセス端子、及び前記第４負電源アクセス端子がそれぞれ電気的に接続される回路基板をさらに含む。
選択的に、前記補助電極は、前記負電源線の前記ベース基板から離れた側に位置し、負電源補助ビアを介して前記負電源補助線に電気的に接続される。
選択的に、前記発光素子は有機発光ダイオードであり、前記第１電極は陽極であり、前記第２電極は陰極である。
他の態様では、上記態様のいずれか１つのアレイ基板を含む表示装置を提供する。
本願の実施例の技術案をより明瞭に説明するために、以下は、実施例の記述に必要がある図面を簡単に紹介する。以下の記述における図面は、ただ本願に記載のいくつかの実施例に過ぎず、当業者にとって、創造的な労力を払わない前提で、それらの図面に基づき、他の図面を取得することもできるとは言うまでもない。
本願の実施例によるアレイ基板の正面図である。 本願の実施例による別のアレイ基板の正面図である。 本願の実施例によるさらに別のアレイ基板の正面図である。 本願の実施例によるさらなるアレイ基板の正面図である。 図１～図４のいずれかに示すアレイ基板のａ－ａ部位、ｂ－ｂ部位、ｃ－ｃ部位、及びｅ－ｅ部位の断面図である。 図１に示すアレイ基板のａ－ａ部位及びｆ－ｆ部位の断面図である。 図２に示すアレイ基板のａ－ａ部位及びｆ－ｆ部位の断面図である。 図３に示すアレイ基板のａ－ａ部位及びｆ－ｆ部位の断面図である。 図４に示すアレイ基板のａ－ａ部位及びｆ－ｆ部位の断面図である。 図３又は図４に示すアレイ基板のａ－ａ部位及びｇ－ｇ部位の断面図である。
本願の原理、技術案、及びメリットをより明瞭にするために、以下、図面を参照して本願の実施形態をさらに詳細に説明する。
本願の実施例は、アレイ基板を提供し、該アレイ基板において、正電圧信号をサブ画素に伝送するための信号伝送線及び負電圧信号をサブ画素に伝送するための信号伝送線のインピーダンスをともに小さくして、アレイ基板に表示される画面には輝度むらが発生しやすいという状況を改善するのに有利であり、アレイ基板に表示される画面の輝度の均一性を確保するようにする。本願の解決手段の詳細は以下のとおりである。
本願の実施例では、前記アレイ基板は、第１境界、第２境界、第３境界、及び第４境界を含む表示領域と、前記表示領域を取り囲む周辺領域とを含むベース基板と、前記表示領域に位置する複数のサブ画素であって、前記複数のサブ画素のうちの少なくとも１つが発光素子を含み、前記発光素子が順に積層される第１電極、発光層、及び第２電極を含む複数のサブ画素と、前記表示領域に位置し、前記第１電極に電気的に接続される複数の正電源線と、前記周辺領域に位置しかつ前記第１境界に沿って分布しており、前記複数の正電源線に電気的に接続される正電源バスと、前記正電源バスの前記表示領域から離れた側に位置する第１正電源アクセス端子、第２正電源アクセス端子、及び第３正電源アクセス端子であって、前記第２正電源アクセス端子が前記第１正電源アクセス端子と前記第３正電源アクセス端子との間に位置し、前記第１正電源アクセス端子、前記第２正電源アクセス端子、及び前記第３正電源アクセス端子がそれぞれ前記正電源バスに電気的に接続される第１正電源アクセス端子、第２正電源アクセス端子、及び第３正電源アクセス端子と、前記周辺領域に位置しかつ前記第２境界、前記第３境界、及び前記第４境界を取り囲む負電源線と、前記周辺領域に位置しかつ前記第１境界、前記第２境界、前記第３境界、及び前記第４境界を取り囲み、前記負電源線及び前記第２電極にそれぞれ電気的に接続される補助電極と、前記正電源バスの前記表示領域から離れた側に位置する第１負電源アクセス端子、第２負電源アクセス端子、及び第３負電源アクセス端子であって、前記第１負電源アクセス端子が前記第１正電源アクセス端子の前記第２正電源アクセス端子から離れた側に位置し、前記第２負電源アクセス端子が前記第１正電源アクセス端子と前記第３正電源アクセス端子との間に位置し、前記第３負電源アクセス端子が前記第３正電源アクセス端子の前記第２正電源アクセス端子から離れた側に位置し、前記第１負電源アクセス端子及び前記第３負電源アクセス端子がそれぞれ前記負電源線に電気的に接続される第１負電源アクセス端子、第２負電源アクセス端子、及び第３負電源アクセス端子と、前記周辺領域に位置し、前記第１正電源アクセス端子と前記第３正電源アクセス端子との間に位置しかつ前記正電源バスと前記第２負電源アクセス端子との間に位置し、前記第２負電源アクセス端子及び前記補助電極にそれぞれ電気的に接続される負電源補助線とを含む。
選択的に、前記第１正電源アクセス端子、前記第２正電源アクセス端子、及び前記第３正電源アクセス端子は、前記正電源バス、前記正電源線、及び前記第１電極を介して前記発光素子に正電圧信号を伝送するように構成され、前記第１負電源アクセス端子、前記第２負電源アクセス端子、及び前記第３負電源アクセス端子は、前記負電源線、前記負電源補助線、前記補助電極、及び前記第２電極を介して負電圧信号を前記発光素子に伝送するように構成される。
例示的に、図１～図４を参照して、図１～図４は、本願の実施例による４つのアレイ基板の正面図である。該アレイ基板は、図１～図４に示すように、ベース基板１０と、複数のサブ画素１１と、複数の正電源線１２と、正電源バス１３と、第１正電源アクセス端子１４と、第２正電源アクセス端子１５、及び第３正電源アクセス端子１６と、負電源線１７と、補助電極１８と、第１負電源アクセス端子１９、第２負電源アクセス端子２０、及び第３負電源アクセス端子２１と、負電源補助線２２とを含む。
ベース基板１０は、表示領域Ｂ１と、表示領域Ｂ１を取り囲む周辺領域Ｂ２とを含むベース基板１０であって、表示領域Ｂ１は、第１境界（図１～図４には図示せず）、第２境界（図１～図４には図示せず）、第３境界（図１～図４には図示せず）、及び第４境界（図１～図４には図示せず）を含む。なお、本願の実施例では、周辺領域Ｂ２が表示領域Ｂ１の４辺の周りを取り込む場合を例として説明する。
複数のサブ画素１１は、表示領域Ｂ１に位置する複数のサブ画素１１であって、該複数のサブ画素１１のうちの少なくとも１つは発光素子（図１～図４には図示せず）を含み、該発光素子は、順に積層される第１電極（図１～図４には図示せず）、発光層（図１～図４には図示せず）、及び第２電極（図１～図４には図示せず）を含む。該複数のサブ画素１１は、表示機能を実現するように発光することができる。
複数の正電源線１２は、表示領域Ｂ１に位置しかつ発光素子の第１電極に電気的に接続される。
正電源バス１３は、周辺領域Ｂ２に位置しかつ表示領域Ｂ１の第１境界に沿って分布しており、上記複数の正電源線１２に電気的に接続される。
第１正電源アクセス端子１４、第２正電源アクセス端子１５、及び第３正電源アクセス端子１６は、正電源バス１３の表示領域Ｂ１から離れた側に位置する第１正電源アクセス端子１４、第２正電源アクセス端子１５、及び第３正電源アクセス端子１６であって、第２正電源アクセス端子１５が第１正電源アクセス端子１４と第３正電源アクセス端子１６との間に位置し、第１正電源アクセス端子１４、第２正電源アクセス端子１５、及び第３正電源アクセス端子１６がそれぞれ正電源バス１３に電気的に接続される。
負電源線１７は、周辺領域Ｂ２に位置しかつ表示領域Ｂ１に第２境界、第３境界、及び第４境界を取り囲む。
補助電極１８は、周辺領域Ｂ２に位置しかつ表示領域Ｂ１の第１境界、第２境界、第３境界、及び第４境界を取り囲む。該補助電極１８は、負電源線１７及び発光素子の第２電極にそれぞれ電気的に接続される。
第１負電源アクセス端子１９、第２負電源アクセス端子２０、及び第３負電源アクセス端子２１は、正電源バス１３の表示領域Ｂ１から離れた側に位置する第１負電源アクセス端子１９、第２負電源アクセス端子２０、及び第３負電源アクセス端子２１であって、第１負電源アクセス端子１９が第１正電源アクセス端子１４の第２正電源アクセス端子１５から離れた側に位置し、第２負電源アクセス端子２０が第１正電源アクセス端子１４と第３正電源アクセス端子１６との間に位置し、第３負電源アクセス端子２１が第３正電源アクセス端子１６の第２正電源アクセス端子１５から離れた側に位置し、第１負電源アクセス端子１９及び第３負電源アクセス端子２１がそれぞれ負電源線１７に電気的に接続される。なお、本願の実施例では、第２負電源アクセス端子２０が第２正電源アクセス端子１５と第３正電源アクセス端子１６との間に位置する場合を例として説明する。
負電源補助線２２は、周辺領域Ｂ２に位置し、第１正電源アクセス端子１４と第３正電源アクセス端子１６との間に位置しかつ正電源バス１３と第２負電源アクセス端子２０との間に位置し、第２負電源アクセス端子２０及び補助電極１８にそれぞれ電気的に接続される。
選択的に、第１正電源アクセス端子１４、第２正電源アクセス端子１５、及び第３正電源アクセス端子１６は、正電源バス１３、正電源線１２、及び第１電極を介して正電圧信号を発光素子に伝送するように構成され、第１負電源アクセス端子１９、第２負電源アクセス端子２０、及び第３負電源アクセス端子２１は、負電源線１７、負電源補助線２２、補助電極１８、及び第２電極を介して負電圧信号を発光素子に伝送するように構成される。
例えば、図１～図４に示すように、第１正電源アクセス端子１４、第２正電源アクセス端子１５、及び第３正電源アクセス端子１６において、各正電源アクセス端子は、正電源バス１３、正電源線１２、及び該正電源線１２に電気的に接続される第１電極を介して正電圧信号を該第１電極の位置する発光素子に伝送するように構成され、各正電源アクセス端子における正電圧信号は、正電源バス１３を介して該正電源アクセス端子に近い正電源線１２に伝送されて、該正電源線１２に電気的に接続される発光素子に伝送される。例えば、第１正電源アクセス端子１４及び第３正電源アクセス端子１６における正電圧信号は、正電源バス１３を介して左右両側（図１～図４に示す配置位置の左右両側）の正電源線１２に電気的に接続される発光素子に伝送され、第２正電源アクセス端子１５における正電圧信号は、正電源バス１３を介して中央領域（図１～図４に示す配置位置の中央領域）の正電源線１２に電気的に接続される発光素子に伝送される。このようにして、正電源アクセス端子によって発光素子に伝送される正電圧信号の通過経路が短くなって、正電圧信号を発光素子に伝送するための信号伝送線が短くなり、インピーダンスが小さくなるため、アレイ基板に表示される画面の輝度の均一性を確保するのに有利である。
当業者であれば容易に理解できるように、第１正電源アクセス端子１４、第２正電源アクセス端子１５、及び第３正電源アクセス端子１６は、正電圧信号をアレイ基板におけるすべてのサブ画素の発光素子に同時に伝送する。ただし、第１正電源アクセス端子１４及び第３正電源アクセス端子１６が左右両側の発光素子に近いため、左右両側の発光素子に第１正電源アクセス端子１４及び第３正電源アクセス端子１６からの正電圧信号が伝送されるのは通過経路が短く、インピーダンスが小さく、第２正電源アクセス端子１５が中央領域の発光素子に近いため、中央領域の発光素子に第２正電源アクセス端子１５からの正電圧信号が伝送されるのは通過経路が短く、インピーダンスが小さい。
例えば、図１～図４に示すように、第１負電源アクセス端子１９及び第３負電源アクセス端子２１のうち、各負電源アクセス端子は、負電源線１７、補助電極１８、及び第２電極を介して負電圧信号を発光素子に伝送するように構成され、第２負電源アクセス端子２０は、負電源補助線２２、補助電極１８、及び第２電極を介して負電圧信号を発光素子に伝送するように構成される。第１負電源アクセス端子１９及び第３負電源アクセス端子２１における負電圧信号は、負電源線１７及び補助電極１８を介して左右両側（図１～図４に示す配置位置の左右両側）の発光素子に伝送され、第２負電源アクセス端子２０における負電圧信号は、負電源補助線２２及び補助電極１８を介して中央領域（図１～図４に示す配置位置の中央領域）の発光素子に伝送される。このようにして、負電源アクセス端子から発光素子に伝送される負電圧信号の通過経路が短くなって、発光素子に負電圧信号を伝送するための信号伝送線が短くなり、インピーダンスが小さいため、アレイ基板に表示される画面の輝度の均一性を確保するのに有利である。
当業者であれば容易に理解できるように、第１負電源アクセス端子１９、第２負電源アクセス端子２０、及び第３負電源アクセス端子２１は、負電圧信号をアレイ基板におけるすべてのサブ画素の発光素子に同時に伝送する。ただし、第１負電源アクセス端子１９及び第３負電源アクセス端子２１が左右両側の発光素子に近いため、左右両側の発光素子に第１負電源アクセス端子１９及び第３負電源アクセス端子２１からの負電圧信号が伝送されるのは通過経路が短く、インピーダンスが小さく、第２負電源アクセス端子２０が中央領域の発光素子に近いため、中央領域の発光素子に第２負電源アクセス端子２０からの負電圧信号が伝送されるのは通過経路が短く、インピーダンスが小さい。
以上のように、本願の実施例によるアレイ基板は、第１正電源アクセス端子と、第２正電源アクセス端子と、第３正電源アクセス端子と、第１負電源アクセス端子と、第２負電源アクセス端子と、第３負電源アクセス端子とを含み、第２正電源アクセス端子及び第２負電源アクセス端子はいずれも第１正電源アクセス端子と第３正電源アクセス端子との間に位置し、各正電源アクセス端子は正電源バス及び正電源線を介してそれに近いサブ画素の発光素子に正電圧信号を伝送することができ、各負電源アクセス端子は、負電源線、負電源補助線、及び補助電極を介してそれに近いサブ画素の発光素子に負電圧信号を伝送することができ、それにより、発光素子に正電圧信号を伝送するための信号伝送線の長さ及び発光素子に負電圧信号を伝送するための信号伝送線はいずれも短く、インピーダンスが小さいため、アレイ基板に表示される画面の輝度の均一性を確保するのに有利である。
選択的に、本願の実施例では、前記アレイ基板は、前記正電源バスの前記表示領域から離れた側に位置しかつ前記第１正電源アクセス端子と前記第３正電源アクセス端子との間に位置し、前記正電源バスに電気的に接続される第４正電源アクセス端子をさらに含み、前記第４正電源アクセス端子は、前記正電源バス、前記正電源線、及び前記第１電極を介して前記発光素子に正電圧信号を伝送するように構成される。
例示的に、図２に示すように、図１に加えて、該アレイ基板は、正電源バス１３の表示領域Ｂ１から離れた側に位置しかつ第１正電源アクセス端子１４と第３正電源アクセス端子１６との間に位置し、正電源バス１３に電気的に接続される第４正電源アクセス端子２３をさらに含み、該第４正電源アクセス端子２３は、正電源バス１３、正電源線１２、及び第１電極を介して正電圧信号を発光素子に伝送するように構成される。
例えば、図２に示すように、第４正電源アクセス端子２３は第２負電源アクセス端子２０と第３正電源アクセス端子１６との間に位置し、第４正電源アクセス端子２３と第２正電源アクセス端子１５は対称であってもよい。第４正電源アクセス端子２３及び第２正電源アクセス端子１５における正電圧信号は、正電源バス１３を介して中央領域（図２に示す配置位置の中央領域）の正電源線１２に電気的に接続される発光素子に伝送されることができる。このようにして、正電源アクセス端子から発光素子に伝送される正電圧信号の通過経路が短いため、発光素子に正電圧信号を伝送するための信号伝送線が短く、インピーダンスが小さくなって、アレイ基板に表示される画面の輝度の均一性を確保するのに有利である。
当業者であれば容易に理解できるように、第１正電源アクセス端子１４、第２正電源アクセス端子１５、第３正電源アクセス端子１６、及び第４正電源アクセス端子２３は、正電圧信号をアレイ基板におけるすべてのサブ画素の発光素子に同時に伝送する。ただし、第２正電源アクセス端子１５及び第４正電源アクセス端子２３が中央領域の発光素子に近いため、中央領域の発光素子に第２正電源アクセス端子１５及び第４正電源アクセス端子２３からの正電圧信号が伝送されるのは通過経路が短く、インピーダンスが小さい。
選択的に、本願の実施例では、前記アレイ基板は、前記正電源バスの前記表示領域から離れた側に位置しかつ前記第１正電源アクセス端子と前記第３正電源アクセス端子との間に位置し、前記負電源補助線に電気的に接続される第４負電源アクセス端子をさらに含み、前記第４負電源アクセス端子は、前記負電源補助線、前記補助電極、及び前記第２電極を介して負電圧信号を前記発光素子に伝送するように構成される。
例示的に、図３に示すように、図１に加えて、該アレイ基板は、正電源バス１３の表示領域Ｂ１から離れた側に位置しかつ第１正電源アクセス端子１４と第３正電源アクセス端子１６との間に位置し、負電源補助線２２に電気的に接続される第４負電源アクセス端子２４をさらに含み、該第４負電源アクセス端子２４は、負電源補助線２２、補助電極１８、及び第２電極を介して発光素子に負電圧信号を伝送するように構成される。
例えば、図３に示すように、第４負電源アクセス端子２４は第２負電源アクセス端子２０と第３正電源アクセス端子１６との間に位置し、第４負電源アクセス端子２４と第２負電源アクセス端子２０は対称であってもよい。第４負電源アクセス端子２４及び第２負電源アクセス端子２０の負電圧信号は、負電源補助線２２及び補助電極１８を介して中央領域（図３に示す配置位置の中央領域）の発光素子に伝送されることができる。このようにして、負電源アクセス端子から発光素子に伝送される負電圧信号の通過経路が短いため、発光素子に負電圧信号を伝送するための信号伝送線が短く、インピーダンスが小さくなって、アレイ基板に表示される画面の輝度の均一性を確保するのに有利である。
当業者であれば容易に理解できるように、第１負電源アクセス端子１９、第２負電源アクセス端子２０、第３負電源アクセス端子２１、及び第４負電源アクセス端子２４は、負電圧信号をアレイ基板におけるすべてのサブ画素の発光素子に同時に伝送する。ただし、第２負電源アクセス端子２０及び第４負電源アクセス端子２４が中央領域の発光素子に近いため、中央領域の発光素子に第２負電源アクセス端子２０及び第４負電源アクセス端子２４からの負電圧信号が伝送されるのは通過経路が短く、インピーダンスが小さい。
選択的に、本願の実施例では、前記第２負電源アクセス端子は、前記第２正電源アクセス端子と前記第３正電源アクセス端子との間に位置し、前記アレイ基板は、前記正電源バスの前記表示領域から離れた側に位置する第４正電源アクセス端子及び第４負電源アクセス端子であって、前記第４正電源アクセス端子が前記第２負電源アクセス端子と前記第３正電源アクセス端子との間に位置しかつ前記正電源バスに電気的に接続され、前記第４負電源アクセス端子が前記第２負電源アクセス端子と前記第４正電源アクセス端子との間に位置しかつ前記負電源補助線に電気的に接続される第４正電源アクセス端子及び第４負電源アクセス端子をさらに含み、前記第４正電源アクセス端子は、前記正電源バス、前記正電源線、及び前記第１電極を介して前記発光素子に正電圧信号を伝送するように構成され、前記第４負電源アクセス端子は、前記負電源補助線、前記補助電極、及び前記第２電極を介して負電圧信号を前記発光素子に伝送するように構成される。
例示的に、図４に示すように、図１に加えて、該アレイ基板は、正電源バス１３の表示領域Ｂ１から離れた側に位置する第４正電源アクセス端子２３及び第４負電源アクセス端子２４であって、該第４正電源アクセス端子２３が第２負電源アクセス端子２０と第３正電源アクセス端子１６との間に位置しかつ正電源バス１３に電気的に接続され、該第４負電源アクセス端子２４が第２負電源アクセス端子２０と第４正電源アクセス端子２３との間に位置しかつ負電源補助線２２に電気的に接続される第４正電源アクセス端子２３及び第４負電源アクセス端子２４をさらに含み、第４正電源アクセス端子２３は、正電源バス１３、正電源線１２、及び第１電極を介して正電圧信号を発光素子に伝送するように構成され、第４負電源アクセス端子２４は、負電源補助線２２、補助電極１８、及び第２電極を介して発光素子に負電圧信号を伝送するように構成される。
例えば、図４に示すように、第４正電源アクセス端子２３と第２正電源アクセス端子１５は対称であってもよく、第４負電源アクセス端子２４と第２負電源アクセス端子２０は対称であってもよい。第４正電源アクセス端子２３及び第２正電源アクセス端子１５における正電圧信号は、正電源バス１３及び正電源線１２を介して中央領域（図４に示す配置位置の中央領域）の発光素子に伝送され、第４負電源アクセス端子２４及び第２負電源アクセス端子２０における負電圧信号は、負電源補助線２２及び補助電極１８を介して中央領域（図４に示す配置位置の中央領域）の発光素子に伝送されることができる。このようにして、正電源アクセス端子から発光素子に伝送される正電圧信号の通過経路が短く、かつ負電源アクセス端子から発光素子に伝送される負電圧信号の通過経路が短いため、発光素子に正電圧信号を伝送するための信号伝送線及び発光素子に負電圧信号を伝送するための信号伝送線がいずれも短く、インピーダンスが小さくなって、アレイ基板に表示される画面の輝度の均一性を確保するのに有利である。
当業者であれば容易に理解できるように、第１正電源アクセス端子１４、第２正電源アクセス端子１５、第３正電源アクセス端子１６、及び第４正電源アクセス端子２３は、正電圧信号をアレイ基板におけるすべてのサブ画素の発光素子に同時に伝送し、第１負電源アクセス端子１９、第２負電源アクセス端子２０、第３負電源アクセス端子２１、及び第４負電源アクセス端子２４は、負電圧信号をアレイ基板におけるすべてのサブ画素の発光素子に同時に伝送する。ただし、第２正電源アクセス端子１５及び第４正電源アクセス端子２３が中央領域の発光素子に近いため、中央領域の発光素子に第２正電源アクセス端子１５及び第４正電源アクセス端子２３からの正電圧信号が伝送されるのは通過経路が短く、インピーダンスが小さく、第２負電源アクセス端子２０及び第４負電源アクセス端子２４が中央領域の発光素子に近いため、中央領域の発光素子に第２負電源アクセス端子２０及び第４負電源アクセス端子２４からの負電圧信号が伝送されるのは通過経路が短く、インピーダンスが小さい。
選択的に、本願の実施例では、前記発光素子は有機発光ダイオードであり、前記第１電極は陽極であり、前記第２電極は陰極である。
選択的に、本願の実施例では、前記複数のサブ画素のうちの少なくとも１つは、薄膜トランジスタ及び接続電極を含み、前記薄膜トランジスタは、前記ベース基板上に位置する活性層と、前記活性層の前記ベース基板から離れた側に位置するゲートと、前記ゲートの前記ベース基板から離れた側に位置するソース及びドレインとを含む。
選択的に、前記正電源バスは、電気的に接続されている、正電源バス第１サブ層と、正電源バス第２サブ層とを含み、
前記正電源バス第１サブ層は前記ソース又は前記ドレインと同一層に位置し、前記正電源バス第２サブ層は前記接続電極と同一層に位置する。
選択的に、前記正電源バス第１サブ層と前記正電源バス第２サブ層は、正電源バスのビアを介して電気的に接続される。
選択的に、前記負電源線は、電気的に接続されている、負電源線第１サブ層と、負電源線第２サブ層とを含み、
前記負電源補助線は、電気的に接続されている、負電源補助線第１サブ層と、負電源補助線第２サブ層とを含み、
前記負電源線第１サブ層及び前記負電源補助線第１サブ層はいずれも前記ソース又は前記ドレインと同一層に位置し、前記負電源線第２サブ層及び前記負電源補助線第２サブ層はいずれも前記接続電極と同一層に位置する。
選択的に、前記負電源線第１サブ層と前記負電源線第２サブ層は、負電源線ビアを介して電気的に接続され、前記負電源補助線第１サブ層と前記負電源補助線第２サブ層は負電源補助線ビアを介して電気的に接続される。
例示的に、図５を参照して、図１～図４のいずれか１つに示すアレイ基板のａ－ａ部位、ｂ－ｂ部位、ｃ－ｃ部位、及びｅ－ｅ部位の断面図が示されている。図５に示すように、複数のサブ画素１１のうちの少なくとも１つは、薄膜トランジスタ１１０と、接続電極１１１とを含み、薄膜トランジスタ１１０は、ベース基板１０上に位置する活性層１１０１と、活性層１１０１のベース基板１０から離れた側に位置するゲート１１０２と、ゲート１１０２のベース基板１０から離れた側に位置するソース１１０３及びドレイン１１０４とを含み、ソース１１０３及びドレイン１１０４は同一層に位置してもよい。
正電源バス１３は、正電源バスのビア（図５には図示せず）を介して電気的に接続されている、正電源バス第１サブ層１３１と、正電源バス第２サブ層１３２とを含む。該正電源バス第１サブ層１３１は、ソース１１０３又はドレイン１１０４と同一層に位置し、該正電源バス第２サブ層１３２は、接続電極１１１と同一層に位置する。正電源バスのビアの数は複数であってもよく、正電源バス第１サブ層１３１及び正電源バス第２サブ層１３２は複数の正電源バスのビアを介して電気的に接続されて接続の信頼性を確保する。
負電源線１７は、負電源線ビア（図５には図示せず）を介して電気的に接続されている、負電源線第１サブ層１７１と、負電源線第２サブ層１７２とを含む。負電源補助線２２は、負電源補助線ビアを介して電気的に接続されている、負電源補助線第１サブ層２２１と、負電源補助線第２サブ層２２２とを含む。負電源線第１サブ層１７１及び負電源補助線第１サブ層２２１はいずれもソース１１０３又はドレイン１１０４と同一層に位置し、負電源線第２サブ層１７２及び負電源補助線第２サブ層２２２はいずれも接続電極１１１と同一層に位置する。負電源線ビアの数及び負電源補助線ビアの数はいずれも複数であってもよく、負電源線第１サブ層１７１及び負電源線第２サブ層１７２は、複数の負電源線ビアを介して電気的に接続されて接続の信頼性を確保し、負電源補助線第１サブ層２２１及び負電源補助線第２サブ層２２２は複数の負電源補助線ビアを介して電気的に接続されて接続の信頼性を確保する。
選択的に、本願の実施例では、前記補助電極は、前記負電源線の前記ベース基板から離れた側に位置し、負電源補助ビアを介して前記負電源補助線に電気的に接続される。
例示的に、図５に示すように、補助電極１８は負電源線１７のベース基板１０から離れた側に位置しており、補助電極１８は負電源補助ビアを介して負電源補助線２２に電気的に接続され、例えば、補助電極１８は負電源補助ビアを介して負電源補助線第２サブ層２２２に電気的に接続される。負電源補助ビアの数は複数であってもよく、補助電極１８及び負電源補助線第２サブ層２２２は複数の負電源補助ビアを介して電気的に接続されて接続の信頼性を確保する。
選択的に、本願の実施例では、前記補助電極は前記負電源線の前記ベース基板から離れた側に位置し、負電源補助ビアを介して前記負電源線に電気的に接続される。
例示的に、図５に示すように、補助電極１８は負電源線１７のベース基板１０から離れた側に位置しており、補助電極１８は負電源補助ビアを介して負電源線１７に電気的に接続される。例えば、補助電極１８は負電源補助ビアを介して負電源線第２サブ層１７２に電気的に接続される。負電源補助ビアの数は複数であってもよく、補助電極１８及び負電源線第２サブ層１７２は複数の負電源補助ビアを介して電気的に接続されて接続の信頼性を確保する。
当業者であれば容易に理解できるように、補助電極１８と負電源補助線第２サブ層２２２を接続する負電源補助ビアは、補助電極１８と負電源補助線第２サブ層２２２との間の絶縁層に位置するビアであり、補助電極１８と負電源線第２サブ層１７２を接続する負電源補助ビアは、補助電極１８と負電源線第２サブ層１７２との間の絶縁層に位置するビアであり、補助電極１８と負電源補助線第２サブ層２２２を接続する負電源補助ビアは、補助電極１８と負電源線第２サブ層１７２を接続する負電源補助ビアとは異なる。
選択的に、本願の実施例では、前記複数のサブ画素のうちの少なくとも１つは、薄膜トランジスタを含み、前記薄膜トランジスタは、前記ベース基板上に位置する活性層と、前記活性層の前記ベース基板から離れた側に位置するゲートと、前記ゲートの前記ベース基板から離れた側に位置するソース及びドレインとを含み、前記第１正電源アクセス端子、前記第２正電源アクセス端子、及び前記第３正電源アクセス端子は、いずれも前記ソース又は前記ドレインと同一層に位置し、前記第１負電源アクセス端子、前記第２負電源アクセス端子、及び前記第３負電源アクセス端子は、いずれも前記ソース又は前記ドレインと同一層に位置する。
例示的に、図６を参照して、図１に示すアレイ基板のａ－ａ部位及びｆ－ｆ部位の断面図が示されている。図６に示すように、複数のサブ画素１１のうちの少なくとも１つは、薄膜トランジスタ１１０を含み、薄膜トランジスタ１１０は、ベース基板１０上に位置する活性層１１０１と、活性層１１０１のベース基板１０から離れた側に位置するゲート１１０２と、ゲート１１０２のベース基板１０から離れた側に位置するソース１１０３及びドレイン１１０４とを含み、第１正電源アクセス端子１４、第２正電源アクセス端子１５、及び第３正電源アクセス端子１６は、いずれもソース１１０３又はドレイン１１０４と同一層に位置し、第１負電源アクセス端子１９、第２負電源アクセス端子２０、及び第３負電源アクセス端子２１は、いずれもソース１１０３又はドレイン１１０４と同一層に位置する。
選択的に、本願の実施例では、アレイ基板は、第４正電源アクセス端子、及び／又は、第４負電源アクセス端子をさらに含む。該第４正電源アクセス端子、及び／又は、第４負電源アクセス端子は、いずれも前記ソース又は前記ドレインと同一層に位置する。
例示的に、図７を参照して、図２に示すアレイ基板のａ－ａ部位及びｆ－ｆ部位の断面図が示されている。図７に示すように、第１正電源アクセス端子１４、第２正電源アクセス端子１５、第３正電源アクセス端子１６、及び第４正電源アクセス端子２３は、いずれもソース１１０３又はドレイン１１０４と同一層に位置し、第１負電源アクセス端子１９、第２負電源アクセス端子２０、及び第３負電源アクセス端子２１は、いずれもソース１１０３又はドレイン１１０４と同一層に位置する。
例示的に、図８を参照して、図３に示すアレイ基板のａ－ａ部位及びｆ－ｆ部位の断面図が示されている。図８に示すように、第１正電源アクセス端子１４、第２正電源アクセス端子１５、及び第３正電源アクセス端子１６は、いずれもソース１１０３又はドレイン１１０４と同一層に位置し、第１負電源アクセス端子１９、第２負電源アクセス端子２０、第３負電源アクセス端子２１、及び第４負電源アクセス端子２４は、いずれもソース１１０３又はドレイン１１０４と同一層に位置する。
例示的に、図９を参照して、図４に示すアレイ基板のａ－ａ部位及びｆ－ｆ部位の断面図が示されている。図９に示すように、第１正電源アクセス端子１４、第２正電源アクセス端子１５、第３正電源アクセス端子１６、及び第４正電源アクセス端子２３は、いずれもソース１１０３又はドレイン１１０４と同一層に位置し、第１負電源アクセス端子１９、第２負電源アクセス端子２０、第３負電源アクセス端子２１、及び第４負電源アクセス端子２４は、いずれもソース１１０３又はドレイン１１０４と同一層に位置する。
選択的に、本願の実施例では、前記負電源補助線は、電気的に接続されている、負電源補助線第１サブ層と、負電源補助線第２サブ層とを含み、前記第２負電源アクセス端子、前記第４負電源アクセス端子、及び前記負電源補助線第１サブ層は一体となっている構造である。
例示的に、図１０を参照して、図３又は図４に示すアレイ基板のａ－ａ部位及びｇ－ｇ部位の断面図が示されている。図１０に示すように、負電源補助線２２は、負電源補助線ビア（図１０には図示せず）を介して電気的に接続されている、負電源補助線第１サブ層２２１と、負電源補助線第２サブ層２２２とを含み、第２負電源アクセス端子２０、第４負電源アクセス端子２４、及び負電源補助線第１サブ層２２１は一体となっている構造である。
なお、図１０には、アレイ基板が第２負電源アクセス端子２０と第４負電源アクセス端子２４とをともに含む場合を例として説明するが、アレイ基板が第２負電源アクセス端子２０又は第４負電源アクセス端子２４のいずれか一方のみを含む場合、第２負電源アクセス端子２０又は第４負電源アクセス端子２４、及び負電源補助線第１サブ層２２１は一体となっている構造である。例えば、アレイ基板が第２負電源アクセス端子２０を含むが、第４負電源アクセス端子２４を含まない場合、第２負電源アクセス端子２０及び負電源補助線第１サブ層２２１は一体となっている構造であり、アレイ基板が第４負電源アクセス端子２４を含むが、第２負電源アクセス端子２０を含まない場合、第４負電源アクセス端子２４及び負電源補助線第１サブ層２２１は一体となっている構造である。
選択的に、本願の実施例では、前記アレイ基板は、前記第１正電源アクセス端子、前記第２正電源アクセス端子、前記第３正電源アクセス端子、前記第４正電源アクセス端子、前記第１負電源アクセス端子、前記第２負電源アクセス端子、前記第３負電源アクセス端子、及び前記第４負電源アクセス端子の前記表示領域から離れた側に位置する回路基板であって、前記第１正電源アクセス端子、前記第２正電源アクセス端子、前記第３正電源アクセス端子、前記第４正電源アクセス端子、前記第１負電源アクセス端子、前記第２負電源アクセス端子、前記第３負電源アクセス端子、及び前記第４負電源アクセス端子がそれぞれ電気的に接続される回路基板をさらに含む。
例示的に、図１に示すように、該アレイ基板は、第１正電源アクセス端子１４、第２正電源アクセス端子１５、第３正電源アクセス端子１６、第１負電源アクセス端子１９、第２負電源アクセス端子２０、及び第３負電源アクセス端子２１の表示領域Ｂ１から離れた側に位置する回路基板であって、第１正電源アクセス端子１４、第２正電源アクセス端子１５、第３正電源アクセス端子１６、第１負電源アクセス端子１９、第２負電源アクセス端子２０、及び第３負電源アクセス端子２１がそれぞれ電気的に接続される回路基板２５をさらに含む。
例示的に、図２に示すように、該アレイ基板は、第１正電源アクセス端子１４、第２正電源アクセス端子１５、第３正電源アクセス端子１６、第４正電源アクセス端子２３、第１負電源アクセス端子１９、第２負電源アクセス端子２０、及び第３負電源アクセス端子２１の表示領域Ｂ１から離れた側に位置する回路基板であって、第１正電源アクセス端子１４、第２正電源アクセス端子１５、第３正電源アクセス端子１６、第４正電源アクセス端子２３、第１負電源アクセス端子１９、第２負電源アクセス端子２０、及び第３負電源アクセス端子２１がそれぞれ電気的に接続される回路基板２５をさらに含む。
例示的に、図３に示すように、該アレイ基板は、第１正電源アクセス端子１４、第２正電源アクセス端子１５、第３正電源アクセス端子１６、第１負電源アクセス端子１９、第２負電源アクセス端子２０、第３負電源アクセス端子２１、及び第４負電源アクセス端子２４の表示領域Ｂ１から離れた側に位置する回路基板であって、第１正電源アクセス端子１４、第２正電源アクセス端子１５、第３正電源アクセス端子１６、第１負電源アクセス端子１９、第２負電源アクセス端子２０、第３負電源アクセス端子２１、及び第４負電源アクセス端子２４がそれぞれ電気的に接続される回路基板２５をさらに含む。
例示的に、図４に示すように、該アレイ基板は、第１正電源アクセス端子１４、第２正電源アクセス端子１５、第３正電源アクセス端子１６、第４正電源アクセス端子２３、第１負電源アクセス端子１９、第２負電源アクセス端子２０、第３負電源アクセス端子２１、及び第４負電源アクセス端子２４の表示領域Ｂ１から離れた側に位置する回路基板であって、第１正電源アクセス端子１４、第２正電源アクセス端子１５、第３正電源アクセス端子１６、第４正電源アクセス端子２３、第１負電源アクセス端子１９、第２負電源アクセス端子２０、第３負電源アクセス端子２１、及び第４負電源アクセス端子２４がそれぞれ電気的に接続される回路基板２５をさらに含む。
なお、本願の実施例に記載の回路基板２５は、フレキシブル回路基板（英語：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ、略称ＦＰＣ）であってもよい。
例示的に、図５～図１０に示すように、複数のサブ画素１１のうちの少なくとも１つは、薄膜トランジスタ１１０と、接続電極１１１と、発光素子１１２と、蓄積容量１１３とを含む。薄膜トランジスタ１１０は、ベース基板１０上に位置する活性層１１０１と、活性層１１０１のベース基板１０から離れた側に位置する第１絶縁層１１０５と、第１絶縁層１１０５のベース基板１０から離れた側に位置するゲート１１０２と、ゲート１１０２のベース基板１０から離れた側に位置する第２絶縁層１１０６と、第２絶縁層１１０６のベース基板１０から離れた側に位置する第３絶縁層１１０７と、第３絶縁層１１０７のベース基板１０から離れた側に位置するソース１１０３及びドレイン１１０４とを含む。接続電極１１１は、薄膜トランジスタ１１０のベース基板１０から離れた側に位置し、接続電極１１１はドレイン１１０４に電気的に接続され、発光素子１１２は接続電極１１１のベース基板から離れた側に位置し、該発光素子１１２は、ベース基板１０から離れる方向において順に積層される、第１電極１１２１と、発光層１１２２と、第２電極１１２３とを含み、第１電極１１２１が接続電極１１１に電気的に接続される。蓄積容量１１３は、第１極板１１３１と、第２極板１１３２とを含み、第１極板１１３１がゲート１１０１と同一層に位置し、第２極板１１３２が第２絶縁層１１０６と第３絶縁層１１０７との間に位置する。
例示的に、図５～図１０に示すように、複数のサブ画素１１のうちの少なくとも１つは、活性層１１０１とベース基板１０との間に位置するバッファ層１１４と、ベース基板１０から離れる方向においてソース１１０３と接続電極１１１との間に位置するパッシベーション層１１５及び第１平坦層１１６と、接続電極１１１と第１電極１１２１との間に位置する第２平坦層１１７とをさらに含む。パッシベーション層１１５及び第１平坦層１１６にはビアを有し、接続電極１１１は、パッシベーション層１１５及び第１平坦層１１６のビアを介してドレイン１１０４に電気的に接続され、第２平坦層１１７にはビアを有し、第１電極１１２１は第２平坦層１１７のビアを介して接続電極１１１に電気的に接続される。
選択的に、図５～図１０に示すように、該アレイ基板は、画素定義層２６と、パッケージ構造２７とをさらに含む。該画素定義層２６は、第２平坦層１１７のベース基板１０から離れた側に位置し、バリア壁構造で定義される開口領域を含み、発光素子１１２が画素定義層２６の開口領域に位置する。該パッケージ構造２７は、発光素子１１２のベース基板から離れた側に位置し、発光素子１１２をパッケージすることに用いられる。
なお、図５～図１０のｂ－ｂ部位、ｃ－ｃ部位、ｅ－ｅ部位、ｆ－ｆ部位、及びｇ－ｇ部位において、第１絶縁層１１０５、第２絶縁層１１０６、第３絶縁層１１０７、バッファ層１１４、平坦層１１５、パッシベーション層１１５、第１平坦層１１６、及び第２平坦層１１７は、ａ－ａ部位の第１絶縁層１１０５、第２絶縁層１１０６、第３絶縁層１１０７、バッファ層１１４、平坦層１１５、パッシベーション層１１５、第１平坦層１１６、及び第２平坦層１１７のそれぞれの周辺領域Ｂ２まで延伸した部分であってもよい。当業者であれば容易に理解できるように、図５～図１０のｂ－ｂ部位、ｃ－ｃ部位、ｅ－ｅ部位、ｆ－ｆ部位、及びｇ－ｇ部位において、正電源バス１３、第１正電源アクセス端子１４、第２正電源アクセス端子１５、第３正電源アクセス端子１６、負電源線１７、補助電極１８、第１負電源アクセス端子１９、第２負電源アクセス端子２０、第３負電源アクセス端子２１、負電源補助線２２、第４正電源アクセス端子２３、及び第４負電源アクセス端子２４のみが示されているが、アレイ基板の周辺領域は、図５～図１０に示されない他の回路構造を含んでもよい。
なお、該アレイ基板では、本願で説明した構造に加えて、他の構造を含んでもよい。例えば、該アレイ基板は、同じ延伸方向の複数のゲートラインをさらに含んでもよく、同じ延伸方向の複数のデータライン、複数のゲートライン、及び複数のデータラインが交差して複数の画素領域を定義し、複数のサブ画素は複数の画素領域に一対一で位置する。さらに、例えば、該アレイ基板は、チップオンフィルム（英語：Ｃｈｉｐ Ｏｎ Ｆｉｌｍ、略称ＣＯＦ）及び集積回路（英語：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、略称ＩＣ）等をさらに含んでもよく、本願の実施例はここで説明を省略する。
以上のように、本願の実施例によるアレイ基板は、第１正電源アクセス端子と、第２正電源アクセス端子と、第３正電源アクセス端子と、第１負電源アクセス端子と、第２負電源アクセス端子と、第３負電源アクセス端子とを含み、第２正電源アクセス端子及び第２負電源アクセス端子は、いずれも第１正電源アクセス端子と第３正電源アクセス端子との間に位置し、各正電源アクセス端子は、正電源バス及び正電源線を介してそれに近いサブ画素の発光素子に正電圧信号を伝送することができ、各負電源アクセス端子は、負電源線、負電源補助線、及び補助電極を介してそれに近いサブ画素の発光素子に負電圧信号を伝送することができ、それにより、発光素子に正電圧信号を伝送するための信号伝送線の長さ及び発光素子に負電圧信号を伝送するための信号伝送線がいずれも短く、インピーダンスが小さいため、アレイ基板に表示される画面の輝度の均一性を確保するのに有利である。
同じ発明構想に基づき、本願の実施例は、表示装置をさらに提供し、該表示装置は、上記いずれか一つのアレイ基板を含む。本願の実施例における表示装置は、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータ等の表示機能を有する任意の製品又は部材であってもよい。
本願の実施例では、用語「同一層」とは、同一のステップで同時に形成される層の間の関係を指す。例えば、負電源補助線第２サブ層２２２及び接続電極１１１は同一層の材料において同じパターニングプロセスの１つ又は複数のステップを実行することによって形成されるとき、それらは同一層に位置し、別の例では、負電源補助線第２サブ層２２２及び接続電極１１１は、負電源補助線第２サブ層２２２を形成するステップと、接続電極１１１を形成するステップとを同時に行うことにより、同一層に形成される。「同一層」とは、いつでも横断面図にはその層の厚さ又は高さが同じであることを意味するとは限らない。
本願の実施例では、用語「第１」、「第２」、「第３」、「第４」及び類似した単語は、いかなる順次、数量又は重要性を示すものではなく、単に異なる構成要件を区別するために用いられるものである。２つの導体が「電気的に接続」されるとは、この２つの導体が直接又は間接的に電気的に接続されかつ電気信号を伝送できることである。用語「少なくとも１つ」は１つ又は複数を指し、「複数」は２つ又は２つ以上を指す。
本願の実施例では、用語「及び／又は」は、関連する事物の関連関係を説明するために過ぎず、３つの関係が存在し得ることを表す。例えば、Ａ及び／又はＢは、Ａのみが存在する場合、Ａ及びＢの両方が存在する場合、Ｂのみが存在する場合を表すことができる。また、本明細書中における文字「／」は、一般的には、その前後の関連する事物の間の「又は」である関係を示す。
なお、図面では、明確化のために、一部又はすべての層のサイズ、又は一部又はすべての領域のサイズが拡大されていることがある。かつ、要素又は層が、別の要素又は層「上」にあると記載された場合、他の要素の上に直接存在してもよく、又は介在する層が存在してもよいことが理解される。また、要素又は層が、別の要素又は層「下」にあると記載された場合、他の要素の下に直接存在してもよく、又は１つ以上の介在する層又は要素が存在してもよいことが理解される。さらに、層又は要素が、２層又は２つの要素の「間」に存在すると記載された場合、２層又は２つの素子の間の唯一な層であってもよく、又は１つ以上の中間層又は要素が存在してもよいことが理解される。全文を通じ、同じ符号は類似の要素を示している。
以上は、本願の例示的な実施例に過ぎず、本願を制限するものではない。本願の思想と原則の範囲内で行われた変更、等価置換、改良等は、いずれも本願の保護範囲内に含まれるべきである。

Claims (17)

  1. アレイ基板であって、
    第１境界、第２境界、第３境界及び第４境界を含む表示領域と、前記表示領域を取り囲む周辺領域とを含むベース基板と、
    前記表示領域に位置する複数のサブ画素であって、前記複数のサブ画素のうちの少なくとも１つが発光素子を含み、前記発光素子が順に積層される第１電極、発光層、及び第２電極を含む複数のサブ画素と、
    前記表示領域に位置し、前記第１電極に電気的に接続される複数の正電源線と、
    前記周辺領域に位置しかつ前記第１境界に沿って分布しており、前記複数の正電源線に電気的に接続される正電源バスと、
    前記正電源バスの前記表示領域から離れた側に位置する第１正電源アクセス端子、第２正電源アクセス端子、及び第３正電源アクセス端子であって、前記第２正電源アクセス端子が前記第１正電源アクセス端子と前記第３正電源アクセス端子との間に位置し、前記第１正電源アクセス端子、前記第２正電源アクセス端子、及び前記第３正電源アクセス端子がそれぞれ前記正電源バスに電気的に接続される第１正電源アクセス端子、第２正電源アクセス端子、及び第３正電源アクセス端子と、
    前記周辺領域に位置しかつ前記第２境界、前記第３境界、及び前記第４境界を取り囲む負電源線と、
    前記周辺領域に位置しかつ前記第１境界、前記第２境界、前記第３境界、及び前記第４境界を取り囲み、前記負電源線及び前記第２電極にそれぞれ電気的に接続される補助電極と、
    前記正電源バスの前記表示領域から離れた側に位置する第１負電源アクセス端子、第２負電源アクセス端子、及び第３負電源アクセス端子であって、前記第１負電源アクセス端子が前記第１正電源アクセス端子の前記第２正電源アクセス端子から離れた側に位置し、前記第２負電源アクセス端子が前記第１正電源アクセス端子と前記第３正電源アクセス端子との間に位置し、前記第３負電源アクセス端子が前記第３正電源アクセス端子の前記第２正電源アクセス端子から離れた側に位置し、前記第１負電源アクセス端子及び前記第３負電源アクセス端子がそれぞれ前記負電源線に電気的に接続される第１負電源アクセス端子、第２負電源アクセス端子、及び第３負電源アクセス端子と、
    前記周辺領域に位置し、前記第１正電源アクセス端子と前記第３正電源アクセス端子との間に位置しかつ前記正電源バスと前記第２負電源アクセス端子との間に位置し、前記第２負電源アクセス端子及び前記補助電極にそれぞれ電気的に接続される負電源補助線とを含む、アレイ基板。
  2. 前記第１正電源アクセス端子、前記第２正電源アクセス端子、及び前記第３正電源アクセス端子は、前記正電源バス、前記正電源線、及び前記第１電極を介して前記発光素子に正電圧信号を伝送するように構成され、
    前記第１負電源アクセス端子、前記第２負電源アクセス端子、及び前記第３負電源アクセス端子は、前記負電源線、前記負電源補助線、前記補助電極、及び前記第２電極を介して負電圧信号を前記発光素子に伝送するように構成される、請求項１に記載のアレイ基板。
  3. 前記正電源バスの前記表示領域から離れた側に位置しかつ前記第１正電源アクセス端子と前記第３正電源アクセス端子との間に位置し、前記正電源バスに電気的に接続される第４正電源アクセス端子をさらに含み、
    前記第４正電源アクセス端子は、前記正電源バス、前記正電源線、及び前記第１電極を介して前記発光素子に正電圧信号を伝送するように構成される、請求項１に記載のアレイ基板。
  4. 前記正電源バスの前記表示領域から離れた側に位置しかつ前記第１正電源アクセス端子と前記第３正電源アクセス端子との間に位置し、前記負電源補助線に電気的に接続される第４負電源アクセス端子をさらに含み、
    前記第４負電源アクセス端子は、前記負電源補助線、前記補助電極、及び前記第２電極を介して負電圧信号を前記発光素子に伝送するように構成される、請求項１に記載のアレイ基板。
  5. 前記第２負電源アクセス端子は、前記第２正電源アクセス端子と前記第３正電源アクセス端子との間に位置し、前記アレイ基板は、
    前記正電源バスの前記表示領域から離れた側に位置する第４正電源アクセス端子及び第４負電源アクセス端子であって、前記第４正電源アクセス端子が前記第２負電源アクセス端子と前記第３正電源アクセス端子との間に位置しかつ前記正電源バスに電気的に接続され、前記第４負電源アクセス端子が前記第２負電源アクセス端子と前記第４正電源アクセス端子との間に位置しかつ前記負電源補助線に電気的に接続される第４正電源アクセス端子及び第４負電源アクセス端子をさらに含み、
    前記第４正電源アクセス端子は、前記正電源バス、前記正電源線、及び前記第１電極を介して前記発光素子に正電圧信号を伝送するように構成され、前記第４負電源アクセス端子は、前記負電源補助線、前記補助電極、及び前記第２電極を介して負電圧信号を前記発光素子に伝送するように構成される、請求項１に記載のアレイ基板。
  6. 前記複数のサブ画素のうちの少なくとも１つは、薄膜トランジスタ及び接続電極を含み、
    前記薄膜トランジスタは、前記ベース基板上に位置する活性層と、前記活性層の前記ベース基板から離れた側に位置するゲートと、前記ゲートの前記ベース基板から離れた側に位置するソース及びドレインとを含む、請求項１～５のいずれか一項に記載のアレイ基板。
  7. 前記正電源バスは、電気的に接続されている、正電源バス第１サブ層と、正電源バス第２サブ層とを含み、
    前記正電源バス第１サブ層は前記ソース又は前記ドレインと同一層に位置し、前記正電源バス第２サブ層は前記接続電極と同一層に位置する、請求項６に記載のアレイ基板。
  8. 前記正電源バス第１サブ層と前記正電源バス第２サブ層は、正電源バスのビアを介して電気的に接続される、請求項７に記載のアレイ基板。
  9. 前記負電源線は、電気的に接続されている、負電源線第１サブ層と、負電源線第２サブ層とを含み、
    前記負電源補助線は、電気的に接続されている、負電源補助線第１サブ層と、負電源補助線第２サブ層とを含み、
    前記負電源線第１サブ層及び前記負電源補助線第１サブ層はいずれも前記ソース又は前記ドレインと同一層に位置し、前記負電源線第２サブ層及び前記負電源補助線第２サブ層はいずれも前記接続電極と同一層に位置する、請求項６に記載のアレイ基板。
  10. 前記負電源線第１サブ層と前記負電源線第２サブ層は、負電源線ビアを介して電気的に接続され、前記負電源補助線第１サブ層と前記負電源補助線第２サブ層は負電源補助線ビアを介して電気的に接続される、請求項９に記載のアレイ基板。
  11. 前記複数のサブ画素のうちの少なくとも１つは、薄膜トランジスタを含み、
    前記薄膜トランジスタは、前記ベース基板上に位置する活性層と、前記活性層の前記ベース基板から離れた側に位置するゲートと、前記ゲートの前記ベース基板から離れた側に位置するソース及びドレインとを含み、
    前記第１正電源アクセス端子、前記第２正電源アクセス端子、前記第３正電源アクセス端子、及び前記第４正電源アクセス端子は、いずれも前記ソース又は前記ドレインと同一層に位置する、請求項３又は５に記載のアレイ基板。
  12. 前記複数のサブ画素のうちの少なくとも１つは、薄膜トランジスタを含み、
    前記薄膜トランジスタは、前記ベース基板上に位置する活性層と、前記活性層の前記ベース基板から離れた側に位置するゲートと、前記ゲートの前記ベース基板から離れた側に位置するソース及びドレインとを含み、
    前記第１負電源アクセス端子、前記第２負電源アクセス端子、前記第３負電源アクセス端子、及び前記第４負電源アクセス端子は、いずれも前記ソース又は前記ドレインと同一層に位置する、請求項４又は５に記載のアレイ基板。
  13. 前記負電源補助線は、電気的に接続されている、負電源補助線第１サブ層と、負電源補助線第２サブ層とを含み、
    前記第２負電源アクセス端子、前記第４負電源アクセス端子、及び前記負電源補助線第１サブ層は一体となっている構造である、請求項４又は５に記載のアレイ基板。
  14. 前記第１正電源アクセス端子、前記第２正電源アクセス端子、前記第３正電源アクセス端子、前記第４正電源アクセス端子、前記第１負電源アクセス端子、前記第２負電源アクセス端子、前記第３負電源アクセス端子、及び前記第４負電源アクセス端子の、前記表示領域から離れた側に位置する回路基板であって、前記第１正電源アクセス端子、前記第２正電源アクセス端子、前記第３正電源アクセス端子、前記第４正電源アクセス端子、前記第１負電源アクセス端子、前記第２負電源アクセス端子、前記第３負電源アクセス端子、及び前記第４負電源アクセス端子がそれぞれ電気的に接続される回路基板をさらに含む、請求項５に記載のアレイ基板。
  15. 前記補助電極は、前記負電源線の前記ベース基板から離れた側に位置し、負電源補助線ビアを介して前記負電源補助線に電気的に接続される、請求項１～１４のいずれか１項に記載のアレイ基板。
  16. 前記発光素子は有機発光ダイオードであり、前記第１電極は陽極であり、前記第２電極は陰極である、請求項１～１５のいずれか１項に記載のアレイ基板。
  17. 請求項１～１６のいずれか１項に記載のアレイ基板を含む、表示装置。
JP2021538351A 2019-11-15 2019-11-15 アレイ基板及び表示装置 Active JP7410152B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022186013A JP7420900B2 (ja) 2019-11-15 2022-11-21 アレイ基板及び表示装置
JP2023191045A JP2024020328A (ja) 2019-11-15 2023-11-08 アレイ基板及び表示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/118675 WO2021092875A1 (zh) 2019-11-15 2019-11-15 阵列基板及显示装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2022186013A Division JP7420900B2 (ja) 2019-11-15 2022-11-21 アレイ基板及び表示装置
JP2023191045A Division JP2024020328A (ja) 2019-11-15 2023-11-08 アレイ基板及び表示装置

Publications (2)

Publication Number Publication Date
JP2023510434A true JP2023510434A (ja) 2023-03-14
JP7410152B2 JP7410152B2 (ja) 2024-01-09

Family

ID=75911658

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2021538351A Active JP7410152B2 (ja) 2019-11-15 2019-11-15 アレイ基板及び表示装置
JP2022186013A Active JP7420900B2 (ja) 2019-11-15 2022-11-21 アレイ基板及び表示装置
JP2023191045A Pending JP2024020328A (ja) 2019-11-15 2023-11-08 アレイ基板及び表示装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2022186013A Active JP7420900B2 (ja) 2019-11-15 2022-11-21 アレイ基板及び表示装置
JP2023191045A Pending JP2024020328A (ja) 2019-11-15 2023-11-08 アレイ基板及び表示装置

Country Status (10)

Country Link
US (3) US11864435B2 (ja)
EP (3) EP4344387A1 (ja)
JP (3) JP7410152B2 (ja)
KR (1) KR20220100786A (ja)
CN (3) CN114335114B (ja)
AU (2) AU2019474452B2 (ja)
BR (1) BR112021012098A2 (ja)
MX (1) MX2021010204A (ja)
RU (1) RU2763690C1 (ja)
WO (1) WO2021092875A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112201680B (zh) * 2020-09-30 2023-05-19 武汉天马微电子有限公司 一种显示面板及显示装置
CN116324601A (zh) * 2021-07-30 2023-06-23 京东方科技集团股份有限公司 发光基板、背光源、显示装置
WO2023230888A1 (zh) * 2022-05-31 2023-12-07 京东方科技集团股份有限公司 发光基板及其制备方法、发光装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007164161A (ja) * 2005-11-16 2007-06-28 Canon Inc 表示装置及びカメラ
JP2008218395A (ja) * 2007-02-08 2008-09-18 Seiko Epson Corp 発光装置
US20140239823A1 (en) * 2013-02-26 2014-08-28 Samsung Display Co., Ltd. Organic light emitting display device
US20170033312A1 (en) * 2015-07-29 2017-02-02 Samsung Display Co., Ltd. Organic light-emitting diode display
US20170162126A1 (en) * 2015-12-03 2017-06-08 Samsung Display Co., Ltd. Display device
US20190279575A1 (en) * 2018-03-09 2019-09-12 Samsung Display Co., Ltd. Display apparatus
US20190288234A1 (en) * 2018-03-16 2019-09-19 Samsung Display Co., Ltd. Display device including a barrier layer

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0000290D0 (en) * 2000-01-07 2000-03-01 Koninkl Philips Electronics Nv Active matrix electroluminescent display device
EP3611716B1 (en) * 2001-09-07 2021-07-14 Joled Inc. El display panel, method of driving the same, and el display device
KR100589376B1 (ko) * 2003-11-27 2006-06-14 삼성에스디아이 주식회사 역다중화기를 이용한 발광 표시 장치
US7027044B2 (en) * 2004-02-20 2006-04-11 Au Optronics Corporation Power line arrangement for electroluminescence display devices
KR100600332B1 (ko) 2004-08-25 2006-07-14 삼성에스디아이 주식회사 발광 표시장치
KR100683791B1 (ko) 2005-07-30 2007-02-20 삼성에스디아이 주식회사 박막 트랜지스터 기판 및 이를 구비한 평판 디스플레이장치
US7692377B2 (en) 2005-11-16 2010-04-06 Canon Kabushiki Kaisha Light emitting display device provided with external connection terminal located at peripheral portions of a display area
JP5245213B2 (ja) 2006-05-12 2013-07-24 セイコーエプソン株式会社 発光装置及び電子機器
KR100722118B1 (ko) 2006-09-04 2007-05-25 삼성에스디아이 주식회사 유기전계발광 표시 장치
US7679284B2 (en) 2007-02-08 2010-03-16 Seiko Epson Corporation Light emitting device and electronic apparatus
JP2009175476A (ja) 2008-01-25 2009-08-06 Sony Corp 表示装置
RU2452989C1 (ru) * 2008-02-27 2012-06-10 Шарп Кабусики Кайся Подложка активной матрицы, жидкокристаллическая панель, жидкокристаллическое дисплейное устройство, модуль жидкокристаллического дисплея и телевизионный приемник
EP2352062A4 (en) * 2008-11-05 2012-05-09 Sharp Kk ACTIVE MATRIX SUBSTRATE, LIQUID CRYSTAL PANEL, LIQUID CRYSTAL DISPLAY UNIT, LIQUID CRYSTAL DISPLAY DEVICE AND TV RECEIVER
CN104914637B (zh) * 2009-05-21 2018-04-27 夏普株式会社 液晶面板
KR20120029895A (ko) * 2010-09-17 2012-03-27 삼성모바일디스플레이주식회사 박막 증착 장치 및 이를 이용한 유기 발광 디스플레이 장치의 제조 방법
JP2011158910A (ja) * 2011-03-02 2011-08-18 Semiconductor Energy Lab Co Ltd 表示装置の作製方法
KR101560430B1 (ko) * 2011-08-12 2015-10-14 엘지디스플레이 주식회사 표시장치
CN104285177B (zh) * 2012-05-16 2017-10-27 夏普株式会社 液晶显示器
KR20140042183A (ko) 2012-09-28 2014-04-07 삼성디스플레이 주식회사 표시장치
JP6228735B2 (ja) 2013-02-21 2017-11-08 株式会社ジャパンディスプレイ 表示装置
KR101661015B1 (ko) * 2013-11-28 2016-09-28 엘지디스플레이 주식회사 대면적 유기발광 다이오드 표시장치
KR102099901B1 (ko) 2013-12-19 2020-04-14 삼성디스플레이 주식회사 유기전계발광 표시장치
CN103761950B (zh) * 2013-12-31 2016-02-24 深圳市华星光电技术有限公司 用于补偿液晶显示器的数据线阻抗的方法
JP2015141816A (ja) 2014-01-29 2015-08-03 セイコーエプソン株式会社 有機エレクトロルミネッセンス装置、有機エレクトロルミネッセンス装置の製造方法、電子機器
JP6745732B2 (ja) * 2017-01-30 2020-08-26 三菱電機株式会社 液晶表示パネルおよび液晶表示装置
KR102360094B1 (ko) * 2017-09-15 2022-02-09 삼성디스플레이 주식회사 표시 장치
CN107978622B (zh) * 2017-11-22 2020-08-11 上海天马有机发光显示技术有限公司 一种阵列基板、显示面板和显示装置
CN110416254B (zh) * 2018-04-27 2022-03-01 上海和辉光电股份有限公司 阵列基板及显示面板
US10797085B2 (en) * 2018-05-14 2020-10-06 Kunshan Go-Visionox Opto-Electronics Co., Ltd. Display panels and display devices
CN109713012B (zh) * 2018-12-27 2020-11-20 厦门天马微电子有限公司 一种显示面板和显示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007164161A (ja) * 2005-11-16 2007-06-28 Canon Inc 表示装置及びカメラ
JP2008218395A (ja) * 2007-02-08 2008-09-18 Seiko Epson Corp 発光装置
US20140239823A1 (en) * 2013-02-26 2014-08-28 Samsung Display Co., Ltd. Organic light emitting display device
US20170033312A1 (en) * 2015-07-29 2017-02-02 Samsung Display Co., Ltd. Organic light-emitting diode display
US20170162126A1 (en) * 2015-12-03 2017-06-08 Samsung Display Co., Ltd. Display device
US20190279575A1 (en) * 2018-03-09 2019-09-12 Samsung Display Co., Ltd. Display apparatus
US20190288234A1 (en) * 2018-03-16 2019-09-19 Samsung Display Co., Ltd. Display device including a barrier layer

Also Published As

Publication number Publication date
US11963409B2 (en) 2024-04-16
BR112021012098A2 (pt) 2022-05-31
JP7410152B2 (ja) 2024-01-09
AU2023200414B2 (en) 2024-05-30
CN117135970A (zh) 2023-11-28
AU2019474452A1 (en) 2021-07-15
EP4030482A4 (en) 2022-09-28
KR20220100786A (ko) 2022-07-18
CN114335114A (zh) 2022-04-12
EP4030482A1 (en) 2022-07-20
EP4047662A1 (en) 2022-08-24
JP2023037627A (ja) 2023-03-15
AU2023200414A1 (en) 2023-02-23
CN114335114B (zh) 2023-08-22
CN113316851A (zh) 2021-08-27
JP7420900B2 (ja) 2024-01-23
RU2763690C1 (ru) 2021-12-30
JP2024020328A (ja) 2024-02-14
US20210367025A1 (en) 2021-11-25
US11864435B2 (en) 2024-01-02
EP4344387A1 (en) 2024-03-27
MX2021010204A (es) 2021-09-21
AU2019474452B2 (en) 2022-11-24
WO2021092875A1 (zh) 2021-05-20
WO2021092875A9 (zh) 2021-07-15
US20240008329A1 (en) 2024-01-04
US20220149142A1 (en) 2022-05-12

Similar Documents

Publication Publication Date Title
US10700147B2 (en) Array substrate, organic light emitting display panel and organic light emitting display device
US20210193777A1 (en) Display substrate and display device
CN113920943B (zh) 显示装置及其制作方法
JP7420900B2 (ja) アレイ基板及び表示装置
KR20170079993A (ko) 유기 발광 표시 패널 및 유기 발광 표시 장치
CN113870713B (zh) 显示面板及显示装置
WO2023071560A1 (zh) 显示模组和显示设备
CN110047895B (zh) 有机发光显示面板和显示装置
WO2022213585A1 (zh) 辅助像素电路、显示面板和显示装置
WO2024046047A1 (zh) 显示基板和显示装置
CN111081721B (zh) 显示面板及显示装置
CN112382646B (zh) Oled显示面板及触控显示屏幕
KR20230160961A (ko) 어레이 기판 및 디스플레이 디바이스
CN210607258U (zh) 一种阵列基板和显示面板
WO2024060127A1 (zh) 显示基板和显示装置
WO2024000225A1 (zh) 显示基板和显示装置
WO2022116010A9 (zh) 显示面板及显示装置
CN116056511A (zh) 显示面板、显示模组及显示装置
CN118201396A (zh) 显示面板及其制作方法、显示装置
CN116963529A (zh) 显示面板及制作方法、显示装置
CN113594212A (zh) 显示面板及其制备方法、显示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221110

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230808

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231121

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231221

R150 Certificate of patent or registration of utility model

Ref document number: 7410152

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150