JP2023160845A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2023160845A
JP2023160845A JP2023133851A JP2023133851A JP2023160845A JP 2023160845 A JP2023160845 A JP 2023160845A JP 2023133851 A JP2023133851 A JP 2023133851A JP 2023133851 A JP2023133851 A JP 2023133851A JP 2023160845 A JP2023160845 A JP 2023160845A
Authority
JP
Japan
Prior art keywords
film
insulating film
conductive film
oxide semiconductor
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2023133851A
Other languages
English (en)
Other versions
JP7497503B2 (ja
Inventor
舜平 山崎
Shunpei Yamazaki
雅博 片山
Masahiro Katayama
千恵子 三澤
Chieko Misawa
由佳 横山
Yuka YOKOYAMA
寛暢 高橋
Hironobu Takahashi
健一 岡崎
Kenichi Okazaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2023160845A publication Critical patent/JP2023160845A/ja
Priority to JP2024086798A priority Critical patent/JP2024119867A/ja
Application granted granted Critical
Publication of JP7497503B2 publication Critical patent/JP7497503B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Liquid Crystal (AREA)
  • Physical Vapour Deposition (AREA)
  • Electroluminescent Light Sources (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)

Abstract

【課題】バックプレーンが酸化物半導体膜で作製された高い信頼性を有する半導体装置の提供。【解決手段】第１の導電膜と、上記第１の導電膜上の第１の絶縁膜と、上記第１の絶縁膜上において上記第１の導電膜と重なる酸化物半導体膜と、上記酸化物半導体膜上の第２の絶縁膜と、上記第２の絶縁膜が有する開口部において上記酸化物半導体膜に電気的に接続される一対の第２の導電膜と、を有し、上記第２の絶縁膜は、上記酸化物半導体膜のうち、一対の上記第２の導電膜間においてキャリアが流れる領域と、上記酸化物半導体膜の端部とに重なる半導体装置。【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に
、本発明の一態様は、半導体装置、表示装置、発光装置、記憶装置、それらの駆動方法、
または、それらの製造方法に関する。特に、本発明の一態様は、半導体装置、表示装置、
発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する
。
酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化
物は様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化インジウ
ムは、液晶表示装置や発光装置などで透光性を有する画素電極に用いられている。半導体
特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、
酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域に用い
るトランジスタが、既に知られている（特許文献１及び特許文献２）。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報
酸化物半導体膜にチャネル形成領域を有するトランジスタをバックプレーンに使った半導
体装置の量産化に向けての大きな課題として、信頼性の向上がある。本発明の一態様は、
バックプレーンが酸化物半導体膜で作製された高い信頼性を有する半導体装置の提供を、
課題の１つとする。
なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、こ
れらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、
必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細
書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求
項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様にかかる半導体装置は、第１の導電膜と、上記第１の導電膜上の第１の絶
縁膜と、上記第１の絶縁膜上において上記第１の導電膜と重なる酸化物半導体膜と、上記
酸化物半導体膜上の第２の絶縁膜と、上記第２の絶縁膜が有する開口部において上記酸化
物半導体膜に電気的に接続される一対の第２の導電膜と、を有し、上記第２の絶縁膜は、
上記酸化物半導体膜のうち、一対の上記第２の導電膜間においてキャリアが流れる領域と
、上記酸化物半導体膜の端部とに重なる。
或いは、本発明の一態様にかかる半導体装置は、第１の導電膜と、上記第１の導電膜上の
第１の絶縁膜と、上記第１の絶縁膜上において上記第１の導電膜と重なる酸化物半導体膜
と、上記酸化物半導体膜上の第２の絶縁膜と、上記第２の絶縁膜が有する開口部において
上記酸化物半導体膜に電気的に接続される一対の第２の導電膜と、上記第２の絶縁膜及び
一対の上記第２の導電膜上の、酸化物を含む第３の絶縁膜と、上記第３の絶縁膜上の窒化
物を含む第４の絶縁膜と、を有し、上記第２の絶縁膜は、上記酸化物半導体膜のうち、一
対の上記第２の導電膜間においてキャリアが流れる領域と、上記酸化物半導体膜の端部と
に重なる。
或いは、本発明の一態様にかかる半導体装置は、第１の導電膜と、上記第１の導電膜上の
第１の絶縁膜と、上記第１の絶縁膜上において上記第１の導電膜と重なる酸化物半導体膜
と、上記酸化物半導体膜上の第２の絶縁膜と、上記第２の絶縁膜が有する第１の開口部に
おいて上記酸化物半導体膜に電気的に接続される一対の第２の導電膜と、上記第２の絶縁
膜及び一対の上記第２の導電膜上の、酸化物を含む第３の絶縁膜と、上記第３の絶縁膜上
の窒化物を含む第４の絶縁膜と、上記第４の絶縁膜上において上記酸化物半導体膜と重な
る第３の導電膜と、を有し、上記第２の絶縁膜は、上記酸化物半導体膜のうち、一対の上
記第２の導電膜間においてキャリアが流れる領域と、上記酸化物半導体膜の端部とに重な
り、上記第３の導電膜は、上記第１の絶縁膜乃至上記第４の絶縁膜が有する第２の開口部
において上記第１の導電膜に電気的に接続されており、一対の上記第２の導電膜が位置す
る領域とは異なる領域において、上記酸化物半導体膜の端部が、上記第１の絶縁膜乃至上
記第４の絶縁膜を介して、上記第３の導電膜と重なる。
さらに、本発明の一態様にかかる半導体装置は、上記酸化物半導体膜がＩｎ、Ｇａ、及び
Ｚｎを含んでいても良い。
さらに、本発明の一態様にかかる半導体装置は、上記酸化物半導体膜がＣＡＡＣ－ＯＳ膜
であっても良い。
本発明の一態様により、バックプレーンが酸化物半導体膜で作製された高い信頼性を有す
る半導体装置を提供することができる。
なお、本発明の一態様により、新規な半導体装置などを提供することができる。なお、こ
れらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、
必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の効果を抽出することが可能である。
トランジスタの構成を示す図。 トランジスタの構成を示す図。 トランジスタの構成を示す図。 トランジスタの構成を示す図。 画素の上面図。 画素の断面図。 表示装置の構成を示す図。 トランジスタの断面と、導電膜間の接続構成を示す図。 画素の断面図と、トランジスタの断面、及び、導電膜間の接続構成とを示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 順序回路の構成を示す図。 順序回路の構成を模式的に示す図。 シフトレジスタの構成を示す図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 表示装置の作製方法を説明する断面図。 ＣＡＡＣ－ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ－ＯＳの断面模式図。 ＣＡＡＣ－ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ－ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ－ＯＳの電子回折パターンを示す図。 Ｉｎ－Ｇａ－Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳの成膜モデルを説明する模式図。 ＩｎＧａＺｎＯ４の結晶、およびペレットを説明する図。 ＣＡＡＣ－ＯＳの成膜モデルを説明する模式図。 液晶表示装置の上面図。 液晶表示装置の断面図。 電子機器の図。 トランジスタの、ゲート電圧ＶＧ（Ｖ）に対するドレイン電流ＩＤ（Ａ）の値を測定した結果を示す図。 金属酸化物膜の波長に対する透過率の値を示す図。 試作した液晶表示装置に画像を表示させた写真。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領
域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのド
レインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続された
ドレイン電極を意味する。また、ゲートはゲート電極を意味する。
〈トランジスタの構成例１〉
図１に、本発明の一態様にかかる半導体装置が有する、トランジスタ１０の具体的な構成
例を示す。図１（Ａ）には、トランジスタ１０の上面図を示す。なお、図１（Ａ）では、
トランジスタ１０のレイアウトを明確にするために、ゲート絶縁膜などの各種の絶縁膜を
省略している。また、図１（Ａ）に示した上面図の、破線Ｙ１－Ｙ２における断面図を図
１（Ｂ）に示し、破線Ｘ１－Ｘ２における断面図を図１（Ｃ）に示す。
図１に示すように、トランジスタ１０は、絶縁表面を有する基板１１上に、ゲート電極と
しての機能を有する導電膜１２と、ゲート絶縁膜としての機能を有し、なおかつ導電膜１
２上に位置する絶縁膜１３と、絶縁膜１３上において導電膜１２と重なる酸化物半導体膜
１４と、酸化物半導体膜１４上の絶縁膜１５と、ソース電極またはドレイン電極としての
機能を有し、なおかつ、絶縁膜１５が有する開口部２３及び開口部２４において酸化物半
導体膜１４にそれぞれ電気的に接続される導電膜１６及び導電膜１７と、を有する。なお
、図１では、絶縁膜１５が順に積層された絶縁膜１５ａ及び絶縁膜１５ｂで構成されてい
る場合を例示している。
そして、絶縁膜１５は、酸化物半導体膜１４のうち、導電膜１６及び導電膜１７間におい
てキャリアが流れる領域１８と、酸化物半導体膜１４の端部１９とに重なる。なお、図１
では、酸化物半導体膜１４の端部１９の全てが絶縁膜１５と重なる場合を例示しているが
、酸化物半導体膜１４の端部１９の一部が、絶縁膜１５と重なっていても良い。
領域１８及び端部１９が絶縁膜１５と重なることで、導電膜１６及び導電膜１７を形成す
るためのエッチングなどにより、導電膜１６及び導電膜１７に含まれる金属が酸化物半導
体膜１４に混入するのを防ぐことができる。よって、不純物に起因するトランジスタ１０
の電気的特性の低下を抑制し、信頼性の高い半導体装置を提供することが可能となる。
さらに、図１では、絶縁膜１５、導電膜１６及び導電膜１７上に、絶縁膜２０及び絶縁膜
２１が、順に積層するように設けられている。トランジスタ１０は、絶縁膜２０及び絶縁
膜２１をその構成要素に含んでいても良い。なお、図１では、多層の絶縁膜２０及び単層
の絶縁膜２１を例示しているが、絶縁膜２０が、単層の絶縁膜または積層された３層以上
の絶縁膜で構成されていても良い。また、絶縁膜２１が、積層された２層以上の絶縁膜で
構成されていても良い。
絶縁膜１５及び絶縁膜２０として、絶縁膜２１に比べて、酸化物半導体膜１４に酸素を供
給する能力の高い絶縁膜、例えば、酸化珪素膜、酸化窒化珪素膜などの絶縁性を有する酸
化膜（以下、酸化物絶縁膜と呼ぶ）を用いることができる。また、絶縁膜２１として、絶
縁膜２０に比べて、酸素、水素、水等をブロッキングする能力の高い絶縁膜を用いること
ができる。絶縁膜１５及び絶縁膜２０を間に挟んで、絶縁膜２１を酸化物半導体膜１４と
重ねることで、絶縁膜１５または絶縁膜２０から放出される酸素を、酸化物半導体膜１４
に効率よく供給することができる。また、絶縁膜２１を酸化物半導体膜１４と重ねること
で、外部から酸化物半導体膜１４への水素、水等の混入を防ぐことができる。
絶縁膜２１としては、例えば、窒化物絶縁膜を用いることができる。窒化物絶縁膜は、酸
素、水素、水等をブロッキングする能力に加えて、アルカリ金属、アルカリ土類金属をブ
ロッキングする能力を有する。上記窒化物絶縁膜には、窒化珪素膜、窒化酸化珪素膜、窒
化アルミニウム膜、窒化酸化アルミニウム膜等、を用いることができる。上記窒化物絶縁
膜を絶縁膜２１として用いることで、水素、水等のみならず、アルカリ金属、アルカリ土
類金属が、外部から酸化物半導体膜１４に混入するのを防ぐことができる。
また、酸素、水素、水等をブロッキングする能力を有する酸化物絶縁膜を、絶縁膜２１と
して用いても良い。酸素、水素、水等をブロッキングする能力を有する酸化物絶縁膜とし
ては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸
化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等が挙げ
られる。
よって、上記構成を有する絶縁膜１５、絶縁膜２０及び絶縁膜２１を用いることで、トラ
ンジスタ１０の電気的特性の低下をより抑制し、さらに信頼性の高い半導体装置を提供す
ることが可能となる。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸
素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導
体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体
膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い
。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電
圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１
０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧
（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち１×１０－１３Ａ以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの
場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
〈トランジスタの構成例２〉
次いで、本発明の一態様にかかる半導体装置が有する、トランジスタ１０の別の構成例を
図２に示す。図２（Ａ）には、トランジスタ１０の上面図を示す。なお、図２（Ａ）では
、トランジスタ１０のレイアウトを明確にするために、ゲート絶縁膜などの各種の絶縁膜
を省略している。また、図２（Ａ）に示した上面図の、破線Ｙ１－Ｙ２における断面図を
図２（Ｂ）に示し、破線Ｘ１－Ｘ２における断面図を図２（Ｃ）に示す。
図２に示すトランジスタ１０は、図１に示すトランジスタ１０と同様に、絶縁表面を有す
る基板１１上に、ゲート電極としての機能を有する導電膜１２と、ゲート絶縁膜としての
機能を有し、なおかつ導電膜１２上に位置する絶縁膜１３と、絶縁膜１３上において導電
膜１２と重なる酸化物半導体膜１４と、酸化物半導体膜１４上の絶縁膜１５と、ソース電
極またはドレイン電極としての機能を有し、なおかつ、絶縁膜１５が有する開口部２３及
び開口部２４において酸化物半導体膜１４にそれぞれ電気的に接続される導電膜１６及び
導電膜１７と、を有する。
そして、図２に示すトランジスタ１０は、図１に示すトランジスタ１０と同様に、絶縁膜
１５が、酸化物半導体膜１４のうち、導電膜１６及び導電膜１７間においてキャリアが流
れる領域１８と、酸化物半導体膜１４の端部１９とに重なる。なお、図２では、酸化物半
導体膜１４の端部１９の全てが絶縁膜１５と重なる場合を例示しているが、酸化物半導体
膜１４の端部１９の一部が、絶縁膜１５と重なっていても良い。
領域１８及び端部１９が絶縁膜１５と重なることで、導電膜１６及び導電膜１７を形成す
るためのエッチングなどにより、導電膜１６及び導電膜１７に含まれる金属が酸化物半導
体膜１４に混入するのを防ぐことができる。また、領域１８及び端部１９が絶縁膜１５と
重なることで、導電膜１６及び導電膜１７を形成する際のエッチングで、領域１８及び端
部１９がプラズマに曝されるのを防ぐことができる。これにより、領域１８及び端部１９
から酸素が脱離して酸素欠損が形成されるのを防ぐことができる。或いは、領域１８及び
端部１９から、酸素が脱離しやすく、酸素欠損が形成されやすい状態になることを防ぐこ
とができる。よって、不純物に起因するトランジスタ１０の電気的特性の低下を抑制し、
信頼性の高い半導体装置を提供することが可能となる。
さらに、図２では、絶縁膜１５、導電膜１６及び導電膜１７上に、絶縁膜２０及び絶縁膜
２１が、順に積層するように設けられている。絶縁膜１５及び絶縁膜２０として、絶縁膜
２１に比べて、酸化物半導体膜１４に酸素を供給する能力の高い絶縁膜を用いることがで
きる。また、絶縁膜２１として、絶縁膜２０に比べて、酸素、水素、水等をブロッキング
する能力の高い絶縁膜を用いることができる。上記構成により、トランジスタ１０の電気
的特性の低下をより抑制し、さらに信頼性の高い半導体装置を提供することが可能となる
。
そして、図２に示すトランジスタ１０は、絶縁膜２１上に導電膜２２を有する点において
、図１に示すトランジスタ１０と構成が異なる。導電膜２２は、絶縁膜２１上において酸
化物半導体膜１４と重なる位置に設けられている。また、導電膜２２は、導電膜１２と電
気的に接続されている。具体的に、図２では、絶縁膜１３、絶縁膜１５、絶縁膜２０、及
び絶縁膜２１に設けられた開口部２５において、導電膜２２と導電膜１２とが電気的に接
続されている。
図２に示すトランジスタ１０は、酸化物半導体膜１４の端部のうち、導電膜１６及び導電
膜１７とは重ならない端部、言い換えると、導電膜１６及び導電膜１７が位置する領域と
は異なる領域に位置する端部と、導電膜１２及び導電膜２２とが、重なる構成を有する。
酸化物半導体膜１４の端部は、当該端部を形成するためのエッチングでプラズマに曝され
るときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体
を構成する金属元素と結合しやすい。よって、酸化物半導体膜１４の端部では、当該金属
元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化し
やすいと考えられる。しかし、図２に示すトランジスタ１０では、導電膜１６及び導電膜
１７とは重ならない酸化物半導体膜１４の端部と、導電膜１２及び導電膜２２とが重なる
ため、導電膜１２及び導電膜２２の電位を制御することにより、当該端部にかかる電界を
制御することができる。よって、酸化物半導体膜１４の端部を介して導電膜１６と導電膜
１７の間に流れる電流を、導電膜１２及び導電膜２２に与える電位によって制御すること
ができる。このようなトランジスタ１０の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅ
ｌ（Ｓ－Ｃｈａｎｎｅｌ）構造とよぶ。
具体的に、トランジスタ１０が非導通状態となるような電位を導電膜１２及び導電膜２２
に与えたときは、当該端部を介して導電膜１６と導電膜１７の間に流れるオフ電流を小さ
く抑えることができる。そのため、トランジスタ１０では、大きなオン電流を得るために
チャネル長を短くし、その結果、酸化物半導体膜１４の端部における導電膜１６と導電膜
１７の間の長さが短くなっても、トランジスタ１０のオフ電流を小さく抑えることができ
る。よって、トランジスタ１０は、チャネル長を短くすることで、導通状態のときには大
きいオン電流を得ることができ、非導通状態のときにはオフ電流を小さく抑えることがで
きる。また、トランジスタ１０が導通状態となるような電位を導電膜１２及び導電膜２２
に与えたときは、酸化物半導体膜１４の端部１９と、導電膜１２及び導電膜２２とが重な
ることで、酸化物半導体膜１４においてキャリアの流れる領域１８が、絶縁膜１５に近い
酸化物半導体膜１４の界面近傍のみでなく、酸化物半導体膜１４の広い範囲に及ぶため、
トランジスタ１０におけるキャリアの移動量が増加する。この結果、トランジスタ１０の
オン電流を大きくすると共に、電界効果移動度を高くすることができる。
なお、チャネル長とは、酸化物半導体膜１４が導電膜１２と重なる領域内において、導電
膜１６及び導電膜１７間の、キャリアが最短距離で移動する方向における距離を意味する
。
〈トランジスタの構成例３〉
次いで、本発明の一態様にかかる半導体装置が有する、トランジスタ１０の別の構成例を
図３に示す。図３（Ａ）には、トランジスタ１０の上面図を示す。なお、図３（Ａ）では
、トランジスタ１０のレイアウトを明確にするために、ゲート絶縁膜などの各種の絶縁膜
を省略している。また、図３（Ａ）に示した上面図の、破線Ｙ１－Ｙ２における断面図を
図３（Ｂ）に示し、破線Ｘ１－Ｘ２における断面図を図３（Ｃ）に示す。
図３に示すトランジスタ１０は、絶縁膜１５を有しておらず、酸化物半導体膜１４上に絶
縁膜２０が位置し、絶縁膜２０が有する開口部２３及び開口部２４において、導電膜１６
及び導電膜１７が酸化物半導体膜１４にそれぞれ電気的に接続されている点において、図
１に示すトランジスタ１０と構成が異なる。
具体的に、図３に示すトランジスタ１０は、絶縁表面を有する基板１１上に、ゲート電極
としての機能を有する導電膜１２と、ゲート絶縁膜としての機能を有し、なおかつ導電膜
１２上に位置する絶縁膜１３と、絶縁膜１３上において導電膜１２と重なる酸化物半導体
膜１４と、酸化物半導体膜１４上の絶縁膜２０と、ソースまたはドレインとしての機能を
有し、なおかつ、絶縁膜２０が有する開口部２３及び開口部２４において酸化物半導体膜
１４にそれぞれ電気的に接続される導電膜１６及び導電膜１７と、を有する。
そして、図３に示すトランジスタ１０は、絶縁膜２０が、酸化物半導体膜１４のうち、導
電膜１６及び導電膜１７間においてキャリアが流れる領域１８と、酸化物半導体膜１４の
端部１９と、に重なる。なお、図３では、酸化物半導体膜１４の端部１９の全てが絶縁膜
２０と重なる場合を例示しているが、酸化物半導体膜１４の端部１９の一部が、絶縁膜２
０と重なっていても良い。
領域１８及び端部１９が絶縁膜２０と重なることで、導電膜１６及び導電膜１７を形成す
るためのエッチングなどにより、導電膜１６及び導電膜１７に含まれる金属が酸化物半導
体膜１４に混入するのを防ぐことができる。また、領域１８及び端部１９が絶縁膜２０と
重なることで、導電膜１６及び導電膜１７を形成する際のエッチングで、領域１８及び端
部１９がプラズマに曝されるのを防ぐことができる。それにより、領域１８及び端部１９
から酸素が脱離して酸素欠損が形成されるのを防ぐことができる。或いは、領域１８及び
端部１９が、酸素が脱離しやすく、酸素欠損が形成されやすい状態になることを防ぐこと
ができる。よって、不純物に起因するトランジスタ１０の電気的特性の低下を抑制し、信
頼性の高い半導体装置を提供することが可能となる。
さらに、図３では、絶縁膜２０、導電膜１６及び導電膜１７上に、絶縁膜２１が設けられ
ている。絶縁膜２０として、絶縁膜２１に比べて、酸化物半導体膜１４に酸素を供給する
能力の高い絶縁膜を用いることができる。また、絶縁膜２１として、絶縁膜２０に比べて
、酸素、水素、水等をブロッキングする能力の高い絶縁膜を用いることができる。上記構
成により、トランジスタ１０の電気的特性の低下をより抑制し、さらに信頼性の高い半導
体装置を提供することが可能となる。
図３に示すトランジスタ１０では、絶縁膜１５を有さないことで、図１に示すトランジス
タ１０よりも作製工程数を少なく抑えることができる。
なお、図１及び図２に示すトランジスタ１０は、酸化物半導体膜１４と、絶縁膜１５、導
電膜１６及び導電膜１７との間に、金属酸化物膜が設けられていても良い。また、図３及
び図４に示すトランジスタ１０は、酸化物半導体膜１４と、絶縁膜２０、導電膜１６及び
導電膜１７との間に、金属酸化物膜が設けられていても良い。
上記金属酸化物膜がＩｎ－Ｍ－Ｚｎ酸化物膜であるとき、元素ＭとしてＴｉ、Ｇａ、Ｙ、
Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆをＩｎより高い原子数比で有することで、金属
酸化物膜のエネルギーギャップを大きく、電子親和力を小さくしうる。よって、酸化物半
導体膜１４との電子親和力の差を元素Ｍの組成によって制御することが可能となる場合が
ある。また、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆは、酸素との結
合力が強い金属元素であるため、これらの元素をＩｎより高い原子数比で有することで、
酸素欠損が生じにくくなる。
また、金属酸化物膜がＩｎ－Ｍ－Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎお
よびＭの原子数比率は、好ましくは、Ｉｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍ
ｉｃ％以上、さらに好ましくは、Ｉｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ
％以上とする。
また、酸化物半導体膜１４及び金属酸化物膜が、Ｉｎ－Ｍ－Ｚｎ酸化物膜（ＭはＴｉ、Ｇ
ａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）の場合、酸化物半導体膜１４と比較
して、金属酸化物膜に含まれるＭ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、Ｓｎまた
はＨｆ）の原子数比が大きく、代表的には、酸化物半導体膜１４に含まれる上記原子と比
較して、１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で
ある。
また、酸化物半導体膜１４及び金属酸化物膜が、Ｉｎ－Ｍ－Ｚｎ酸化物膜（ＭはＴｉ、Ｇ
ａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）の場合、酸化物半導体膜１４をＩｎ
：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、金属酸化物膜をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ
２：ｚ２［原子数比］とすると、ｙ２／ｘ２がｙ１／ｘ１よりも大きく、好ましくは、ｙ
２／ｘ２がｙ１／ｘ１よりも１．５倍以上である。より好ましくは、ｙ２／ｘ２がｙ１／
ｘ１よりも２倍以上大きく、さらに好ましくは、ｙ２／ｘ２がｙ１／ｘ１よりも３倍以上
または４倍以上大きい。このとき、酸化物半導体膜１４において、ｙ１がｘ１以上である
と、酸化物半導体膜１４を用いるトランジスタ１０に安定した電気的特性を付与できるた
め好ましい。ただし、ｙ１がｘ１の３倍以上になると、酸化物半導体膜１４を用いるトラ
ンジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると好まし
い。
酸化物半導体膜１４がＩｎ－Ｍ－Ｚｎ酸化物膜（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃ
ｅ、Ｎｄ、ＳｎまたはＨｆ）の場合、酸化物半導体膜１４を成膜するために用いるターゲ
ットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１
／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以
上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以
下とすることで、酸化物半導体膜１４として後述のＣＡＡＣ－ＯＳ膜が形成されやすくな
る。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、
Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
また、金属酸化物膜がＩｎ－Ｍ－Ｚｎ酸化物膜（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃ
ｅ、Ｎｄ、ＳｎまたはＨｆ）の場合、金属酸化物膜を成膜するために用いるターゲットに
おいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２
＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下である
ことが好ましい。また、インジウムに対するＭの原子数比率を大きくすることで、金属酸
化物膜のエネルギーギャップを大きく、電子親和力を小さくすることが可能であるため、
ｙ２／ｘ２を３以上、または４以上とすることが好ましい。ターゲットの金属元素の原子
数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉ
ｎ：Ｍ：Ｚｎ＝１：３：５、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：２
、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５等がある。
また、金属酸化物膜がＩｎ－Ｍ酸化物膜（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎ
ｄ、ＳｎまたはＨｆ）の場合、Ｍとして２価の金属原子（例えば、亜鉛など）を含まない
構成とすることで、スピネル型の結晶構造を含有しない金属酸化物膜を形成することがで
きる。また、金属酸化物膜としては、例えば、Ｉｎ－Ｇａ酸化物膜を用いることができる
。該Ｉｎ－Ｇａ酸化物としては、例えば、Ｉｎ－Ｇａ金属酸化物ターゲット（Ｉｎ：Ｇａ
＝７：９３）を用いて、スパッタリング法により形成することができる。また、金属酸化
物膜を、ＤＣ放電を用いたスパッタリング法で成膜するためには、Ｉｎ：Ｍ＝ｘ：ｙ［原
子数比］としたときに、ｙ／（ｘ＋ｙ）を０．９６以下、好ましくは０．９５以下、例え
ば０．９３とするとよい。
なお、酸化物半導体膜１４、及び金属酸化物膜の原子数比はそれぞれ、誤差として上記の
原子数比のプラスマイナス４０％の変動を含む。
〈トランジスタの構成例４〉
次いで、本発明の一態様にかかる半導体装置が有する、トランジスタ１０の別の構成例を
図４に示す。図４（Ａ）には、トランジスタ１０の上面図を示す。なお、図４（Ａ）では
、トランジスタ１０のレイアウトを明確にするために、ゲート絶縁膜などの各種の絶縁膜
を省略している。また、図４（Ａ）に示した上面図の、破線Ｙ１－Ｙ２における断面図を
図４（Ｂ）に示し、破線Ｘ１－Ｘ２における断面図を図４（Ｃ）に示す。
図４に示すトランジスタ１０は、絶縁膜２１上に導電膜２２を有する点において、図３に
示すトランジスタ１０と構成が異なる。導電膜２２は、絶縁膜２１上において酸化物半導
体膜１４と重なる位置に設けられている。また、導電膜２２は、導電膜１２と電気的に接
続されている。具体的に、図４では、絶縁膜１３、絶縁膜２０、及び絶縁膜２１に設けら
れた開口部２５において、導電膜２２と導電膜１２とが電気的に接続されている。
図４に示すトランジスタ１０は、上記構成により、Ｓ－Ｃｈａｎｎｅｌ構造となるので、
チャネル長を短くし、その結果、酸化物半導体膜１４の端部における導電膜１６と導電膜
１７の間の長さが短くなっても、トランジスタ１０のオフ電流を小さく抑えることができ
る。また、酸化物半導体膜１４におけるキャリアの移動量が増加するため、トランジスタ
１０のオン電流を大きくすると共に、電界効果移動度を高くすることができる。
〈表示装置の構成例〉
次いで、本発明の一態様にかかる半導体装置の一例にかかる、表示装置の構成例について
説明する。
図７（Ａ）に示す表示装置７０には、画素部７１に、複数の画素３０と、画素３０を行毎
に選択するための、配線ＧＬ１乃至配線ＧＬｙ（ｙは自然数）で示される配線ＧＬと、選
択された画素３０に画像信号を供給するための、配線ＳＬ１乃至配線ＳＬｘ（ｘは自然数
）で示される配線ＳＬとが、設けられている。配線ＧＬへの信号の入力は、駆動回路７２
により制御されている。配線ＳＬへの画像信号の入力は、駆動回路７３により制御されて
いる。複数の画素３０は、配線ＧＬの少なくとも一つと、配線ＳＬの少なくとも一つとに
、それぞれ電気的に接続されている。
なお、画素部７１に設けられる配線の種類及びその数は、画素３０の構成、数及び配置に
よって決めることができる。具体的に、図７（Ａ）に示す画素部７１の場合、ｘ列×ｙ行
の画素３０がマトリクス状に配置されており、配線ＳＬ１乃至配線ＳＬｘ、配線ＧＬ１乃
至配線ＧＬｙが、画素部７１内に配置されている場合を例示している。
なお、図７（Ａ）では、駆動回路７２及び駆動回路７３が、画素部７１とともに一の基板
上に形成されている場合を例示しているが、駆動回路７２及び駆動回路７３は、画素部７
１と異なる基板上に形成されていても良い。
また、図７（Ｂ）に、表示装置の一つである液晶表示装置の、画素３０の構成を一例とし
て示す。各画素３０は、液晶素子７４と、当該液晶素子７４への画像信号の供給を制御す
るトランジスタ１０Ｐと、液晶素子７４の画素電極と共通電極間の電圧を保持するための
容量素子３１とを有する。液晶素子７４は、画素電極と、共通電極と、画素電極と共通電
極の間の電圧が印加される液晶材料を含んだ液晶層と、を有している。
トランジスタ１０Ｐは、液晶素子７４の画素電極に、配線ＳＬの電位を与えるか否かを制
御する。液晶素子７４の共通電極には、所定の電位が与えられている。
以下、トランジスタ１０Ｐと液晶素子７４の具体的な接続構成について説明する。図７（
Ｂ）では、トランジスタ１０Ｐのゲートが、配線ＧＬ１から配線ＧＬｙのいずれか１つに
電気的に接続されている。トランジスタ１０Ｐのソース及びドレインの一方は、配線ＳＬ
１から配線ＳＬｘのいずれか１つに電気的に接続され、トランジスタ１０Ｐのソース及び
ドレインの他方は、液晶素子７４の画素電極に電気的に接続されている。
液晶素子７４では、画素電極と共通電極の間に与えられる電圧の値に従って、液晶層に含
まれる液晶分子の配向が変化し、透過率が変化する。よって、液晶素子７４は、画素電極
に与えられる画像信号の電位によって、その透過率が制御されることで、階調を表示する
ことができる。そして、画素部７１が有する複数の画素３０のそれぞれにおいて、液晶素
子７４の階調が画像情報を有する画像信号に従って調整されることで、画素部７１に画像
が表示される。
図７（Ｂ）では、画素３０において、画像信号の画素３０への入力を制御するスイッチと
して、一のトランジスタ１０Ｐを用いる場合を例示している。しかし、一のスイッチとし
て機能する、複数のトランジスタを、画素３０に用いていても良い。
本発明の一態様では、オフ電流が著しく小さいトランジスタ１０Ｐを、画像信号の画素３
０への入力を制御するスイッチとして用いるのが好ましい。トランジスタ１０Ｐのオフ電
流が小さいと、トランジスタ１０Ｐを介して電荷がリークするのを防ぐことができる。よ
って、液晶素子７４及び容量素子３１に与えられた画像信号の電位をより確実に保持する
ことができるので、１フレーム期間内において電荷のリークにより液晶素子７４の透過率
が変化するのを防ぎ、それにより、表示する画像の質を向上させることができる。また、
トランジスタ１０Ｐのオフ電流が小さい場合、トランジスタ１０Ｐを介して電荷がリーク
するのを防ぐことができるため、静止画を表示する期間において、駆動回路７２及び駆動
回路７３への電源電位または信号の供給を停止しても良い。上記構成により、画素部７１
への画像信号の書き込み回数を少なくし、表示装置の消費電力を低減させることができる
。
例えば、酸化物半導体を半導体膜に含むトランジスタはオフ電流が著しく小さいため、当
該トランジスタ１０Ｐとして用いることが適している。
次いで、図７（Ｃ）に、表示装置の一つである発光装置の、画素３０の別の一例を示す。
画素３０は、画素３０への画像信号の入力を制御するトランジスタ７６と、発光素子７９
と、画像信号に従って発光素子７９に供給する電流値を制御するトランジスタ７７と、画
像信号の電位を保持するための容量素子７８と、を有する。
発光素子７９は、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）やＯＬＥＤ（Ｏ
ｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの、電流または電圧に
よって輝度が制御される素子をその範疇に含んでいる。例えば、ＯＬＥＤは、ＥＬ層と、
アノードと、カソードと、を少なくとも有している。ＥＬ層はアノードとカソードの間に
設けられた単層または複数の層で構成されており、これらの層の中に、発光性の物質を含
む発光層を少なくとも含んでいる。
なお、ＥＬ層は、カソードとアノード間の電位差が、発光素子７９の閾値電圧以上になっ
たときに供給される電流により、エレクトロルミネッセンスが得られる。エレクトロルミ
ネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態
から基底状態に戻る際の発光（リン光）とが含まれる。
発光素子７９のアノードとカソードのいずれか一方は、画素３０に入力される画像信号に
従ってその電位が制御される。アノードとカソードのうち、画像信号に従ってその電位が
制御される電極を画素電極とし、もう一方の電極を共通電極とする。発光素子７９の共通
電極には、所定の電位が与えられており、発光素子７９の輝度は、画素電極と共通電極間
の電位差によって定まる。よって、発光素子７９は、画像信号の電位に従ってその輝度が
制御されることで、階調を表示することができる。そして、画素部が有する複数の画素３
０のそれぞれにおいて、発光素子７９の階調が画像情報を有する画像信号に従って調整さ
れることで、画素部７１に画像が表示される。
次いで、画素３０が有する、トランジスタ７６、トランジスタ７７、容量素子７８、発光
素子７９の接続構成について説明する。
トランジスタ７６は、ソースまたはドレインの一方が配線ＳＬに電気的に接続され、ソー
スまたはドレインの他方がトランジスタ７７のゲートに電気的に接続されている。トラン
ジスタ７６のゲートは、配線ＧＬに電気的に接続されている。トランジスタ７７は、ソー
スまたはドレインの一方が電源線ＶＬに電気的に接続され、ソースまたはドレインの他方
が発光素子７９に電気的に接続されている。具体的に、トランジスタ７７のソースまたは
ドレインの他方は、発光素子７９のアノードとカソードのいずれか一方に電気的に接続さ
れている。発光素子７９のアノードとカソードのいずれか他方には、所定の電位が与えら
れる。
図１乃至図４に示したトランジスタ１０は、図７（Ｂ）のトランジスタ１０Ｐとして用い
ることができる。また、図１乃至図４に示したトランジスタ１０は、図７（Ｃ）のトラン
ジスタ７６またはトランジスタ７７として用いることができる。
なお、ここでは、表示素子として、発光素子７９、液晶素子７４を用いた場合の例を示し
たが、本発明の一態様は、これに限定されない。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素
子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な
素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置の一例としては
、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ
素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど
）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電
子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレ
イ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示
素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャ
ッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレー
ション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エ
レクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブ、な
ど、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒
体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイな
どがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディ
スプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏ
ｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。
液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ
、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射
型液晶ディスプレイ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例
としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディ
スプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能
を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、
銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなど
の記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することが
できる。
〈画素の構成例１〉
次いで、本発明の一態様にかかる半導体装置の一つである液晶表示装置を例に挙げて、画
素３０の構成例について説明する。図５に、図１に示したトランジスタ１０と共に基板１
１上に形成された画素３０の上面図を、一例として示す。なお、図５では、画素３０のレ
イアウトを明確にするために、各種の絶縁膜を省略している。また、図５に示す画素３０
を有する素子基板を用いて形成された液晶表示装置の断面図を、図６に示す。図６は、図
５の破線Ａ１－Ａ２における断面図に相当する。
図５及び図６に示す画素３０は、トランジスタ１０Ｐと、容量素子３１とを有する。さら
に、図６に示す画素３０は、液晶素子７４を有する。なお、図５及び図６では、図１に示
したトランジスタ１０をトランジスタ１０Ｐとして用いる場合を例示しているが、図２乃
至図４のいずれかに示すトランジスタ１０を、トランジスタ１０Ｐとして用いても良い。
導電膜１２は、トランジスタ１０Ｐのゲートとしての機能に加えて、図７（Ｂ）に示す配
線ＧＬとしての機能を有する。また、導電膜１７は、トランジスタ１０Ｐのソースまたは
ドレインとしての機能に加えて、図７（Ｂ）に示す配線ＳＬとしての機能を有する。
また、画素３０は、絶縁膜１３上に金属酸化物膜３２を有する。金属酸化物膜３２は、可
視光に対して透光性を有する導電膜である。そして、金属酸化物膜３２上には、金属酸化
物膜３２に電気的に接続された導電膜３３が設けられている、導電膜３３は、金属酸化物
膜３２に所定の電位を供給する配線としての機能を有する。
また、絶縁膜１５及び絶縁膜２０は、金属酸化物膜３２上において開口部を有する。具体
的に、絶縁膜１５は開口部３４を有し、絶縁膜２０は開口部３５を有する。そして、開口
部３４及び開口部３５の重なる領域において、絶縁膜２１は金属酸化物膜３２に接する。
なお、絶縁膜１３上に酸化物半導体膜を形成し、当該酸化物半導体膜に接するように窒化
物絶縁膜である絶縁膜２１を形成することで、上記酸化物半導体膜の導電性を高めること
ができる。そして、導電性の高まった酸化物半導体膜を、金属酸化物膜３２として用いる
ことができる。酸化物半導体膜の導電性が高まるのは、開口部３５の形成時、または、絶
縁膜２１の形成時に酸化物半導体膜中に酸素欠損が形成され、絶縁膜２１から拡散してき
た水素が当該酸素欠損に結合することでドナーが生成されるためである。具体的に、金属
酸化物膜３２の抵抗率は、代表的には１×１０－３Ωｃｍ以上１×１０４Ωｃｍ未満、さ
らに好ましくは、抵抗率が１×１０－３Ωｃｍ以上１×１０－１Ωｃｍ未満であるとよい
。
金属酸化物膜３２は、酸化物半導体膜１４より水素濃度が高いことが好ましい。金属酸化
物膜３２において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍ
ａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度は、８×１０１９ａｔｏｍ
ｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×
１０２０ａｔｏｍｓ／ｃｍ３以上である。酸化物半導体膜１４において、二次イオン質量
分析法により得られる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、
より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａ
ｔｏｍｓ／ｃｍ３以下である。
窒化物絶縁膜である絶縁膜２１として、例えば、窒化珪素膜、窒化酸化珪素膜、窒化アル
ミニウム膜、窒化酸化アルミニウム膜などを用いることができる。
また、絶縁膜２０及び絶縁膜２１には、導電膜１７と重なる位置に開口部３６が設けられ
ている。そして、絶縁膜２０及び絶縁膜２１上には、可視光に対して透光性を有し、画素
電極としての機能を有する導電膜３７が設けられている。導電膜３７は、開口部３６にお
いて導電膜１７に電気的に接続されている。また、導電膜３７は、開口部３４及び開口部
３５の重なる領域において、金属酸化物膜３２と重なっている。導電膜３７と金属酸化物
膜３２とが、絶縁膜２１を間に挟んで重なる部分が、容量素子３１として機能する。
容量素子３１は、一対の電極として機能する金属酸化物膜３２及び導電膜３７と、誘電体
膜として機能する絶縁膜２１とが、可視光に対して透光性を有している。よって、容量素
子３１は可視光に対して透光性を有することとなり、容量素子の可視光に対する透光性が
低い画素に比べて、画素３０の開口率を高めることができる。そのため、高い画質を得る
ために必要な容量値を確保しつつ、パネル内における光の損失を小さく抑えて、表示装置
の消費電力を低減させることができる。
導電膜３７上には、配向膜３８が設けられている。
また、基板１１と対向するように、基板４０が設けられている。基板４０上には、可視光
を遮る機能を有する遮蔽膜４１と、特定の波長範囲の可視光を透過する着色層４２とが、
設けられている。遮蔽膜４１及び着色層４２上には、樹脂膜４３が設けられており、樹脂
膜４３上には共通電極としての機能を有する導電膜４４が設けられている。また、導電膜
４４上には配向膜４５が設けられている。
そして、基板１１と基板４０の間には、配向膜３８と配向膜４５に挟まれるように、液晶
材料を含む液晶層４６が設けられている。液晶素子７４は、導電膜３７、導電膜４４、及
び液晶層４６を有する。
なお、図５及び図６では、液晶の駆動方法としてＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ
）モードを用いる場合を例示したが、液晶の駆動方法としては、ＦＦＳ（Ｆｒｉｎｇｅ
Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅ
ｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（
Ｍｕｌｔｉ－ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（
Ｉｎ－Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍ
ｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ブルー相モード、ＴＢＡ（Ｔ
ｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モード、ＶＡ－ＩＰＳモード、Ｅ
ＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ
）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モー
ド、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）
モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａ
ｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａ
ｌ）モード、ゲストホストモード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）
モードなどを適用することも可能である。
また、液晶表示装置において、液晶層には、例えば、サーモトロピック液晶またはリオト
ロピック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば
、ネマチック液晶、スメクチック液晶、コレステリック液晶、または、ディスコチック液
晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、強誘電性
液晶、または反強誘電性液晶に分類される液晶材料を用いることができる。或いは、液晶
層には、例えば、主鎖型高分子液晶、側鎖型高分子液晶、或いは、複合型高分子液晶など
の高分子液晶、または低分子液晶に分類される液晶材料を用いることができる。或いは、
液晶層には、例えば、高分子分散型液晶（ＰＤＬＣ）に分類される液晶材料を用いること
ができる。
また、配向膜を用いないブルー相を示す液晶を液晶層に用いてもよい。ブルー相は液晶相
の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転
移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラ
ル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤
とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、また、光学的等方性であるた
め配向処理が不要であり、視野角依存性が小さいため好ましい。
また、図６では、カラーフィルタを用いることでカラーの画像を表示する液晶表示装置を
例示しているが、本発明の一態様にかかる液晶表示装置は、異なる色相の光を発する複数
の光源を順次点灯させることで、カラーの画像を表示する構成を有していてもよい。
〈導電膜間の接続構成例１〉
次いで、図１に示すトランジスタ１０のゲートとして機能する導電膜１２と同じ層に位置
する導電膜５０と、図１に示すトランジスタ１０のソース電極またはドレイン電極として
機能する導電膜１６及び導電膜１７と同じ層に位置する導電膜５１との、接続構成の一例
について説明する。
図８に、トランジスタ１０Ｄと、導電膜５０と、導電膜５１の断面構造の一例を示す。図
８では、トランジスタ１０Ｄとして、図１に示すトランジスタ１０を用いる場合を例示し
ている。
図８において、導電膜５０は基板１１上に位置する。そして、導電膜５０上には、絶縁膜
１３及び絶縁膜１５が、順に積層するように設けられている。そして、絶縁膜１５上には
導電膜５１が設けられている。絶縁膜１５及び導電膜５１上には、絶縁膜２０及び絶縁膜
２１が、順に積層するように設けられている。
そして、導電膜５０上において、絶縁膜１３、絶縁膜１５、絶縁膜２０及び絶縁膜２１に
は開口部５２が設けられている。また、導電膜５１上において、絶縁膜２０及び絶縁膜２
１には開口部５３が設けられている。そして、開口部５２及び開口部５３において、導電
膜５０及び導電膜５１にそれぞれ電気的に接続するように、絶縁膜２１上に導電膜５４が
設けられている。よって、導電膜５４は、図５及び図６で示した画素３０が有する導電膜
３７と、同じ層に設けられる。導電膜３７及び導電膜５４は、一の導電膜をエッチングす
ることで形成することができる。
なお、図８では、絶縁膜１５及び絶縁膜２０に開口部を形成した後、絶縁膜２１を形成し
、上記開口部と重なる領域において、絶縁膜１３及び絶縁膜２１に開口部を形成すること
で、開口部５２を形成する場合を例示している。本発明の一態様では、絶縁膜１３、絶縁
膜１５、絶縁膜２０及び絶縁膜２１に、一のマスクを用いたエッチングにより開口部５２
が形成されていてもよい。ただし、図８に示すトランジスタ１０Ｄと、電気的に接続され
た導電膜５０及び導電膜５１とを、図５及び図６に示した画素３０と同一の基板１１上に
形成する場合、図５及び図６に示す開口部３６と、図８に示す開口部５２とでは、エッチ
ングにより除去する絶縁膜のトータルの膜厚に、大きな差を有することとなる。そのため
、一のマスクで開口部３６と開口部５２とを共に形成する場合、導電膜１７が開口部３６
において部分的にエッチングされ過ぎる、或いはエッチングが足りずに開口部５２におい
て導電膜５０が露出されないなどの不具合が生じる恐れがある。しかし、図８に示す断面
図の構造が得られるように、絶縁膜１５及び絶縁膜２０に開口部を形成した後、絶縁膜２
１を形成し、上記開口部と重なる領域において、絶縁膜１３及び絶縁膜２１に開口部を形
成することで、開口部５２を形成する場合、一のマスクで上記開口部３６と開口部５２と
を共に形成しても、開口部３６と開口部５２とでエッチングにより除去する絶縁膜の膜厚
に差が生じにくい。よって、上述したような不具合が生じにくく、歩留りを高めることが
できる。
なお、トランジスタ１０Ｄとして、図２に示すトランジスタ１０を用いる場合、図２に示
す導電膜２２は、導電膜５４と同じ層に形成することができる。よって、導電膜２２及び
導電膜５４は、一の導電膜をエッチングすることで形成することができる。
〈画素の構成例２と導電膜間の接続構成例２〉
次いで、本発明の一態様にかかる半導体装置の一つである液晶表示装置を例に挙げて、画
素の別の構成例について説明する。図９に、画素における素子基板の断面図を、一例とし
て示す。
図９（Ａ）に示す画素は、トランジスタ１０Ｐと、容量素子３１とを有する。図９（Ａ）
では、図３に示したトランジスタ１０をトランジスタ１０Ｐとして用いる場合を例示して
いる。
図９（Ａ）に示す画素は、絶縁膜１３上に金属酸化物膜３２を有する。金属酸化物膜３２
は、可視光に対して透光性を有する導電膜である。また、絶縁膜２０は、金属酸化物膜３
２上において開口部５５を有する。そして、開口部５５において、絶縁膜２１は金属酸化
物膜３２に接する。
また、絶縁膜２１には、導電膜１７と重なる位置に開口部３６が設けられている。そして
、絶縁膜２１上には、可視光に対して透光性を有し、画素電極としての機能を有する導電
膜３７が設けられている。導電膜３７は、開口部３６において導電膜１７に電気的に接続
されている。また、導電膜３７は、開口部５５において、金属酸化物膜３２と重なってい
る。導電膜３７と金属酸化物膜３２とが、絶縁膜２１を間に挟んで重なる部分が、容量素
子３１として機能する。
容量素子３１は、一対の電極として機能する金属酸化物膜３２及び導電膜３７と、誘電体
膜として機能する絶縁膜２１とが、可視光に対して透光性を有している。よって、容量素
子３１は可視光に対して透光性を有することとなり、容量素子の可視光に対する透光性が
低い画素に比べて、画素の開口率を高めることができる。そのため、高い画質を得るため
に必要な容量値を確保しつつ、パネル内における光の損失を小さく抑えて、表示装置の消
費電力を低減させることができる。
なお、導電膜３７上には、図６と同様に、配向膜３８が設けられていても良い。
次いで、図３に示すトランジスタ１０のゲートとして機能する導電膜１２と同じ層に位置
する導電膜５０と、図３に示すトランジスタ１０のソース電極またはドレイン電極として
機能する導電膜１６及び導電膜１７と同じ層に位置する導電膜５１との、接続構成の一例
について説明する。
図９（Ｂ）に、トランジスタ１０Ｄと、導電膜５０と、導電膜５１の断面構造の一例を示
す。図９（Ｂ）では、トランジスタ１０Ｄとして、図３に示すトランジスタ１０を用いる
場合を例示している。
図９（Ｂ）において、導電膜５０は基板１１上に位置する。そして、導電膜５０上には、
絶縁膜１３及び絶縁膜２０が、順に積層するように設けられている。そして、絶縁膜２０
上には導電膜５１が設けられている。絶縁膜２０及び導電膜５１上には、絶縁膜２１が設
けられている。
そして、導電膜５０上において、絶縁膜１３、絶縁膜２０、及び絶縁膜２１には開口部５
２が設けられている。また、導電膜５１上において、絶縁膜２１には開口部５３が設けら
れている。そして、開口部５２及び開口部５３において、導電膜５０及び導電膜５１にそ
れぞれ電気的に接続するように、絶縁膜２１上に導電膜５４が設けられている。よって、
導電膜５４は、図９（Ａ）の導電膜３７と、同じ層に設けられる。導電膜３７及び導電膜
５４は、一の導電膜をエッチングすることで形成することができる。
なお、図９（Ｂ）では、絶縁膜１３及び絶縁膜２０に開口部を形成した後、絶縁膜２１を
形成し、上記開口部と重なる領域において、絶縁膜２１に開口部を形成することで、開口
部５２を形成する場合を例示している。本発明の一態様では、絶縁膜１３、絶縁膜２０、
絶縁膜２１に、一のマスクを用いたエッチングにより開口部５２が形成されていてもよい
。ただし、図９（Ｂ）に示すトランジスタ１０Ｄと、電気的に接続された導電膜５０及び
導電膜５１とを、図９（Ａ）に示した画素と同一の基板１１上に形成する場合、図９（Ａ
）に示す開口部３６と、図９（Ｂ）に示す開口部５２とでは、エッチングにより除去する
絶縁膜のトータルの膜厚に、大きな差を有することとなる。そのため、一のマスクで開口
部３６と開口部５２とを共に形成する場合、導電膜１７が開口部３６において部分的にエ
ッチングされ過ぎる、或いはエッチングが足りずに開口部５２において導電膜５０が露出
されないなどの不具合が生じる恐れがある。しかし、図９（Ｂ）に示す断面図の構造が得
られるように、絶縁膜１３及び絶縁膜２０に開口部を形成した後、絶縁膜２１を形成し、
上記開口部と重なる領域において、絶縁膜２１に開口部を形成することで、開口部５２を
形成する場合、一のマスクで上記開口部３６と開口部５２とを共に形成しても、開口部３
６と開口部５２とでエッチングにより除去する絶縁膜の膜厚に差が生じにくい。よって、
上述したような不具合が生じにくく、歩留りを高めることができる。
なお、トランジスタ１０Ｄとして、図４に示すトランジスタ１０を用いる場合、図４に示
す導電膜２２は、導電膜５４と同じ層に形成することができる。よって、導電膜２２及び
導電膜５４は、一の導電膜をエッチングすることで形成することができる。
〈作製方法例１〉
次いで、本発明の一態様にかかる半導体装置の作製方法の一例について、図１０乃至図１
４を用いて説明する。
図１０（Ａ）に示すように、基板１１上に導電膜を形成した後、上記導電膜をエッチング
等により形状を加工（パターニング）することで、導電膜１２Ａ及び導電膜１２Ｂを形成
する。
基板１１としては、後の作製工程において耐えうる程度の耐熱性を有する基板が望ましく
、例えば、ガラス基板、石英基板、セラミック基板、サファイア基板等が用いられる。
導電膜１２Ａ及び導電膜１２Ｂとしては、アルミニウム、チタン、クロム、コバルト、ニ
ッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル及び
タングステンを一種以上含む導電性材料でなる膜を１層または２層以上積層させて用いる
とよい。例えば、導電膜１２Ａ及び導電膜１２Ｂとして、窒化タングステン膜上に銅膜を
積層した導電膜や、単層のタングステン膜を用いることができる。本作製方法では、導電
膜１２Ａ及び導電膜１２Ｂとして、膜厚１０ｎｍのチタン膜と、膜厚２００ｎｍの銅膜と
を、下から順に積層することで得られる導電膜を用いるものとする。
次いで、図１０（Ｂ）に示すように、導電膜１２Ａ及び導電膜１２Ｂを覆うように、絶縁
膜１３を形成した後、絶縁膜１３上に酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂ、及
び酸化物半導体膜３２ａを形成する。なお、酸化物半導体膜１４Ａは導電膜１２Ａと重な
る位置に形成され、酸化物半導体膜１４Ｂは導電膜１２Ｂと重なる位置に形成される。
絶縁膜１３としては、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、
窒化酸化珪素、窒化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジ
ルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上
含む絶縁膜を、単層で、または積層させて用いればよい。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が
多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を
指す。
例えば、２層構造の絶縁膜１３とする場合、１層目を窒化珪素膜とし、２層目を酸化珪素
膜とした多層膜とすればよい。２層目の酸化珪素膜は酸化窒化珪素膜にすることができる
。また、１層目の窒化珪素膜を窒化酸化珪素膜とすることができる。本作製方法では、膜
厚４００ｎｍの窒化珪素膜と、膜厚５０ｎｍの酸化窒化珪素膜とを順に積層させて、絶縁
膜１３として用いる。
酸化珪素膜は、欠陥密度の小さい酸化珪素膜を用いると好ましい。具体的には、電子スピ
ン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にてｇ値が２．０
０１の信号に由来するスピンのスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ま
しくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化珪素膜を用いる。酸化珪素膜は、
過剰に酸素を有する酸化珪素膜を用いると好ましい。窒化珪素膜は水素及びアンモニアの
放出量が少ない窒化珪素膜を用いる。水素、アンモニアの放出量は、ＴＤＳ（Ｔｈｅｒｍ
ａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析に
て測定すればよい。
酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂ、及び酸化物半導体膜３２ａとして、酸化
物半導体膜を用いることができる。酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂとして
用いる酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって
、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トラン
ジスタ１０Ａ及びトランジスタ１０Ｂの閾値電圧がマイナス方向にシフトしてしまう。そ
のため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半
導体膜から、水素、又は水分を除去して不純物が極力含まれないようにすることが好まし
い。
酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂ、及び酸化物半導体膜３２ａには、代表的
には、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ－Ｍ－Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ
、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）がある。とくに、酸化物半導体膜１４
Ａ、酸化物半導体膜１４Ｂとしては、Ｉｎ－Ｍ－Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚ
ｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）を用いると好ましい。
酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂ、及び酸化物半導体膜３２ａがＩｎ－Ｍ－
Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）の場合
、Ｉｎ－Ｍ－Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の
原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングタ
ーゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝
１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２が好ましい。なお、成膜される酸化物半導
体膜１４Ａ、酸化物半導体膜１４Ｂ、及び酸化物半導体膜３２ａの原子数比はそれぞれ、
誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイ
ナス４０％の変動を含む。
なお、酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂ、及び酸化物半導体膜３２ａがＩｎ
－Ｍ－Ｚｎ酸化物であるとき、Ｚｎ及びＯを除いてのＩｎとＭの原子数比率は、好ましく
はＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎ
が３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
また、酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂは、エネルギーギャップが２ｅＶ以
上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネル
ギーギャップの広い酸化物半導体を用いることで、トランジスタ１０Ａ及びトランジスタ
１０Ｂのオフ電流を低減することができる。
また、酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂ、及び酸化物半導体膜３２ａの厚さ
は、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましく
は３ｎｍ以上５０ｎｍ以下とする。
また、酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂ、及び酸化物半導体膜３２ａとして
は、キャリア密度の低い酸化物半導体膜を用いる。例えば、酸化物半導体膜１４は、キャ
リア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さら
に好ましくは１×１０１３個／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下
、特に好ましくは１×１０１０／ｃｍ３以下であり、１×１０－９／ｃｍ３以上とする。
本作製方法では、金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物で構
成されるターゲットを用いて形成された、膜厚３５ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物半導体
膜を、酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂ、及び酸化物半導体膜３２ａとして
用いる。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸
素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理
）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うこ
とが好ましい。このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水
素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（
真性）化またはｉ型に限りなく近い酸化物半導体膜とすることができる。
次いで、図１１（Ａ）に示すように、酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂ、及
び酸化物半導体膜３２ａを覆うように、絶縁膜１３上に絶縁膜１５ａ及び絶縁膜１５ｂを
順に積層するように形成する。
絶縁膜１５ｂは、絶縁膜１５ａを形成した後、大気に曝すことなく連続的に形成すること
が好ましい。絶縁膜１５ａを形成した後、大気開放せず、原料ガスの流量、圧力、高周波
電力及び基板温度の一以上を調整して、絶縁膜１５ｂを連続的に形成することで、絶縁膜
１５ａ、及び絶縁膜１５ｂにおける界面の不純物濃度を低減することができると共に、絶
縁膜１５ｂに含まれる酸素を酸化物半導体膜１４Ａ及び酸化物半導体膜１４Ｂに移動させ
ることが可能であり、酸化物半導体膜１４Ａ及び酸化物半導体膜１４Ｂの酸素欠損量を低
減することができる。
プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上４００℃
以下、さらに好ましくは２００℃以上３７０℃以下に保持し、処理室に原料ガスを導入し
て処理室内における圧力を３０Ｐａ以上２５０Ｐａ以下、さらに好ましくは４０Ｐａ以上
２００Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、絶
縁膜１５ａとして酸化珪素膜または酸化窒化珪素膜を形成する。
絶縁膜１５ａの原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いるこ
とが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシ
ラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸
化窒素等がある。
上記条件を用いることで、絶縁膜１５ａとして酸素を透過する酸化物絶縁膜を形成するこ
とができる。また、絶縁膜１５ａを設けることで、後に形成する絶縁膜１５ｂの形成工程
において、酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂ、及び酸化物半導体膜３２ａへ
のダメージ低減が可能である。
なお、シリコンを含む堆積性気体に対する酸化性気体量を１００倍以上とすることで、絶
縁膜１５ａにおける水素の含有量を低減することが可能であると共に、絶縁膜１５ａに含
まれるダングリングボンドを低減することができる。絶縁膜１５ｂから移動する酸素は、
絶縁膜１５ａに含まれるダングリングボンドによって捕獲される場合があるため、絶縁膜
１５ｂに含まれる酸素を効率よく酸化物半導体膜１４Ａ及び酸化物半導体膜１４Ｂへ移動
させ、酸化物半導体膜１４Ａ及び酸化物半導体膜１４Ｂに含まれる酸素欠損を補填するこ
とが可能である。この結果、酸化物半導体膜１４Ａ及び酸化物半導体膜１４Ｂに混入する
水素量を低減できると共に酸化物半導体膜１４Ａ及び酸化物半導体膜１４Ｂに含まれる酸
素欠損を低減させることが可能である。そのため、トランジスタ１０Ａ及びトランジスタ
１０Ｂの閾値電圧のマイナスシフトを抑制することができると共に、トランジスタ１０Ａ
及びトランジスタ１０Ｂのオフ電流を低減することができる。
本作製方法では、絶縁膜１５ａとして、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃ
ｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を３５０℃と
し、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの高周波電力を平行平板電極に供給
したプラズマＣＶＤ法により、厚さ５０ｎｍの酸化窒化珪素膜を形成する。なお、プラズ
マＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり
、供給した電力を単位面積あたりの電力（電力密度）に換算すると１．６×１０－２Ｗ／
ｃｍ２である。当該条件により、酸素を透過する酸化窒化珪素膜を形成することができる
。
絶縁膜１５ｂとして、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を
１８０℃以上２６０℃以下、さらに好ましくは１８０℃以上２３０℃以下に保持し、処理
室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに
好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ
／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５
Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化珪素膜または酸化窒化珪素膜を
形成する。
絶縁膜１５ｂの成膜条件として、上記圧力の処理室において上記パワー密度の高周波電力
を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、
原料ガスの酸化が進むため、絶縁膜１５ｂ中における酸素含有量が化学量論的組成よりも
多くなる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱
いため、加熱により酸素の一部が脱離する。この結果、化学量論的組成よりも多くの酸素
を含み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる。また、
酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂ、及び酸化物半導体膜３２ａ上に絶縁膜１
５ａが設けられているため、絶縁膜１５ｂの形成工程において、絶縁膜１５ａが酸化物半
導体膜１４Ａ、酸化物半導体膜１４Ｂ、及び酸化物半導体膜３２ａの保護をする機能を有
する。この結果、酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂ、及び酸化物半導体膜３
２ａへのダメージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜１５ｂを形
成することができる。
本作製方法では、絶縁膜１５ｂとして、流量１６０ｓｃｃｍのシラン及び流量３０００ｓ
ｃｃｍの一酸化二窒素を原料ガスとし、反応室の圧力を２００Ｐａ、基板温度を２２０℃
とし、２７．１２ＭＨｚの高周波電源を用いて１５００Ｗの高周波電力を平行平板電極に
供給したプラズマＣＶＤ法により、厚さ２００ｎｍの酸化窒化珪素膜を形成する。なお、
プラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置
であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると２．５×１０－
１Ｗ／ｃｍ２である。
次いで、図１１（Ｂ）に示すように、酸化物半導体膜１４Ａと重なる位置において、絶縁
膜１５ａ及び絶縁膜１５ｂに、開口部２３Ａ及び開口部２４Ａを、酸化物半導体膜１４Ｂ
と重なる位置において、絶縁膜１５ａ及び絶縁膜１５ｂに開口部２３Ｂ及び開口部２４Ｂ
を、それぞれ形成する。
なお、開口部２３Ａ及び開口部２４Ａと、開口部２３Ｂ及び開口部２４Ｂの形成時におい
て、オーバーエッチングにより酸化物半導体膜１４Ａ及び酸化物半導体膜１４Ｂの一部が
エッチングされ、酸化物半導体膜１４Ａ及び酸化物半導体膜１４Ｂに凹部が形成される場
合がある。なお、開口部２３Ａ及び開口部２４Ａと、開口部２３Ｂ及び開口部２４Ｂとは
、ウェットエッチング法、ドライエッチング法、またはウェットエッチング法とドライエ
ッチング法を組み合わせたエッチング法にて形成することができる。
次いで、開口部２３Ａ及び開口部２４Ａと、開口部２３Ｂ及び開口部２４Ｂとを覆うよう
に、絶縁膜１５ｂ上に導電膜を形成した後、当該導電膜の形状をエッチング等により加工
することにより、酸化物半導体膜１４Ａに接する導電膜１６Ａ及び導電膜１７Ａと、酸化
物半導体膜１４Ｂに接する導電膜１６Ｂ及び導電膜１７Ｂとを形成する（図１２（Ａ）参
照）。導電膜１６Ａ及び導電膜１７Ａと、導電膜１６Ｂ及び導電膜１７Ｂとは、導電膜１
２Ａ及び導電膜１２Ｂと同じ導電性材料を用いることができる。
本作製方法では、膜厚３５ｎｍのチタン膜と、膜厚２００ｎｍの銅膜とを下から順に積層
させることで得られる導電膜を、導電膜１６Ａ及び導電膜１７Ａと、導電膜１６Ｂ及び導
電膜１７Ｂとして用いる。
次いで、図１２（Ｂ）に示すように、導電膜１６Ａ及び導電膜１７Ａと、導電膜１６Ｂ及
び導電膜１７Ｂとを覆うように、絶縁膜１５ｂ上に、絶縁膜２０ａ、絶縁層２０ｂを形成
する。
絶縁膜２０ａは、絶縁層１５ａと同様の材料および作製方法を用いて形成することができ
る。また、絶縁層２０ｂは絶縁膜１５ｂと同様の材料及び同様の作製方法を用いて、形成
することができる。
本作製方法では、絶縁膜２０ａとして、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃ
ｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を３５０℃と
し、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの高周波電力を平行平板電極に供給
したプラズマＣＶＤ法により、厚さ５０ｎｍの酸化窒化珪素膜を形成する。なお、プラズ
マＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり
、供給した電力を単位面積あたりの電力（電力密度）に換算すると１．６×１０－２Ｗ／
ｃｍ２である。当該条件により、酸素を透過する酸化窒化珪素膜を形成することができる
。また、絶縁膜２０ｂとして、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの
一酸化二窒素を原料ガスとし、反応室の圧力を２００Ｐａ、基板温度を２２０℃とし、２
７．１２ＭＨｚの高周波電源を用いて１５００Ｗの高周波電力を平行平板電極に供給した
プラズマＣＶＤ法により、厚さ２００ｎｍの酸化窒化珪素膜を形成する。なお、プラズマ
ＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、
供給した電力を単位面積あたりの電力（電力密度）に換算すると２．５×１０－１Ｗ／ｃ
ｍ２である。
次いで、絶縁膜２０ｂを形成した後に加熱処理を行い、絶縁膜１５ａまたは絶縁膜１５ｂ
に含まれる酸素を酸化物半導体膜１４Ａ及び酸化物半導体膜１４Ｂに移動させ、酸化物半
導体膜１４Ａ及び酸化物半導体膜１４Ｂの酸素欠損を補填することが好ましい。なお、該
加熱処理は、酸化物半導体膜１４Ａ及び酸化物半導体膜１４Ｂの脱水素化または脱水化を
行う加熱処理として行えばよい。具体的に、本作製方法では、窒素及び酸素雰囲気下にお
いて、３５０℃、１時間の加熱処理を行う。
上記一連の工程により、トランジスタ１０Ａ及びトランジスタ１０Ｂが形成される。
次いで、図１３（Ａ）に示すように、絶縁膜１５ａ及び絶縁膜１５ｂ、絶縁膜２０ａ、絶
縁膜ｂを部分的にエッチングすることで、開口部６０を形成する。開口部６０において、
酸化物半導体膜３２ａは、一部または全てが露出する。
次いで、開口部６０を覆うように、絶縁膜２０ｂ上に、絶縁膜２１及び絶縁膜６１を順に
積層するように形成する。絶縁膜２１は、開口部６０において酸化物半導体膜３２ａと接
する。
絶縁膜２１として、例えば、ＣＶＤ法などを用いて形成された、窒化珪素膜、窒化酸化珪
素膜、窒化アルミニウム膜、窒化酸化アルミニウム膜などの窒化物絶縁膜を用いることが
できる。開口部６０において酸化物半導体膜３２ａに接するように窒化物絶縁膜である絶
縁膜２１を形成することで、酸化物半導体膜３２ａの導電性を高めることができる。導電
性が高められた酸化物半導体膜３２ａを、図１３（Ｂ）では金属酸化物膜３２として示す
。
本作製方法では、絶縁膜２１として、流量５０ｓｃｃｍのシランと、流量５０００ｓｃｃ
ｍの窒素と、流量１００ｓｃｃｍのアンモニアとを原料ガスとし、処理室の圧力を１００
Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を用いて１０００Ｗ（電
力密度としては１．６×１０－１Ｗ／ｃｍ２）の高周波電力を平行平板電極に供給したプ
ラズマＣＶＤ法により、厚さ１００ｎｍの窒化珪素膜を形成する。
絶縁膜６１は、絶縁膜２１よりも比誘電率が低く、内部応力が小さい絶縁膜を用いること
が望ましい。具体的に、絶縁膜６１として、例えば、酸化珪素膜、酸化窒化珪素膜、酸化
アルミニウムなどを用いることができる。
なお、絶縁膜６１は必ずしも設ける必要はない。ただし、絶縁膜６１は絶縁膜２１と共に
、画素の容量素子の誘電体膜としての機能を有する。絶縁膜２１は、酸化珪素などの酸化
物絶縁膜に比べて、比誘電率が高く、内部応力が大きい傾向を有する。そのため、容量素
子の誘電体膜として絶縁膜６１を用いずに絶縁膜２１だけを用いる場合、絶縁膜２１の膜
厚が小さいと容量素子の容量値が大きくなりすぎてしまい、画像信号の画素への書き込み
の速度を低消費電力にて高めることが難しくなる。逆に、絶縁膜２１の膜厚が大きいと、
内部応力が大きくなりすぎて、トランジスタの閾値電圧がシフトするなど、半導体膜を用
いて形成される半導体素子の特性が悪化する恐れが生じる。また、絶縁膜２１の内部応力
が大きくなりすぎると、絶縁膜２１が基板１１から剥離しやすくなり、歩留りの向上を妨
げる。一方、絶縁膜２１よりも比誘電率の低い酸化珪素などの絶縁物を用いた絶縁膜６１
を、絶縁膜２１と共に、画素の容量素子の誘電体膜として用いる場合、誘電体膜の誘電率
を、絶縁膜２１の膜厚を大きくすることなく所望の値に調整することができる。
例えば、絶縁膜６１として、有機シランガスを用いたＣＶＤ法により形成した酸化珪素膜
を用いることができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（
ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメ
チルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（Ｏ
ＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ
２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などを用い
ることができる。
本作製方法では、絶縁膜６１として、珪酸エチルを用いたＣＶＤ法により形成した膜厚３
２０ｎｍの酸化珪素膜を用いる。
次いで、図１４（Ａ）に示すように、絶縁膜２１及び絶縁膜６１を部分的にエッチングす
ることで、開口部３６を形成する。開口部３６において、導電膜１７Ｂの少なくとも一部
が露出する。
次いで、図１４（Ｂ）に示すように、絶縁膜６１上に透明導電膜を形成し、エッチング等
により当該透明導電膜の形状を加工することで、導電膜２２Ａ及び導電膜３７を形成する
。導電膜２２Ａは、酸化物半導体膜１４Ａを間に挟んで導電膜１２Ａと重なる位置に設け
られる。また、導電膜３７は、開口部３６において導電膜１７Ｂに接続されている。
なお、導電膜１２Ａ及び導電膜３７を形成するのに用いられる透明導電膜としては、酸化
タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、
酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム
錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛、酸化珪素を
添加したインジウム錫酸化物等を含む導電膜を用いることができる。
本作製方法では、膜厚１１０ｎｍの、酸化珪素を添加したインジウム錫酸化物等を含む導
電膜を用いて、導電膜１２Ａ及び導電膜３７を形成する。
導電膜１２Ａ及び導電膜３７を形成した後、加熱処理を行ってもよい。加熱処理は、例え
ば、窒素雰囲気下において、２５０℃、１時間で行えばよい。
なお、上記記載の、導電膜、絶縁膜、酸化物半導体膜、金属酸化物膜などの様々な膜はス
パッタリング法やＰＥＣＶＤ法により形成することができるが、他の方法、例えば、熱Ｃ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい
。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法を用いても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧ま
たは減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を
成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層され
て薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返
すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順
序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微
細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、本明細書に記載の導電膜、絶縁膜、酸化物
半導体膜、金属酸化物膜などの様々な膜を形成することができ、例えば、Ｉｎ－Ｇａ－Ｚ
ｎＯ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル
亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また
、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学
式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガ
リウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、
ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる
。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキ
スジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオ
ゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化
学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチ
ルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気
化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルア
ルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジ
メチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，
２，６，６－テトラメチル－３，５－ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２
、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６
ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代え
てＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ－Ｇａ－ＺｎＯ膜
を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ－Ｏ
層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成
し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお
、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ－Ｇａ－Ｏ層
やＩｎ－Ｚｎ－Ｏ層、Ｇａ－Ｚｎ－Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ
３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良い
が、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて
、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ
（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２
Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
次いで、導電膜３７上に配向膜を形成することで、素子基板を形成することができる。
配向膜は、ポリイミド、ポリビニルアルコールなどの有機樹脂を用いて形成することがで
き、その表面には、ラビングなどの、液晶分子を一定方向に配列させるための配向処理が
施されている。ラビングは、配向膜に接するように、ナイロンなどの布を巻いたローラー
を回転させて、上記配向膜の表面を一定方向に擦ることで、行うことができる。なお、酸
化珪素などの無機材料を用い、配向処理を施すことなく、蒸着法で配向特性を有する配向
膜を直接形成することも可能である。
素子基板と対向基板を形成した後は、図６に示すように基板１１と基板４０の間に液晶層
４６を封入すれば、液晶表示装置のパネルを形成することができる。液晶層４６を形成す
るために行われる液晶の注入は、ディスペンサ式（滴下式）を用いても良いし、ディップ
式（汲み上げ式）を用いていても良い。
〈作製方法例２〉
次いで、本発明の一態様にかかる半導体装置の作製方法の別の一例について、図１０と、
図１５乃至図１７とを用いて説明する。
まず、図１０（Ｂ）に示す工程まで上述した作製方法と同様に行った後、図１５（Ａ）に
示すように、酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂ、及び酸化物半導体膜３２ａ
を覆うように、絶縁膜１３上に絶縁膜２０ａ及び絶縁膜２０ｂを、順に積層するように形
成する。
絶縁膜２０ｂは、絶縁膜２０ａを形成した後、大気に曝すことなく連続的に形成すること
が好ましい。絶縁膜２０ａを形成した後、大気開放せず、原料ガスの流量、圧力、高周波
電力及び基板温度の一以上を調整して、絶縁膜２０ｂを連続的に形成することで、絶縁膜
２０ａ、及び絶縁膜２０ｂにおける界面の不純物濃度を低減することができると共に、絶
縁膜２０ｂに含まれる酸素を酸化物半導体膜１４Ａ及び酸化物半導体膜１４Ｂに移動させ
ることが可能であり、酸化物半導体膜１４Ａ及び酸化物半導体膜１４Ｂの酸素欠損量を低
減することができる。
プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上４００℃
以下、さらに好ましくは２００℃以上３７０℃以下に保持し、処理室に原料ガスを導入し
て処理室内における圧力を３０Ｐａ以上２５０Ｐａ以下、さらに好ましくは４０Ｐａ以上
２００Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、絶
縁膜２０ａとして酸化珪素膜または酸化窒化珪素膜を形成する。
絶縁膜２０ａの原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いるこ
とが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシ
ラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸
化窒素等がある。
上記条件を用いることで、絶縁膜２０ａとして酸素を透過する酸化物絶縁膜を形成するこ
とができる。また、絶縁膜２０ａを設けることで、後に形成する絶縁膜２０ｂの形成工程
において、酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂ、及び酸化物半導体膜３２ａへ
のダメージ低減が可能である。
なお、シリコンを含む堆積性気体に対する酸化性気体量を１００倍以上とすることで、絶
縁膜２０ａにおける水素の含有量を低減することが可能であると共に、絶縁膜２０ａに含
まれるダングリングボンドを低減することができる。絶縁膜２０ｂから移動する酸素は、
絶縁膜２０ａに含まれるダングリングボンドによって捕獲される場合があるため、絶縁膜
２０ｂに含まれる酸素を効率よく酸化物半導体膜１４Ａ及び酸化物半導体膜１４Ｂへ移動
させ、酸化物半導体膜１４Ａ及び酸化物半導体膜１４Ｂに含まれる酸素欠損を補填するこ
とが可能である。この結果、酸化物半導体膜１４Ａ及び酸化物半導体膜１４Ｂに混入する
水素量を低減できると共に酸化物半導体膜１４Ａ及び酸化物半導体膜１４Ｂに含まれる酸
素欠損を低減させることが可能である。そのため、トランジスタ１０Ａ及びトランジスタ
１０Ｂの閾値電圧のマイナスシフトを抑制することができると共に、トランジスタ１０Ａ
及びトランジスタ１０Ｂのオフ電流を低減することができる。
本作製方法では、絶縁膜２０ａとして、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃ
ｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を３５０℃と
し、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの高周波電力を平行平板電極に供給
したプラズマＣＶＤ法により、厚さ５０ｎｍの酸化窒化珪素膜を形成する。なお、プラズ
マＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり
、供給した電力を単位面積あたりの電力（電力密度）に換算すると１．６×１０－２Ｗ／
ｃｍ２である。当該条件により、酸素を透過する酸化窒化珪素膜を形成することができる
。
また、絶縁膜２０ｂとして、プラズマＣＶＤ装置の真空排気された処理室内に載置された
基板を１８０℃以上２６０℃以下、さらに好ましくは１８０℃以上２３０℃以下に保持し
、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、
さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．
１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０
．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化珪素膜または酸化窒化珪
素膜を形成する。
絶縁膜２０ｂの成膜条件として、上記圧力の処理室において上記パワー密度の高周波電力
を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、
原料ガスの酸化が進むため、絶縁膜２０ｂ中における酸素含有量が化学量論的組成よりも
多くなる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱
いため、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素より
も多くの酸素を含み、加熱により酸素の一部が脱離し、酸化物絶縁膜を形成することがで
きる。また、酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂ、及び酸化物半導体膜３２ａ
上に絶縁膜２０ａが設けられているため、絶縁膜２０ｂの形成工程において、絶縁膜２０
ａが酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂ、及び酸化物半導体膜３２ａの保護を
する機能を有する。この結果、酸化物半導体膜１４Ａ、酸化物半導体膜１４Ｂ、及び酸化
物半導体膜３２ａへのダメージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁
膜２０ｂを形成することができる。
本作製方法では、絶縁膜２０として、流量１６０ｓｃｃｍのシラン及び流量３０００ｓｃ
ｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃と
し、２７．１２ＭＨｚの高周波電源を用いて１５００Ｗの高周波電力を平行平板電極に供
給したプラズマＣＶＤ法により、厚さ４００ｎｍの酸化窒化珪素膜を形成する。なお、プ
ラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置で
あり、供給した電力を単位面積あたりの電力（電力密度）に換算すると２．５×１０－１
Ｗ／ｃｍ２である。
次いで、絶縁膜２０ｂを形成した後に加熱処理を行い、絶縁膜２０ａまたは絶縁膜２０ｂ
に含まれる酸素を酸化物半導体膜１４Ａ及び酸化物半導体膜１４Ｂに移動させ、酸化物半
導体膜１４Ａ及び酸化物半導体膜１４Ｂの酸素欠損を補填することが好ましい。なお、該
加熱処理は、酸化物半導体膜１４Ａ及び酸化物半導体膜１４Ｂの脱水素化または脱水化を
行う加熱処理として行えばよい。具体的に、本作製方法では、窒素及び酸素雰囲気下にお
いて、３５０℃、１時間の加熱処理を行う。
次いで、図１５（Ｂ）に示すように、酸化物半導体膜１４Ａと重なる位置において、絶縁
膜２０ａ及び絶縁膜２０ｂに開口部２３Ａ及び開口部２４Ａを、酸化物半導体膜１４Ｂと
重なる位置において、絶縁膜２０ａ及び絶縁膜２０ｂに開口部２３Ｂ及び開口部２４Ｂを
、酸化物半導体膜３２ａと重なる位置において、絶縁膜２０ａ及び絶縁膜２０ｂに開口部
６０を、それぞれ形成する。
なお、開口部２３Ａ及び開口部２４Ａと、開口部２３Ｂ及び開口部２４Ｂと、開口部６０
の形成時において、オーバーエッチングにより酸化物半導体膜１４Ａ、酸化物半導体膜１
４Ｂ、及び酸化物半導体膜３２ａの一部がエッチングされ、酸化物半導体膜１４Ａ、酸化
物半導体膜１４Ｂ、及び酸化物半導体膜３２ａに凹部が形成される場合がある。なお、開
口部２３Ａ及び開口部２４Ａと、開口部２３Ｂ及び開口部２４Ｂと、開口部６０とは、ウ
ェットエッチング法、ドライエッチング法、またはウェットエッチング法とドライエッチ
ング法を組み合わせたエッチング法にて形成することができる。
次いで、開口部２３Ａ及び開口部２４Ａと、開口部２３Ｂ及び開口部２４Ｂと、開口部６
０を覆うように、絶縁膜２０ａ及び絶縁膜２０ｂ上に導電膜を形成した後、当該導電膜の
形状をエッチング等により加工することにより、酸化物半導体膜１４Ａに接する導電膜１
６Ａ及び導電膜１７Ａと、酸化物半導体膜１４Ｂに接する導電膜１６Ｂ及び導電膜１７Ｂ
とを形成する（図１６（Ａ）参照）。導電膜１６Ａ及び導電膜１７Ａと、導電膜１６Ｂ及
び導電膜１７Ｂとは、導電膜１２Ａ及び導電膜１２Ｂと同じ導電性材料を用いることがで
きる。
上記一連の工程により、トランジスタ１０Ａ及びトランジスタ１０Ｂが形成される。
次いで、図１６（Ｂ）に示すように、導電膜１６Ａ及び導電膜１７Ａと、導電膜１６Ｂ及
び導電膜１７Ｂと、開口部６０とを覆うように、絶縁膜２０ａ及び絶縁膜２０ｂ上に、絶
縁膜２１及び絶縁膜６１を順に積層するように形成する。絶縁膜２１は、開口部６０にお
いて酸化物半導体膜３２ａと接する。なお、絶縁膜２１及び絶縁膜６１に用いられる絶縁
膜の種類、膜厚、及び作製方法については、図１０乃至図１４を用いて説明した、上述の
作製方法を参照することができる。
開口部６０において酸化物半導体膜３２ａに接するように窒化物絶縁膜である絶縁膜２１
を形成することで、酸化物半導体膜３２ａの導電性を高めることができる。導電性が高め
られた酸化物半導体膜３２ａを、図１６（Ｂ）では金属酸化物膜３２として示す。
次いで、図１７（Ａ）に示すように、絶縁膜２１及び絶縁膜６１を部分的にエッチングす
ることで、開口部３６を形成する。開口部３６において、導電膜１７Ｂの少なくとも一部
が露出する。
次いで、図１７（Ｂ）に示すように、絶縁膜６１上に透明導電膜を形成し、エッチング等
により当該透明導電膜の形状を加工することで、導電膜２２Ａ及び導電膜３７を形成する
。導電膜２２Ａは、酸化物半導体膜１４Ａを間に挟んで導電膜１２Ａと重なる位置に設け
られる。また、導電膜３７は、開口部３６において導電膜１７Ｂに接続されている。
なお、導電膜２２及び導電膜３７を形成するのに用いられる透明導電膜の種類、膜厚、及
び作製方法については、図１０乃至図１４を用いて説明した、上述の作製方法を参照する
ことができる。
導電膜２２及び導電膜３７を形成した後、加熱処理を行ってもよい。加熱処理は、例えば
、窒素雰囲気下において、２５０℃、１時間で行えばよい。
次いで、導電膜３７上に配向膜を形成することで、素子基板を形成することができる。
〈順序回路の構成例〉
次いで、本発明の一態様にかかる半導体装置が有する順序回路の構成例を、図１８に示す
。
図１８に示す順序回路ＳＲは、トランジスタＭ１乃至トランジスタＭ１５と、容量素子Ｃ
１及び容量素子Ｃ２を有する。そして、図１８では、トランジスタＭ１乃至トランジスタ
Ｍ１５のうち、トランジスタＭ５乃至トランジスタＭ７以外の全てのトランジスタが、Ｓ
－Ｃｈａｎｎｅｌ構造を有する場合を例示している。ただし、本発明の一態様では、トラ
ンジスタＭ１乃至トランジスタＭ１５の全てがＳ－Ｃｈａｎｎｅｌ構造を有していても良
い。或いは、トランジスタＭ１乃至トランジスタＭ１５のうちのいずれか一つまたは複数
が、Ｓ－Ｃｈａｎｎｅｌ構造を有していても良い。
具体的に、トランジスタＭ３、トランジスタＭ１２、及びトランジスタＭ１３のゲートは
、信号ＬＩＮの与えられる配線に電気的に接続されている。トランジスタＭ３、トランジ
スタＭ５、トランジスタＭ７のソースまたはドレインの一方は、ハイレベルの電位ＶＤＤ
が与えられる配線に電気的に接続されている。トランジスタＭ３のソースまたはドレイン
の他方は、トランジスタＭ１５のソースまたはドレインの一方に電気的に接続されている
。トランジスタＭ１０のソースまたはドレインは、一方がトランジスタＭ１５のソースま
たはドレインの一方に電気的に接続され、他方がトランジスタＭ１１のソースまたはドレ
インの一方に電気的に接続されている。
トランジスタＭ１１、トランジスタＭ１３、トランジスタＭ１４、及びトランジスタＭ２
のソースまたはドレインの一方は、電位ＶＳＳが与えられる配線に電気的に接続されてい
る。トランジスタＭ１０、トランジスタＭ１１、トランジスタＭ１４、トランジスタＭ２
のゲートは、トランジスタＭ６、トランジスタＭ７、トランジスタＭ８のソースまたはド
レインの一方と、トランジスタＭ１２のソースまたはドレインの一方とに電気的に接続さ
れている。
トランジスタＭ５のゲートは、信号ＣＬＫ３の与えられる配線に電気的に接続されている
。トランジスタＭ６のゲートは、信号ＣＬＫ２の与えられる配線に電気的に接続されてい
る。トランジスタＭ５のソースまたはドレインの他方は、トランジスタＭ６のソースまた
はドレインの他方に電気的に接続されている。トランジスタＭ７のゲートは、信号ＲＩＮ
の与えられる配線に電気的に接続されている。
トランジスタＭ８のゲートは、信号ＩＮＩ＿ＲＥＳの与えられる配線に電気的に接続され
ている。トランジスタＭ８のソースまたはドレインの他方は、電位ＶＤＤが与えられる配
線に電気的に接続されている。トランジスタＭ４のゲートは、電位ＶＤＤが与えられる配
線に電気的に接続されている。トランジスタＭ４のソースまたはドレインの一方は、トラ
ンジスタＭ３のソースまたはドレインの他方に電気的に接続されている。トランジスタＭ
４のソースまたはドレインの他方は、トランジスタＭ９のゲートに電気的に接続されてい
る。トランジスタＭ９のソースまたはドレインの一方は、信号ＣＬＫ１の与えられる配線
に電気的に接続されている。トランジスタＭ９のソースまたはドレインの他方と、トラン
ジスタＭ１４のソースまたはドレインの一方とは、信号ＳＲＯＵＴの与えられる配線に電
気的に接続されている。
トランジスタＭ１５のソースまたはドレインの一方は、トランジスタＭ１のゲートに電気
的に接続されている。トランジスタＭ１５のゲートは、電位ＶＤＤが与えられる配線に電
気的に接続されている。トランジスタＭ１のソースまたはドレインの一方は、信号ＰＷＣ
１の与えられる配線に電気的に接続されている。トランジスタＭ１のソースまたはドレイ
ンの他方と、トランジスタＭ２のソースまたはドレインの他方とは、信号ＯＵＴの与えら
れる配線に電気的に接続されている。
容量素子Ｃ１が有する一対の電極は、一方が電位ＶＳＳの与えられる配線に電気的に接続
されており、他方がトランジスタＭ２のゲートに電気的に接続されている。容量素子Ｃ２
が有する一対の電極は、一方がトランジスタＭ１５のソースまたはドレインの他方に電気
的に接続されており、他方が信号ＯＵＴの与えられる配線に電気的に接続されている。
図２または図４に示したトランジスタ１０は、トランジスタＭ１乃至トランジスタＭ４ま
たはトランジスタＭ８乃至トランジスタＭ１５として用いることができる。また、図１ま
たは図３に示したトランジスタ１０は、トランジスタＭ５乃至トランジスタＭ７として用
いることができる。
次いで、図１９に、図１８に示す順序回路ＳＲを複数段接続させることで構成されるシフ
トレジスタを、一例として示す。図１９に示すシフトレジスタは、ｙ個の順序回路ＳＲ（
ｙは２以上の自然数）を有する。ｙ個の順序回路ＳＲは、それぞれ、図１８に示した順序
回路ＳＲと同じ構成を有する。
また、図１９に示すシフトレジスタは、ｙ個の順序回路ＳＲの後段に、ｙ＋１段目の順序
回路ＳＲとｙ＋２段目の順序回路ＳＲとをさらに有する。ｙ＋１段目の順序回路ＳＲとｙ
＋２段目の順序回路ＳＲは、トランジスタＭ７を有さない点において、図１８に示す順序
回路ＳＲと構成が異なる。すなわち、ｙ＋１段目の順序回路ＳＲとｙ＋２段目の順序回路
ＳＲは、トランジスタＭ２が有するゲートへの、電位ＶＤＤの供給を信号ＲＩＮに従って
制御する機能が設けられていない点において、図１８に示す順序回路ＳＲと構成が異なる
。
また、図１９に示したシフトレジスタにおいて、ｊ段目の順序回路ＳＲ（ｊは、ｙ以下の
自然数）に接続された各配線の位置を、図２０に模式的に示す。図１８に示す順序回路Ｓ
Ｒの場合、配線Ｔ１は信号ＬＩＮに対応し、配線Ｔ２は信号ＰＷＣ１に対応し、配線Ｔ３
は信号ＣＬＫ１に対応し、配線Ｔ４は信号ＣＬＫ２に対応し、配線Ｔ５は信号ＣＬＫ３に
対応し、配線Ｔ６は信号ＩＮＩ＿ＲＥＳに対応し、配線Ｔ７は信号ＳＲＯＵＴに対応し、
配線Ｔ８は信号ＯＵＴに対応し、配線Ｔ９は信号ＲＩＮに対応する。
図１９と図２０から分かるように、ｊ段目の順序回路ＳＲにおいて、配線Ｔ１には、ｊ－
１段目の順序回路ＳＲの配線Ｔ７から出力される信号ＳＲＯＵＴが、信号ＬＩＮとして与
えられる。ただし、１段目の順序回路ＳＲの配線Ｔ１には、スタートパルス信号ＳＰの電
位が与えられる構成とする。
また、図１８に示した順序回路ＳＲでは、信号ＣＬＫ１乃至信号ＣＬＫ３が配線Ｔ３乃至
配線Ｔ５それぞれ与えられている場合を例示しているが、図１９では、必ずしも図１８に
示した順序回路ＳＲの場合と同じく、配線Ｔ３乃至配線Ｔ５に信号ＣＬＫ１乃至信号ＣＬ
Ｋ３がそれぞれ与えられるとは限らない。
具体的に、４ｍ＋１段目の順序回路ＳＲでは、配線Ｔ３乃至配線Ｔ５に、信号ＣＬＫ１乃
至信号ＣＬＫ３がそれぞれ与えられている。４ｍ＋２段目の順序回路ＳＲでは、配線Ｔ３
乃至配線Ｔ５に、信号ＣＬＫ２乃至信号ＣＬＫ４がそれぞれ与えられている。４ｍ＋３段
目の順序回路ＳＲでは、配線Ｔ３乃至配線Ｔ５に、信号ＣＬＫ３、信号ＣＬＫ４、及び信
号ＣＬＫ１がそれぞれ与えられている。４ｍ＋４段目の順序回路ＳＲでは、配線Ｔ３乃至
配線Ｔ５に、信号ＣＬＫ４、信号ＣＬＫ１、及び信号ＣＬＫ２がそれぞれ与えられている
。ただし、ｍは、順序回路ＳＲの総数がｙであることを満たす、任意の整数とする。
また、ｊ段目の順序回路ＳＲにおいて、配線Ｔ９には、２つ後段の順序回路ＳＲの配線Ｔ
７から出力される信号ＳＲＯＵＴが、信号ＲＩＮとして与えられる。ただし、最後の２段
に相当するｙ＋１段目の順序回路ＳＲとｙ＋２段目の順序回路ＳＲとには、信号ＲＩＮは
与えられない。
〈表示装置の作製方法〉
次いで、本発明の一態様にかかる表示装置４００の作製方法について、図２１及び図２２
を用いて説明する。
まず、基板４６２上に絶縁膜４２０を形成し、絶縁膜４２０上に第１の素子層４１０を形
成する（図２１（Ａ）参照）。第１の素子層４１０には、半導体素子が設けられている。
或いは、第１の素子層４１０には、半導体素子に加え、表示素子、または画素電極などの
表示素子の一部が設けられていても良い。
基板４６２としては、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要
がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板４
６２として用いてもよい。
基板４６２にガラス基板を用いる場合、基板４６２と絶縁膜４２０との間に、酸化シリコ
ン膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化珪素膜等の絶縁膜を形成すると、ガラス基
板からの汚染を防止でき、好ましい。
絶縁膜４２０には、例えば、エポキシ樹脂、アラミド樹脂、アクリル樹脂、ポリイミド樹
脂、ポリアミド樹脂、ポリアミドイミド樹脂等の有機樹脂膜を用いることができる。中で
もポリイミド樹脂を用いると耐熱性が高いため好ましい。絶縁膜４２０として、例えば、
ポリイミド樹脂を用いる場合、該ポリイミド樹脂の膜厚は、３ｎｍ以上２０μｍ以下、好
ましくは５００ｎｍ以上２μｍ以下である。絶縁膜４２０として、ポリイミド樹脂を用い
る場合、スピンコート法、ディップコート法、ドクターブレード法等により形成すること
ができる。例えば、絶縁膜４２０としてポリイミド樹脂を用いる場合、ドクターブレード
法により、当該ポリイミド樹脂を用いた膜の一部を除去することで、所望の厚さを有する
絶縁膜４２０を得ることができる。
なお、第１の素子層４１０は、その作製工程における温度が室温以上３００℃以下である
と好ましい。例えば、第１の素子層４１０に含まれる、無機材料を用いた絶縁膜または導
電膜は、成膜温度が１５０℃以上３００℃以下、さらには２００℃以上２７０℃以下で形
成されることが好ましい。また、第１の素子層４１０に含まれる、有機樹脂材料を用いた
絶縁膜等は、成膜温度が室温以上１００℃以下で形成されると好ましい。
また、第１の素子層４１０に含まれるトランジスタの酸化物半導体膜には、後述するＣＡ
ＡＣ－ＯＳを用いることが好ましい。当該トランジスタの酸化物半導体膜にＣＡＡＣ－Ｏ
Ｓを用いると、例えば、表示装置４００を折り曲げる際に、チャネル形成領域にクラック
等が入りづらく、曲げに対する耐性を高めることが可能となる。
また、第１の素子層４１０に含まれる導電膜として、酸化シリコンを添加したインジウム
錫酸化物を用いると、表示装置４００を折り曲げる際に、当該導電膜にクラック等が入り
づらくなるため、好ましい。
次に、第１の素子層４１０と、仮支持基板４６６とを、剥離用接着剤４６４を用いて接着
し、基板４６２から絶縁膜４２０と第１の素子層４１０を剥離する。これにより、絶縁膜
４２０と第１の素子層４１０は、仮支持基板４６６側に設けられる（図２１（Ｂ）参照）
。
仮支持基板４６６としては、ガラス基板、石英基板、サファイア基板、セラミック基板、
金属基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を
有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いてもよい
。
剥離用接着剤４６４としては、水や溶媒に可溶なものや、紫外線などの照射により可塑化
させることが可能であるもののように、必要時に仮支持基板４６６と第１の素子層４１０
とを化学的もしくは物理的に分離することが可能な接着剤を用いる。
なお、仮支持基板４６６への転置工程は、様々な方法を適宜用いることができる。例えば
、基板４６２の絶縁膜４２０が形成されていない側、すなわち図２１（Ｂ）に示す下方側
より絶縁膜４２０にレーザ光４６８を照射することで、絶縁膜４２０を脆弱化させること
で基板４６２と絶縁膜４２０を剥離することができる。また、上記レーザ光４６８の照射
エネルギー密度を調整することで、基板４６２と絶縁膜４２０の密着性が高い領域と、基
板４６２と絶縁膜４２０の密着性が低い領域を作り分けてから剥離してもよい。
なお、本実施の形態においては、基板４６２と絶縁膜４２０の界面で剥離する方法につい
て例示したが、これに限定されない。例えば、絶縁膜４２０と第１の素子層４１０との界
面で剥離してもよい。
また、基板４６２と絶縁膜４２０との界面に液体を浸透させて基板４６２から絶縁膜４２
０を剥離してもよい。または、絶縁膜４２０と第１の素子層４１０との界面に液体を浸透
させて絶縁膜４２０から第１の素子層４１０を剥離してもよい。上記液体としては、例え
ば、水、極性溶媒等を用いることができる。絶縁膜４２０を剥離する界面、具体的には基
板４６２と絶縁膜４２０との界面または絶縁膜４２０と第１の素子層４１０との界面に液
体を浸透させることによって、第１の素子層４１０に与えられる剥離に伴い発生する静電
気等の影響を抑制することができる。
次に、接着層４１８を用いて、絶縁膜４２０に第１の基板４０１を接着させる（図２１（
Ｃ）参照）。
次に、剥離用接着剤４６４を溶解または可塑化させて、第１の素子層４１０から剥離用接
着剤４６４及び仮支持基板４６６を取り外す（図２１（Ｄ）参照）。
なお、第１の素子層４１０の表面が露出するように剥離用接着剤４６４を水や溶媒などで
除去すると好ましい。
以上により、第１の基板４０１上に第１の素子層４１０を作製することができる。
次に、図２１（Ａ）乃至図２１（Ｄ）に示す工程と同様の形成方法により、第２の基板４
０５と、第２の基板４０５上の接着層４１２と、接着層４１２上の絶縁膜４４０と、第２
の素子層４１１と、を形成する（図２２（Ａ）参照）。
第２の素子層４１１が有する絶縁膜４４０としては、絶縁膜４２０と同様の材料、ここで
は有機樹脂を用いて形成することができる。
次に、第１の素子層４１０と第２の素子層４１１の間に、封止層４３２を充填し、第１の
素子層４１０と第２の素子層４１１と、を貼り合わせる（図２２（Ｂ）参照）。
封止層４３２により、例えば、固体封止させることができる。ただし、封止層４３２とし
ては、可撓性を有する構成が好ましい。封止層４３２としては、例えば、ガラスフリット
などのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂
、熱硬化性の樹脂などの樹脂材料を用いることができる。
以上により、表示装置４００を作製することができる。
〈表示装置の作製方法２〉
次いで、本発明の一態様にかかる表示装置４００の別の作製方法について、図２３を用い
て説明する。なお、図２３では、絶縁膜４２０及び絶縁膜４４０として無機絶縁膜を用い
る構成について説明する。
まず、基板４６２上に剥離層４６３を形成する。次に、剥離層４６３上に絶縁膜４２０を
形成し、絶縁膜４２０上に第１の素子層４１０を形成する（図２３（Ａ）参照）。
剥離層４６３としては、例えば、タングステン、モリブデン、チタン、タンタル、ニオブ
、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オス
ミウム、イリジウム、シリコンから選択された元素、該元素を含む合金材料、または該元
素を含む化合物材料を含み、単層または積層された構造を用いることができる。また、シ
リコンを含む層の場合、該シリコンを含む層の結晶構造としては、非晶質、微結晶、多結
晶、単結晶のいずれでもよい。
剥離層４６３としては、スパッタリング法、ＰＥＣＶＤ法、塗布法、印刷法等により形成
できる。なお、塗布法は、スピンコーティング法、液滴吐出法、ディスペンス法を含む。
剥離層４６３が単層構造の場合、タングステン、モリブデン、またはタングステンとモリ
ブデンの混合物を含む層を形成することが好ましい。また、タングステンの酸化物もしく
は酸化窒化物を含む層、モリブデンの酸化物もしくは酸化窒化物を含む層、またはタング
ステンとモリブデンの混合物の酸化物もしくは酸化窒化物を含む層を形成してもよい。な
お、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金
に相当する。
また、剥離層４６３として、タングステンを含む層とタングステンの酸化物を含む層の積
層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化物で形成される
絶縁層を形成することで、タングステン層と絶縁層との界面に、タングステンの酸化物を
含む層が形成されることを活用してもよい。また、タングステンを含む層の表面を、熱酸
化処理、酸素プラズマ処理、一酸化二窒素（Ｎ２Ｏ）プラズマ処理、オゾン水等の酸化力
の強い溶液での処理等を行ってタングステンの酸化物を含む層を形成してもよい。またプ
ラズマ処理や加熱処理は、酸素、窒素、一酸化二窒素単独、あるいは該ガスとその他のガ
スとの混合気体雰囲気下で行ってもよい。上記プラズマ処理や加熱処理により、剥離層４
６３の表面状態を変えることにより、剥離層４６３と後に形成される絶縁膜４２０との密
着性を制御することが可能である。
絶縁膜４２０には、例えば、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜
、酸化アルミニウム膜などの透湿性の低い無機絶縁膜を用いることができる。上記無機絶
縁膜は、例えば、スパッタリング法、ＰＥＣＶＤ法等を用いて形成することができる。
次に、第１の素子層４１０と、仮支持基板４６６とを、剥離用接着剤４６４を用いて接着
し、剥離層４６３から絶縁膜４２０と第１の素子層４１０を剥離する。これにより、絶縁
膜４２０と第１の素子層４１０は、仮支持基板４６６側に設けられる（図２３（Ｂ）参照
）。
なお、仮支持基板４６６への転置工程は、様々な方法を適宜用いることができる。例えば
、剥離層４６３と絶縁膜４２０との界面に金属酸化膜を含む層を形成した場合は、該金属
酸化膜を結晶化により脆弱化して、剥離層４６３から絶縁膜４２０を剥離することができ
る。また、剥離層４６３をタングステン膜で形成した場合は、アンモニア水と過酸化水素
水の混合溶液によりタングステン膜をエッチングしながら剥離を行ってもよい。
また、剥離層４６３と絶縁膜４２０との界面に液体を浸透させて剥離層４６３から絶縁膜
４２０を剥離してもよい。上記液体としては、例えば、水、極性溶媒等を用いることがで
きる。絶縁膜４２０を剥離する界面、具体的には剥離層４６３と絶縁膜４２０との界面に
液体を浸透させることによって、第１の素子層４１０に与えられる剥離に伴い発生する静
電気等の影響を抑制することができる。
次に、絶縁膜４２０に接着層４１８を用いて第１の基板４０１を接着する（図２３（Ｃ）
参照）。
次に、剥離用接着剤４６４を溶解または可塑化させて、第１の素子層４１０から剥離用接
着剤４６４と仮支持基板４６６を取り除く（図２３（Ｄ）参照）。
なお、第１の素子層４１０の表面が露出するように剥離用接着剤４６４を水や溶媒などで
除去すると好ましい。
以上により、第１の基板４０１上に第１の素子層４１０を作製することができる。
次に、図２３（Ａ）乃至図２３（Ｄ）に示す工程と同様の形成方法により、第２の基板４
０５と、第２の基板４０５上の接着層４１２と、接着層４１２上の絶縁膜４４０と、第２
の素子層４１１と、を形成する。その後、第１の素子層４１０と第２の素子層４１１の間
に、封止層４３２を充填し、第１の素子層４１０と第２の素子層４１１と、を貼り合わせ
る。
最後に、接続電極に異方性導電膜とＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒ
ｃｕｉｔ）を貼り付ける。必要があればＩＣチップなどを実装させてもよい。
以上により、表示装置４００を作製することができる。
＜酸化物半導体の構造について＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられ
る。非単結晶酸化物半導体としては、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半
導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ－Ｏ
Ｓ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
＜ＣＡＡＣ－ＯＳ＞
まずは、ＣＡＡＣ－ＯＳについて説明する。なお、ＣＡＡＣ－ＯＳを、ＣＡＮＣ（Ｃ－Ａ
ｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこと
もできる。
ＣＡＡＣ－ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ－ＯＳの明視野像と回折パターンとの複合解析像（高分
解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方
、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーとも
いう。）を明確に確認することができない。そのため、ＣＡＡＣ－ＯＳは、結晶粒界に起
因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ－ＯＳについて説明する。図２４（Ａ）に、
試料面と略平行な方向から観察したＣＡＡＣ－ＯＳの断面の高分解能ＴＥＭ像を示す。高
分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ
Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、
特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日
本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ－ＡＲＭ２００Ｆなどによって行うこ
とができる。
図２４（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図２４（Ｂ）に示す。
図２４（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる
。金属原子の各層の配列は、ＣＡＡＣ－ＯＳの膜を形成する面（被形成面ともいう。）ま
たは上面の凹凸を反映しており、ＣＡＡＣ－ＯＳの被形成面または上面と平行となる。
図２４（Ｂ）に示すように、ＣＡＡＣ－ＯＳは特徴的な原子配列を有する。図２４（Ｃ）
は、特徴的な原子配列を、補助線で示したものである。図２４（Ｂ）および図２４（Ｃ）
より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットと
の傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペ
レットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板６１２０上のＣＡＡＣ－ＯＳのペレッ
ト６１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造と
なる（図２４（Ｄ）参照。）。図２４（Ｃ）で観察されたペレットとペレットとの間で傾
きが生じている箇所は、図２４（Ｄ）に示す領域６１６１に相当する。
また、図２５（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ－ＯＳの平面のＣｓ
補正高分解能ＴＥＭ像を示す。図２５（Ａ）の領域（１）、領域（２）および領域（３）
を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図２５（Ｂ）、図２５（Ｃ）および図
２５（Ｄ）に示す。図２５（Ｂ）、図２５（Ｃ）および図２５（Ｄ）より、ペレットは、
金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかし
ながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡ
ＡＣ－ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ
に対し、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行うと、図２６（Ａ）に示すよう
に回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺ
ｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ－ＯＳの結晶がｃ軸配向性
を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ－ＯＳのｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析では、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、ＣＡＡＣ－ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを
示している。より好ましいＣＡＡＣ－ＯＳは、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解
析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ－ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ－ｐｌａｎ
ｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉｎ
ＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ－ＯＳの場合は、２θを５６
°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（
φスキャン）を行っても、図２６（Ｂ）に示すように明瞭なピークは現れない。これに対
し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφス
キャンした場合、図２６（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピ
ークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ－ＯＳは、
ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ－ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ４の結晶を有するＣＡＡＣ－ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの
電子線を入射させると、図２７（Ａ）に示すような回折パターン（制限視野透過電子回折
パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の
結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、
ＣＡＡＣ－ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ
径が３００ｎｍの電子線を入射させたときの回折パターンを図２７（Ｂ）に示す。図２７
（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、
ＣＡＡＣ－ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。
なお、図２７（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面およ
び（１００）面などに起因すると考えられる。また、図２７（Ｂ）における第２リングは
（１１０）面などに起因すると考えられる。
また、ＣＡＡＣ－ＯＳは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠陥
としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡ
Ｃ－ＯＳは、不純物濃度の低い酸化物半導体ということもできる。また、ＣＡＡＣ－ＯＳ
は、酸素欠損の少ない酸化物半導体ということもできる。
酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源とな
る場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水
素を捕獲することによってキャリア発生源となる場合がある。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体は、キャリア密度を低くす
ることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸
化物半導体と呼ぶ。ＣＡＡＣ－ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、
高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、ＣＡＡ
Ｃ－ＯＳを用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリー
オンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な酸
化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲され
た電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことが
ある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジ
スタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ－ＯＳを用いたトランジス
タは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
また、ＣＡＡＣ－ＯＳは欠陥準位密度が低いため、光の照射などによって生成されたキャ
リアが、欠陥準位に捕獲されることが少ない。したがって、ＣＡＡＣ－ＯＳを用いたトラ
ンジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜微結晶酸化物半導体＞
次に、微結晶酸化物半導体について説明する。
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域
と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含
まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさで
あることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶
であるナノ結晶を有する酸化物半導体を、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ｎｃ－ＯＳは、例えば、高分解能
ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ
－ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ－Ｏ
Ｓの結晶部をペレットと呼ぶ場合がある。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるペレ
ット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、ｎｃ－ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合
がある。例えば、ｎｃ－ＯＳに対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装置
を用いて構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶面を示す
ピークが検出されない。また、ｎｃ－ＯＳに対し、ペレットよりも大きいプローブ径（例
えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと
、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳに対し、ペレッ
トの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折
を行うと、スポットが観測される。また、ｎｃ－ＯＳに対しナノビーム電子回折を行うと
、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リン
グ状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ－
ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体、またはＮＡＮＣ（Ｎｏｎ－Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ
）を有する酸化物半導体と呼ぶこともできる。
ｎｃ－ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ－ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ－ＯＳ
は、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ－ＯＳは、ＣＡ
ＡＣ－ＯＳと比べて欠陥準位密度が高くなる。
＜非晶質酸化物半導体＞
次に、非晶質酸化物半導体について説明する。
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物
半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌ
ａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導
体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体
に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観
測される。
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有
さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒｕ
ｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離まで
秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したが
って、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体を非晶
質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物
半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有することから、
例えば、ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳを、非晶質酸化物半導体または完全な非晶質酸
化物半導体と呼ぶことはできない。
＜非晶質ライク酸化物半導体＞
なお、酸化物半導体は、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する場合があ
る。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ－ｌｉ
ｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）と呼ぶ。
ａ－ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される
場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領
域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ－ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ－ｌｉｋｅ
ＯＳが、ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳを準
備する。いずれの試料もＩｎ－Ｇａ－Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料
は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、
ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ－Ｏ層を３層有し、またＧａ－Ｚｎ－Ｏ層を
６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これ
らの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度で
あり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の
間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見
なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ－ｂ面に対応する。
図２８は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である
。ただし、上述した格子縞の長さを結晶部の大きさとしている。図２８より、ａ－ｌｉｋ
ｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的
には、図２８中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度
の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ－／ｎｍ
２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ－ＯＳ
およびＣＡＡＣ－ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ－／
ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図
２８中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ－ＯＳおよ
びＣＡＡＣ－ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度で
あることがわかる。
このように、ａ－ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合があ
る。一方、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳは、電子照射による結晶部の成長がほとんど
見られないことがわかる。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－Ｏ
Ｓと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べ
て密度の低い構造である。具体的には、ａ－ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶
の密度の７８．６％以上９２．３％未満となる。また、ｎｃ－ＯＳの密度およびＣＡＡＣ
－ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶
の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ－ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ－ＯＳの密度およびＣＡＡＣ－ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、任意の組成における単結晶に相当する密度を見積もる
ことができる。任意の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせ
る割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない
種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ－ｌｉｋｅ ＯＳ、微結晶酸化物
半導体、ＣＡＡＣ－ＯＳのうち、二種以上を有する積層膜であってもよい。
＜成膜モデル＞
以下では、ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳの成膜モデルの一例について説明する。
図２９（Ａ）は、スパッタリング法によりＣＡＡＣ－ＯＳが成膜される様子を示した成膜
室内の模式図である。
ターゲット６１３０は、バッキングプレートに接着されている。バッキングプレートを介
してターゲット６１３０と向かい合う位置には、複数のマグネットが配置される。該複数
のマグネットによって磁場が生じている。マグネットの磁場を利用して成膜速度を高める
スパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
基板６１２０は、ターゲット６１３０と向かい合うように配置しており、その距離ｄ（タ
ーゲット－基板間距離（Ｔ－Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好まし
くは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸
素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１
Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで
、ターゲット６１３０に一定以上の電圧を印加することで、放電が始まり、プラズマが確
認される。なお、ターゲット６１３０の近傍には磁場によって、高密度プラズマ領域が形
成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン６１０１が
生じる。イオン６１０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａ
ｒ＋）などである。
ここで、ターゲット６１３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結
晶粒には劈開面が含まれる。図３０（Ａ）に、一例として、ターゲット６１３０に含まれ
るＩｎＧａＺｎＯ４の結晶の構造を示す。なお、図３０（Ａ）は、ｂ軸に平行な方向から
ＩｎＧａＺｎＯ４の結晶を観察した場合の構造である。図３０（Ａ）より、近接する二つ
のＧａ－Ｚｎ－Ｏ層において、それぞれの層における酸素原子同士が近距離に配置されて
いることがわかる。そして、酸素原子が負の電荷を有することにより、近接する二つのＧ
ａ－Ｚｎ－Ｏ層の間には斥力が生じる。その結果、ＩｎＧａＺｎＯ４の結晶は、近接する
二つのＧａ－Ｚｎ－Ｏ層の間に劈開面を有する。
高密度プラズマ領域で生じたイオン６１０１は、電界によってターゲット６１３０側に加
速され、やがてターゲット６１３０と衝突する。このとき、劈開面から平板状またはペレ
ット状のスパッタ粒子であるペレット６１００ａおよびペレット６１００ｂが剥離し、叩
き出される。なお、ペレット６１００ａおよびペレット６１００ｂは、イオン６１０１の
衝突の衝撃によって、構造に歪みが生じる場合がある。
ペレット６１００ａは、三角形、例えば正三角形の平面を有する平板状またはペレット状
のスパッタ粒子である。また、ペレット６１００ｂは、六角形、例えば正六角形の平面を
有する平板状またはペレット状のスパッタ粒子である。なお、ペレット６１００ａおよび
ペレット６１００ｂなどの平板状またはペレット状のスパッタ粒子を総称してペレット６
１００と呼ぶ。ペレット６１００の平面の形状は、三角形、六角形に限定されない、例え
ば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角
形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
ペレット６１００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが、
ペレット６１００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みのな
いペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。例えば、ペレッ
ト６１００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ
以下とする。また、例えば、ペレット６１００は、幅を１ｎｍ以上３ｎｍ以下、好ましく
は１．２ｎｍ以上２．５ｎｍ以下とする。ペレット６１００は、上述の図２８中の（１）
で説明した初期核に相当する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物を有するターゲット６１
３０にイオン６１０１を衝突させると、図３０（Ｂ）に示すように、Ｇａ－Ｚｎ－Ｏ層、
Ｉｎ－Ｏ層およびＧａ－Ｚｎ－Ｏ層の３層を有するペレット６１００が剥離する。図３０
（Ｃ）に、剥離したペレット６１００をｃ軸に平行な方向から観察した構造を示す。ペレ
ット６１００は、二つのＧａ－Ｚｎ－Ｏ層（パン）と、Ｉｎ－Ｏ層（具）と、を有するナ
ノサイズのサンドイッチ構造と呼ぶこともできる。
ペレット６１００は、プラズマを通過する際に、側面が負または正に帯電する場合がある
。ペレット６１００は、例えば、側面に位置する酸素原子が負に帯電する可能性がある。
側面が同じ極性の電荷を有することにより、電荷同士の反発が起こり、平板状またはペレ
ット状の形状を維持することが可能となる。なお、ＣＡＡＣ－ＯＳが、Ｉｎ－Ｇａ－Ｚｎ
酸化物である場合、インジウム原子と結合した酸素原子が負に帯電する可能性がある。ま
たは、インジウム原子、ガリウム原子または亜鉛原子と結合した酸素原子が負に帯電する
可能性がある。また、ペレット６１００は、プラズマを通過する際に、プラズマ中のイン
ジウム原子、ガリウム原子、亜鉛原子および酸素原子などと結合することで成長する場合
がある。上述の図２８中の（２）と（１）の大きさの違いが、プラズマ中での成長分に相
当する。ここで、基板６１２０が室温程度である場合、基板６１２０上におけるペレット
６１００の成長が起こりにくいためｎｃ－ＯＳとなる（図２９（Ｂ）参照。）。室温程度
で成膜できることから、基板６１２０が大面積である場合でもｎｃ－ＯＳの成膜が可能で
ある。なお、ペレット６１００をプラズマ中で成長させるためには、スパッタリング法に
おける成膜電力を高くすることが有効である。成膜電力を高くすることで、ペレット６１
００の構造を安定にすることができる。
図２９（Ａ）および図２９（Ｂ）に示すように、例えば、ペレット６１００は、プラズマ
中を凧のように飛翔し、ひらひらと基板６１２０上まで舞い上がっていく。ペレット６１
００は電荷を帯びているため、ほかのペレット６１００が既に堆積している領域が近づく
と、斥力が生じる。ここで、基板６１２０の上面では、基板６１２０の上面に平行な向き
の磁場（水平磁場ともいう。）が生じている。また、基板６１２０およびターゲット６１
３０間には、電位差が与えられるため、基板６１２０からターゲット６１３０に向かう方
向に電流が流れる。したがって、ペレット６１００は、基板６１２０の上面において、磁
場および電流の作用によって、力（ローレンツ力）を受ける。このことは、フレミングの
左手の法則によって理解できる。
ペレット６１００は、原子一つと比べると質量が大きい。そのため、基板６１２０の上面
を移動するためには何らかの力を外部から印加することが重要となる。その力の一つが磁
場および電流の作用で生じる力である可能性がある。なお、ペレット６１００に、基板６
１２０の上面を移動するために十分な力を与えるには、基板６１２０の上面において、基
板６１２０の上面に平行な向きの磁場が１０Ｇ以上、好ましくは２０Ｇ以上、さらに好ま
しくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい。または、基板
６１２０の上面において、基板６１２０の上面に平行な向きの磁場が、基板６１２０の上
面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上
、より好ましくは５倍以上となる領域を設けるとよい。
このとき、マグネットと基板６１２０とが相対的に移動すること、または回転することに
よって、基板６１２０の上面における水平磁場の向きは変化し続ける。したがって、基板
６１２０の上面において、ペレット６１００は、様々な方向から力を受け、様々な方向へ
移動することができる。
また、図２９（Ａ）に示すように基板６１２０が加熱されている場合、ペレット６１００
と基板６１２０との間で摩擦などによる抵抗が小さい状態となっている。その結果、ペレ
ット６１００は、基板６１２０の上面を滑空するように移動する。ペレット６１００の移
動は、平板面を基板６１２０に向けた状態で起こる。その後、既に堆積しているほかのペ
レット６１００の側面まで到達すると、側面同士が結合する。このとき、ペレット６１０
０の側面にある酸素原子が脱離する。脱離した酸素原子によって、ＣＡＡＣ－ＯＳ中の酸
素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ－ＯＳとなる。なお、基板
６１２０の上面の温度は、例えば、１００℃以上５００℃未満、１５０℃以上４５０℃未
満、または１７０℃以上４００℃未満とすればよい。したがって、基板６１２０が大面積
である場合でもＣＡＡＣ－ＯＳの成膜は可能である。
また、ペレット６１００は、基板６１２０上で加熱されることにより、原子が再配列し、
イオン６１０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット６１
００は、ほとんど単結晶となる。ペレット６１００がほとんど単結晶となることにより、
ペレット６１００同士が結合した後に加熱されたとしても、ペレット６１００自体の伸縮
はほとんど起こり得ない。したがって、ペレット６１００間の隙間が広がることで結晶粒
界などの欠陥を形成し、クレバス化することがない。
また、ＣＡＡＣ－ＯＳは、単結晶酸化物半導体が一枚板のようになっているのではなく、
ペレット６１００（ナノ結晶）の集合体がレンガまたはブロックが積み重なったような配
列をしている。また、ペレット６１００同士の間には結晶粒界を有さない。そのため、成
膜時の加熱、成膜後の加熱または曲げなどで、ＣＡＡＣ－ＯＳに縮みなどの変形が生じた
場合でも、局部応力を緩和する、または歪みを逃がすことが可能である。したがって、可
とう性を有する半導体装置に用いることに適した構造である。なお、ｎｃ－ＯＳは、ペレ
ット６１００（ナノ結晶）が無秩序に積み重なったような配列となる。
ターゲット６１３０をイオン６１０１でスパッタした際に、ペレット６１００だけでなく
、酸化亜鉛などが剥離する場合がある。酸化亜鉛はペレット６１００よりも軽量であるた
め、先に基板６１２０の上面に到達する。そして、０．１ｎｍ以上１０ｎｍ以下、０．２
ｎｍ以上５ｎｍ以下、または０．５ｎｍ以上２ｎｍ以下の酸化亜鉛層６１０２を形成する
。図３１に断面模式図を示す。
図３１（Ａ）に示すように、酸化亜鉛層６１０２上にはペレット６１０５ａと、ペレット
６１０５ｂと、が堆積する。ここで、ペレット６１０５ａとペレット６１０５ｂとは、互
いに側面が接するように配置している。また、ペレット６１０５ｃは、ペレット６１０５
ｂ上に堆積した後、ペレット６１０５ｂ上を滑るように移動する。また、ペレット６１０
５ａの別の側面において、酸化亜鉛とともにターゲットから剥離した複数の粒子６１０３
が、基板６１２０からの加熱により結晶化し、領域６１０５ａ１を形成する。なお、複数
の粒子６１０３は、酸素、亜鉛、インジウムおよびガリウムなどを含む可能性がある。
そして、図３１（Ｂ）に示すように、領域６１０５ａ１は、ペレット６１０５ａと一体化
し、ペレット６１０５ａ２となる。また、ペレット６１０５ｃは、その側面がペレット６
１０５ｂの別の側面と接するように配置する。
次に、図３１（Ｃ）に示すように、さらにペレット６１０５ｄがペレット６１０５ａ２上
およびペレット６１０５ｂ上に堆積した後、ペレット６１０５ａ２上およびペレット６１
０５ｂ上を滑るように移動する。また、ペレット６１０５ｃの別の側面に向けて、さらに
ペレット６１０５ｅが酸化亜鉛層６１０２上を滑るように移動する。
そして、図３１（Ｄ）に示すように、ペレット６１０５ｄは、その側面がペレット６１０
５ａ２の側面と接するように配置する。また、ペレット６１０５ｅは、その側面がペレッ
ト６１０５ｃの別の側面と接するように配置する。また、ペレット６１０５ｄの別の側面
において、酸化亜鉛とともにターゲット６１３０から剥離した複数の粒子６１０３が基板
６１２０からの加熱により結晶化し、領域６１０５ｄ１を形成する。
以上のように、堆積したペレット同士が接するように配置し、ペレットの側面において成
長が起こることで、基板６１２０上にＣＡＡＣ－ＯＳが形成される。したがって、ＣＡＡ
Ｃ－ＯＳは、ｎｃ－ＯＳよりも一つ一つのペレットが大きくなる。上述の図２８中の（３
）と（２）の大きさの違いが、堆積後の成長分に相当する。
また、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成され
る場合がある。一つの大きなペレットは、単結晶構造を有する。例えば、ペレットの大き
さが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または
２０ｎｍ以上５０ｎｍ以下となる場合がある。このとき、微細なトランジスタに用いる酸
化物半導体において、チャネル形成領域が一つの大きなペレットに収まる場合がある。即
ち、単結晶構造を有する領域をチャネル形成領域として用いることができる。また、ペレ
ットが大きくなることで、単結晶構造を有する領域をトランジスタのチャネル形成領域、
ソース領域およびドレイン領域として用いることができる場合がある。
このように、トランジスタのチャネル形成領域などが、単結晶構造を有する領域に形成さ
れることによって、トランジスタの周波数特性を高くすることができる場合がある。
以上のようなモデルにより、ペレット６１００が基板６１２０上に堆積していくと考えら
れる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ－ＯＳの成膜が可能であ
ることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、ＣＡＡ
Ｃ－ＯＳは、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成膜
が可能である。例えば、基板６１２０の上面（被形成面）の構造が非晶質構造（例えば非
晶質酸化シリコン）であっても、ＣＡＡＣ－ＯＳを成膜することは可能である。
また、ＣＡＡＣ－ＯＳは、被形成面である基板６１２０の上面に凹凸がある場合でも、そ
の形状に沿ってペレット６１００が配列することがわかる。例えば、基板６１２０の上面
が原子レベルで平坦な場合、ペレット６１００はａ－ｂ面と平行な平面である平板面を下
に向けて並置する。ペレット６１００の厚さが均一である場合、厚さが均一で平坦、かつ
高い結晶性を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重なる
ことで、ＣＡＡＣ－ＯＳを得ることができる。
一方、基板６１２０の上面が凹凸を有する場合でも、ＣＡＡＣ－ＯＳは、ペレット６１０
０が凹凸に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板６１
２０が凹凸を有するため、ＣＡＡＣ－ＯＳは、ペレット６１００間に隙間が生じやすい場
合がある。ただし、この場合でも、ペレット６１００間で分子間力が働き、凹凸があって
もペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても
高い結晶性を有するＣＡＡＣ－ＯＳとすることができる。
このようなモデルによってＣＡＡＣ－ＯＳが成膜されるため、スパッタ粒子が厚みのない
ペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場合
、基板６１２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合が
ある。
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶性
を有するＣＡＡＣ－ＯＳを得ることができる。
〈半導体装置の上面図と断面図〉
次いで、液晶表示装置を例に挙げて、本発明の一態様にかかる半導体装置の外観について
、図３２を用いて説明する。図３２は、基板４００１と基板４００６とを封止材４００５
によって接着させた液晶表示装置の上面図である。また、図３３は、図３２の破線Ｃ１－
Ｃ２における断面図に相当する。
基板４００１上に設けられた画素部４００２と、一対の駆動回路４００４とを囲むように
、封止材４００５が設けられている。また、画素部４００２、駆動回路４００４の上に基
板４００６が設けられている。よって、画素部４００２と、駆動回路４００４とは、基板
４００１と封止材４００５と基板４００６とによって封止されている。
また、基板４００１上の封止材４００５によって囲まれている領域とは異なる領域に、駆
動回路４００３が実装されている。
また、基板４００１上に設けられた画素部４００２、駆動回路４００４は、トランジスタ
を複数有している。図３３では、画素部４００２に含まれるトランジスタ４０１０を例示
している。トランジスタ４０１０上には、絶縁膜４０２０及び絶縁膜４０２１が、順に積
層するように設けられており、トランジスタ４０１０は、絶縁膜４０２０及び絶縁膜４０
２１に設けられた開口部において、絶縁膜４０２１上の画素電極４０２２に接続されてい
る。
また、基板４００６上には樹脂膜４０５９が設けられており、樹脂膜４０５９上には共通
電極４０６０が設けられている。そして、基板４００１と基板４００６の間には、画素電
極４０２２と共通電極４０６０の間に挟まれるように、液晶層４０２８が設けられている
。液晶素子４０２３は、画素電極４０２２、共通電極４０６０、及び液晶層４０２８を有
する。
液晶素子４０２３では、画素電極４０２２と共通電極４０６０の間に与えられる電圧の値
に従って、液晶層４０２８に含まれる液晶分子の配向が変化し、透過率が変化する。よっ
て、液晶素子４０２３は、画素電極４０２２に与えられる画像信号の電位によって、その
透過率が制御されることで、階調を表示することができる。
また、図３３に示すように、本発明の一態様では、絶縁膜４０２０は、パネルの端部にお
いて除去されている。そして、絶縁膜４０２０の除去されている領域において、導電膜４
０５０が形成されている。導電膜４０５０と、トランジスタ４０１０のソースまたはドレ
インとして機能する導電膜とは、一の導電膜をエッチングすることで形成することができ
る。
そして、基板４００１と基板４００６の間には、導電性を有する導電性粒子４０６１が分
散された樹脂膜４０６２が設けられている。導電膜４０５０は、共通電極４０６０と、導
電性粒子４０６１を介して電気的に接続されている。すなわち、共通電極４０６０と導電
膜４０５０とは、パネルの端部において、導電性粒子４０６１を介して電気的に接続され
ていることになる。樹脂膜４０６２には、熱硬化性樹脂、または紫外線硬化樹脂を用いる
ことができる。また、導電性粒子４０６１には、例えば球状の有機樹脂をＡｕやＮｉ、Ｃ
ｏ等の薄膜状の金属で被覆した粒子を用いることができる。
なお、図３３では配向膜を図示しなかったが、配向膜を画素電極４０２２及び共通電極４
０６０上に設ける場合、共通電極４０６０と、導電性粒子４０６１と、導電膜４０５０と
を電気的に接続するために、共通電極４０６０と重なる部分において配向膜を一部除去し
、導電膜４０５０と重なる部分において配向膜を一部除去すれば良い。
なお、液晶表示装置は、カラーフィルタを用いることでカラーの画像を表示しても良いし
、異なる色相の光を発する複数の光源を順次点灯させることで、カラーの画像を表示して
も良い。
また、駆動回路４００３からの画像信号や、ＦＰＣ４０１８からの各種制御信号及び電位
は、引き回し配線４０３０及び４０３１を介して、駆動回路４００４または画素部４００
２に与えられる。
〈電子機器の構成例〉
本発明の一態様に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ、記録
媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ
Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用
いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電
子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デ
ジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレ
イ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプ
レイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入
れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３４に
示す。
図３４（Ａ）は表示装置であり、筐体５００１、表示部５００２、支持台５００３等を有
する。本発明の一態様に係る半導体装置は、表示部５００２またはその他の回路に用いる
ことができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告
表示用などの全ての情報表示用表示装置が含まれる。
図３４（Ｂ）は携帯情報端末であり、筐体５１０１、表示部５１０２、操作キー５１０３
等を有する。本発明の一態様に係る半導体装置は、表示部５１０２またはその他の回路に
用いることができる。
図３４（Ｃ）は表示装置であり、曲面を有する筐体５７０１、表示部５７０２等を有する
。本発明の一態様に係る半導体装置に可撓性を有する基板を用いることで、曲面を有する
筐体５７０１に支持された表示部５７０２に、当該半導体装置を用いることができる。
図３４（Ｄ）は携帯型ゲーム機であり、筐体５３０１、筐体５３０２、表示部５３０３、
表示部５３０４、マイクロホン５３０５、スピーカー５３０６、操作キー５３０７、スタ
イラス５３０８等を有する。本発明の一態様に係る半導体装置は、表示部５３０３、表示
部５３０４、またはその他の回路に用いることができる。なお、図３４（Ｄ）に示した携
帯型ゲーム機は、２つの表示部５３０３と表示部５３０４とを有しているが、携帯型ゲー
ム機が有する表示部の数は、これに限定されない。
図３４（Ｅ）は電子書籍であり、筐体５６０１、表示部５６０２等を有する。本発明の一
態様に係る半導体装置は、表示部５６０２またはその他の回路に用いることができる。そ
して、可撓性を有する基板を用いることで、半導体装置に可撓性を持たせることができる
。
図３４（Ｆ）は携帯電話であり、筐体５９０１に、表示部５９０２、マイク５９０７、ス
ピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設
けられている。表示部５９０２またはその他の回路に、本発明の一態様に係る半導体装置
を用いることできる。また、本発明の一態様に係る半導体装置を、可撓性を有する基板に
形成した場合、図３４（Ｆ）に示すような曲面を有する表示部５９０２に当該半導体装置
を適用することが可能である。
次いで、ＣＡＡＣ－ＯＳ膜を用いたトランジスタを作製し、ゲート電圧ＶＧ（Ｖ）に対す
るドレイン電流ＩＤ（Ａ）の値を測定した結果について説明する。
作製されたトランジスタは、図３に示すトランジスタ１０と同じ積層構造を有していた。
そして、作製されたトランジスタは、チャネル長Ｌが６μｍ、チャネル幅Ｗが３μｍ、又
は１０ｃｍ、Ｌｏｖ長は２μｍであった。また、チャネル幅方向における、開口部２３ま
たは開口部２４の端部と、酸化物半導体膜１４の端部との距離ΔＷを、１．５μｍとした
。なお、チャネル幅Ｗとは、チャネル長に対して垂直な方向における、開口部２３または
開口部２４の幅に相当する。また、Ｌｏｖ長とは、ソースまたはドレインとして機能する
導電膜と、ゲートとして機能する導電膜とが重なる領域における、チャネル長方向間の距
離を意味する。
また、導電膜１２として、膜厚３５ｎｍのチタン膜と膜厚２００ｎｍの銅膜とを積層した
ことで得られる導電膜を用いた。絶縁膜１３として、膜厚４００ｎｍの窒化珪素膜と、膜
厚５０ｎｍの酸化窒化珪素膜とを順に積層させることで得られる絶縁膜を用いた。酸化物
半導体膜１４として、金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物
で構成されるターゲットを用いることで形成された、膜厚３５ｎｍのＩｎ－Ｇａ－Ｚｎ酸
化物半導体膜を用いた。導電膜１６及び導電膜１７として、膜厚３５ｎｍのチタン膜と、
膜厚２００ｎｍの銅膜とを順に積層させることで得られる導電膜を用いた。絶縁膜２０ａ
として、厚さ５０ｎｍの酸化窒化珪素膜を用いた。絶縁膜２０ｂとして、厚さ４００ｎｍ
の酸化窒化珪素膜を用いた。絶縁膜２１として、厚さ１００ｎｍの窒化珪素膜を用いた。
作製したトランジスタの、ゲート電圧ＶＧ（Ｖ）に対するドレイン電流ＩＤ（Ａ）の値を
測定した結果を、図３５に示す。
また、酸化物半導体膜に接するように窒化物絶縁膜を形成することで、当該酸化物半導体
膜を低抵抗化させることで得られる金属酸化物膜の、抵抗率について調べた。酸化物半導
体膜として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物で構成されるターゲットを用い
て形成されたＩｎ－Ｇａ－Ｚｎ酸化物半導体膜を用い、窒化物絶縁膜として窒化珪素膜を
用いた場合、Ｉｎ－Ｇａ－Ｚｎ酸化物半導体膜を低抵抗化させることで得られる金属酸化
物膜の抵抗率は、およそ７．０×１０－３［Ω・ｃｍ］であると見積もられた。
また、上記金属酸化物膜の透過率について調べた。図３６に、ガラス基板上に、Ｉｎ－Ｇ
ａ－Ｚｎ酸化物半導体膜、窒化珪素膜を順に積層させることで得られる試料の、透過率の
波長依存性を示す。なお、Ｉｎ－Ｇａ－Ｚｎ酸化物半導体膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：
１：１の金属酸化物で構成されるターゲットを用いて形成されており、その膜厚は３５ｎ
ｍとした。窒化珪素膜は、成膜時の基板温度を３５０℃とし、その膜厚は１００ｎｍとし
た。図３６に示すように、上記試料の可視光領域である３８０ｎｍ乃至７７０ｎｍの透過
率は、７０％以上であることが分かった。
また、図５に示す画素３０を有する液晶表示装置を試作した。ただし、試作した液晶表示
装置の画素３０は、図９（Ａ）に示す断面図と同じ構造を有するものとした。下記の表１
に、試作した液晶表示装置の仕様を示す。
図３７に、試作した液晶表示装置に画像を表示させた写真を示す。
Ｃ１ 容量素子
Ｃ２ 容量素子
ＣＬＫ１ 信号
ＣＬＫ２ 信号
ＣＬＫ３ 信号
ＣＬＫ４ 信号
ＧＬ１ 配線
Ｍ１ トランジスタ
Ｍ２ トランジスタ
Ｍ３ トランジスタ
Ｍ４ トランジスタ
Ｍ５ トランジスタ
Ｍ６ トランジスタ
Ｍ７ トランジスタ
Ｍ８ トランジスタ
Ｍ９ トランジスタ
Ｍ１０ トランジスタ
Ｍ１１ トランジスタ
Ｍ１２ トランジスタ
Ｍ１３ トランジスタ
Ｍ１４ トランジスタ
Ｍ１５ トランジスタ
ＰＷＣ１ 信号
ＳＬ１ 配線
Ｔ１ 配線
Ｔ２ 配線
Ｔ３ 配線
Ｔ４ 配線
Ｔ５ 配線
Ｔ６ 配線
Ｔ７ 配線
Ｔ８ 配線
Ｔ９ 配線
１０ トランジスタ
１０Ａ トランジスタ
１０Ｂ トランジスタ
１０Ｄ トランジスタ
１０Ｐ トランジスタ
１１ 基板
１２ 導電膜
１２Ａ 導電膜
１２Ｂ 導電膜
１３ 絶縁膜
１４ 酸化物半導体膜
１４Ａ 酸化物半導体膜
１４Ｂ 酸化物半導体膜
１５ 絶縁膜
１５ａ 絶縁膜
１５ｂ 絶縁膜
１６ 導電膜
１６Ａ 導電膜
１６Ｂ 導電膜
１７ 導電膜
１７Ａ 導電膜
１７Ｂ 導電膜
１８ 領域
１９ 端部
２０ 絶縁膜
２０ａ 絶縁膜
２０ｂ 絶縁膜
２１ 絶縁膜
２２ 導電膜
２２Ａ 導電膜
２３ 開口部
２３Ａ 開口部
２３Ｂ 開口部
２４ 開口部
２４Ａ 開口部
２４Ｂ 開口部
２５ 開口部
３０ 画素
３１ 容量素子
３２ 金属酸化物膜
３２ａ 酸化物半導体膜
３３ 導電膜
３４ 開口部
３５ 開口部
３６ 開口部
３７ 導電膜
３８ 配向膜
４０ 基板
４１ 遮蔽膜
４２ 着色層
４３ 樹脂膜
４４ 導電膜
４５ 配向膜
４６ 液晶層
５０ 導電膜
５１ 導電膜
５２ 開口部
５３ 開口部
５４ 導電膜
５５ 開口部
６０ 開口部
６１ 絶縁膜
７０ 表示装置
７１ 画素部
７２ 駆動回路
７３ 駆動回路
７４ 液晶素子
７６ トランジスタ
７７ トランジスタ
７８ 容量素子
７９ 発光素子
３６０ 接続電極
３８０ 異方性導電膜
４００ 表示装置
４０１ 基板
４０５ 基板
４１０ 素子層
４１１ 素子層
４１２ 接着層
４１８ 接着層
４２０ 絶縁膜
４３２ 封止層
４４０ 絶縁膜
４６２ 基板
４６３ 剥離層
４６４ 剥離用接着剤
４６６ 仮支持基板
４６８ レーザ光
４００１ 基板
４００２ 画素部
４００３ 駆動回路
４００４ 駆動回路
４００５ 封止材
４００６ 基板
４０１０ トランジスタ
４０１８ ＦＰＣ
４０２０ 絶縁膜
４０２１ 絶縁膜
４０２２ 画素電極
４０２３ 液晶素子
４０２８ 液晶層
４０３０ 配線
４０５０ 導電膜
４０５９ 樹脂膜
４０６０ 共通電極
４０６１ 導電性粒子
４０６２ 樹脂膜
５００１ 筐体
５００２ 表示部
５００３ 支持台
５１０１ 筐体
５１０２ 表示部
５１０３ 操作キー
５３０１ 筐体
５３０２ 筐体
５３０３ 表示部
５３０４ 表示部
５３０５ マイクロホン
５３０６ スピーカー
５３０７ 操作キー
５３０８ スタイラス
５６０１ 筐体
５６０２ 表示部
５７０１ 筐体
５７０２ 表示部
５９０１ 筐体
５９０２ 表示部
５９０３ カメラ
５９０４ スピーカー
５９０５ ボタン
５９０６ 外部接続部
５９０７ マイク
６１００ ペレット
６１００ａ ペレット
６１００ｂ ペレット
６１０１ イオン
６１０２ 酸化亜鉛層
６１０３ 粒子
６１０５ａ ペレット
６１０５ａ１ 領域
６１０５ａ２ ペレット
６１０５ｂ ペレット
６１０５ｃ ペレット
６１０５ｄ ペレット
６１０５ｄ１ 領域
６１０５ｅ ペレット
６１２０ 基板
６１３０ ターゲット
６１６１ 領域

Claims (7)

  1. チャネル形成領域に酸化物半導体を含むトランジスタと、容量素子と、を画素に有し、
    前記容量素子は、画像信号を保持する機能を有する半導体装置であって、
    前記トランジスタのゲート電極としての機能を有する第１の導電膜と、
    前記第１の導電膜上に配置され、かつ、ゲート絶縁膜としての機能を有する第１の絶縁膜と、
    前記第１の絶縁膜上に配置された金属酸化物膜と、
    前記金属酸化物膜上に配置された第２の絶縁膜と、
    前記金属酸化物膜上に配置され、かつ、前記金属酸化物膜と接する領域を有する第２の導電膜と、
    前記第２の絶縁膜上に配置された第３の導電膜と、
    前記第２の導電膜上に配置され、かつ、前記第３の導電膜上に配置された第４の導電膜と、
    を有し、
    前記金属酸化物膜は、その下面全体が前記第１の絶縁膜と接しており、
    前記第４の導電膜は、前記容量素子の一方の電極としての機能を有し、
    前記金属酸化物膜は、前記第４の導電膜と重なりを有し、かつ、前記容量素子の他方の電極としての機能を有し、
    前記第２の導電膜は、前記金属酸化物膜に電位を供給する配線としての機能を有し、
    前記第２の絶縁膜は、前記トランジスタのチャネル形成領域の上面と接する領域を有し、
    前記第３の導電膜は、前記第２の絶縁膜に設けられた開口部を介して、前記トランジスタのソースまたはドレインの一方と電気的に接続される半導体装置。
  2. チャネル形成領域に酸化物半導体を含むトランジスタと、容量素子と、を画素に有し、
    前記容量素子は、画像信号を保持する機能を有する半導体装置であって、
    前記トランジスタのゲート電極としての機能を有する第１の導電膜と、
    前記第１の導電膜上に配置され、かつ、ゲート絶縁膜としての機能を有する第１の絶縁膜と、
    前記第１の絶縁膜上に配置された金属酸化物膜と、
    前記金属酸化物膜上に配置され、かつ、酸化珪素を含む第２の絶縁膜と、
    前記金属酸化物膜上に配置され、かつ、前記金属酸化物膜と接する領域を有する第２の導電膜と、
    前記第２の絶縁膜上に配置された第３の導電膜と、
    前記第２の導電膜上に配置され、かつ、前記第３の導電膜上に配置された第４の導電膜と、
    を有し、
    前記金属酸化物膜は、その下面全体が前記第１の絶縁膜と接しており、
    前記第４の導電膜は、前記容量素子の一方の電極としての機能を有し、
    前記金属酸化物膜は、前記第４の導電膜と重なりを有し、かつ、前記容量素子の他方の電極としての機能を有し、
    前記第２の導電膜は、前記金属酸化物膜に電位を供給する配線としての機能を有し、
    前記第２の絶縁膜は、前記トランジスタのチャネル形成領域の上面と接する領域を有し、
    前記第３の導電膜は、前記第２の絶縁膜に設けられた開口部を介して、前記トランジスタのソースまたはドレインの一方と電気的に接続される半導体装置。
  3. チャネル形成領域に酸化物半導体を含むトランジスタと、容量素子と、を画素に有し、
    前記容量素子は、画像信号を保持する機能を有する半導体装置であって、
    前記トランジスタのゲート電極としての機能を有する第１の導電膜と、
    前記第１の導電膜上に配置され、かつ、ゲート絶縁膜としての機能を有する第１の絶縁膜と、
    前記第１の絶縁膜上に配置された金属酸化物膜と、
    前記金属酸化物膜上に配置された第２の絶縁膜と、
    前記金属酸化物膜上に配置され、かつ、前記金属酸化物膜と接する領域を有する第２の導電膜と、
    前記第２の絶縁膜上に配置された第３の導電膜と、
    前記第２の導電膜上に配置され、かつ、前記第３の導電膜上に配置された第４の導電膜と、
    を有し、
    前記金属酸化物膜は、その下面全体が前記第１の絶縁膜と接しており、
    前記第４の導電膜は、前記容量素子の一方の電極としての機能を有し、
    前記金属酸化物膜は、前記第４の導電膜と重なりを有し、かつ、前記容量素子の他方の電極としての機能を有し、
    前記第２の導電膜は、前記金属酸化物膜に電位を供給する配線としての機能を有し、
    前記第２の絶縁膜は、前記トランジスタのチャネル形成領域の上面と接する領域を有し、
    前記第３の導電膜は、前記第２の絶縁膜に設けられた開口部を介して、前記トランジスタのソースまたはドレインの一方と電気的に接続され、
    前記開口部の周縁の全体は、前記第１の導電膜の周縁の内部に配置される半導体装置。
  4. チャネル形成領域に酸化物半導体を含むトランジスタと、容量素子と、を画素に有し、
    前記容量素子は、画像信号を保持する機能を有する半導体装置であって、
    前記トランジスタのゲート電極としての機能を有する第１の導電膜と、
    前記第１の導電膜上に配置され、かつ、ゲート絶縁膜としての機能を有する第１の絶縁膜と、
    前記第１の絶縁膜上に配置された金属酸化物膜と、
    前記金属酸化物膜上に配置された第２の絶縁膜と、
    前記金属酸化物膜上に配置され、かつ、前記金属酸化物膜と接する領域を有する第２の導電膜と、
    前記第２の絶縁膜上に配置された第３の導電膜と、
    前記第２の導電膜上に配置され、かつ、前記第３の導電膜上に配置された第４の導電膜と、
    前記第２の絶縁膜を介して前記トランジスタのチャネル形成領域と重なりを有し、かつ、前記トランジスタの第２のゲート電極としての機能を有する第５の導電膜と、
    を有し、
    前記第５の導電膜は、前記第１の導電膜と電気的に接続され、
    前記金属酸化物膜は、その下面全体が前記第１の絶縁膜と接しており、
    前記第４の導電膜は、前記容量素子の一方の電極としての機能を有し、
    前記金属酸化物膜は、前記第４の導電膜と重なりを有し、かつ、前記容量素子の他方の電極としての機能を有し、
    前記第２の導電膜は、前記金属酸化物膜に電位を供給する配線としての機能を有し、
    前記第２の絶縁膜は、前記トランジスタのチャネル形成領域の上面と接する領域を有し、
    前記第３の導電膜は、前記第２の絶縁膜に設けられた開口部を介して、前記トランジスタのソースまたはドレインの一方と電気的に接続される半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記金属酸化物膜は、Ｉｎ、Ｇａ及びＺｎを主成分として含む半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記酸化物半導体は、Ｉｎ、Ｇａ及びＺｎを主成分として含む半導体装置。
  7. 請求項１乃至請求項６のいずれか一において、
    前記第２の絶縁膜は、前記金属酸化物膜の周縁全体と重なる半導体装置。
JP2023133851A 2013-12-02 2023-08-21 半導体装置 Active JP7497503B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2024086798A JP2024119867A (ja) 2013-12-02 2024-05-29 半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2013249165 2013-12-02
JP2013249165 2013-12-02
JP2021001566A JP7042935B2 (ja) 2013-12-02 2021-01-07 表示装置
JP2022039971A JP7336561B2 (ja) 2013-12-02 2022-03-15 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2022039971A Division JP7336561B2 (ja) 2013-12-02 2022-03-15 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2024086798A Division JP2024119867A (ja) 2013-12-02 2024-05-29 半導体装置

Publications (2)

Publication Number Publication Date
JP2023160845A true JP2023160845A (ja) 2023-11-02
JP7497503B2 JP7497503B2 (ja) 2024-06-10

Family

ID=53266007

Family Applications (7)

Application Number Title Priority Date Filing Date
JP2014243308A Active JP6496132B2 (ja) 2013-12-02 2014-12-01 半導体装置
JP2019042109A Active JP6823099B2 (ja) 2013-12-02 2019-03-08 半導体装置
JP2020150621A Active JP7030917B2 (ja) 2013-12-02 2020-09-08 半導体装置
JP2021001566A Active JP7042935B2 (ja) 2013-12-02 2021-01-07 表示装置
JP2022039971A Active JP7336561B2 (ja) 2013-12-02 2022-03-15 半導体装置
JP2023133851A Active JP7497503B2 (ja) 2013-12-02 2023-08-21 半導体装置
JP2024086798A Pending JP2024119867A (ja) 2013-12-02 2024-05-29 半導体装置

Family Applications Before (5)

Application Number Title Priority Date Filing Date
JP2014243308A Active JP6496132B2 (ja) 2013-12-02 2014-12-01 半導体装置
JP2019042109A Active JP6823099B2 (ja) 2013-12-02 2019-03-08 半導体装置
JP2020150621A Active JP7030917B2 (ja) 2013-12-02 2020-09-08 半導体装置
JP2021001566A Active JP7042935B2 (ja) 2013-12-02 2021-01-07 表示装置
JP2022039971A Active JP7336561B2 (ja) 2013-12-02 2022-03-15 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2024086798A Pending JP2024119867A (ja) 2013-12-02 2024-05-29 半導体装置

Country Status (2)

Country Link
US (2) US9601634B2 (ja)
JP (7) JP6496132B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113793872A (zh) 2014-12-10 2021-12-14 株式会社半导体能源研究所 半导体装置及其制造方法
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9947728B2 (en) * 2015-08-25 2018-04-17 Universal Display Corporation Hybrid MEMS OLED display
US9852926B2 (en) * 2015-10-20 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN109461660A (zh) * 2018-11-14 2019-03-12 合肥鑫晟光电科技有限公司 一种金属氧化物薄膜及其制备方法、薄膜晶体管和阵列基板

Family Cites Families (138)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2658569B2 (ja) * 1990-11-28 1997-09-30 日本電気株式会社 薄膜トランジスタおよびその製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
DE10353036B4 (de) 2003-11-13 2021-11-25 Pictiva Displays International Limited Vollfarbige organische Anzeige mit Farbfiltertechnologie und angepasstem weißen Emittermaterial sowie Verwendungen dazu
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP2007143069A (ja) 2005-11-22 2007-06-07 Mitsubishi Electric Corp 電力増幅器
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5128792B2 (ja) * 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7441464B2 (en) 2006-11-08 2008-10-28 Honeywell International Inc. Strain gauge sensor system and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101028455B1 (ko) 2007-11-05 2011-04-14 현대자동차주식회사 차량용 시동버튼장치
KR101375831B1 (ko) * 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101015338B1 (ko) 2008-03-13 2011-02-16 삼성모바일디스플레이주식회사 박막 트랜지스터의 제조방법
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963104B1 (ko) * 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101533391B1 (ko) * 2008-08-06 2015-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판과 그 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
TWI529942B (zh) 2009-03-27 2016-04-11 半導體能源研究所股份有限公司 半導體裝置
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
KR102097932B1 (ko) 2009-07-31 2020-04-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101799252B1 (ko) 2009-07-31 2017-11-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011013596A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011043194A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
BR112012013851A2 (pt) * 2009-12-09 2019-09-24 Sharp Kk dispositivo semicondutor e método para produzir o mesmo
WO2011077925A1 (en) 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for driving liquid crystal display device
KR101465192B1 (ko) 2010-04-09 2014-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102906804B (zh) * 2010-05-24 2014-03-12 夏普株式会社 薄膜晶体管基板及其制造方法
US8895375B2 (en) 2010-06-01 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor and method for manufacturing the same
US9230994B2 (en) * 2010-09-15 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TWI432865B (zh) 2010-12-01 2014-04-01 Au Optronics Corp 畫素結構及其製作方法
EP2657974B1 (en) * 2010-12-20 2017-02-08 Sharp Kabushiki Kaisha Semiconductor device and display device
US9019440B2 (en) 2011-01-21 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9082861B2 (en) 2011-11-11 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Transistor with oxide semiconductor channel having protective layer
JP6076038B2 (ja) 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
US8969130B2 (en) * 2011-11-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Insulating film, formation method thereof, semiconductor device, and manufacturing method thereof
TW201327833A (zh) 2011-12-27 2013-07-01 Chimei Innolux Corp 顯示裝置以及包含其之影像顯示系統
TWI450151B (zh) * 2012-01-06 2014-08-21 Wintek China Technology Ltd 觸控顯示面板
US9419146B2 (en) * 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9166054B2 (en) 2012-04-13 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102254731B1 (ko) * 2012-04-13 2021-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Also Published As

Publication number Publication date
JP7497503B2 (ja) 2024-06-10
JP2021064805A (ja) 2021-04-22
US20170194503A1 (en) 2017-07-06
US20150155387A1 (en) 2015-06-04
JP7336561B2 (ja) 2023-08-31
JP6496132B2 (ja) 2019-04-03
JP2015130490A (ja) 2015-07-16
JP2021002669A (ja) 2021-01-07
US10103274B2 (en) 2018-10-16
JP2019117937A (ja) 2019-07-18
JP7042935B2 (ja) 2022-03-28
US9601634B2 (en) 2017-03-21
JP2024119867A (ja) 2024-09-03
JP6823099B2 (ja) 2021-01-27
JP2022091822A (ja) 2022-06-21
JP7030917B2 (ja) 2022-03-07

Similar Documents

Publication Publication Date Title
JP7113127B2 (ja) 線状ビーム照射装置の使用方法
JP7497503B2 (ja) 半導体装置
JP2022106746A (ja) 表示装置
JP2023169314A (ja) 半導体装置
JP2024040150A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230825

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240513

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240521

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240529

R150 Certificate of patent or registration of utility model

Ref document number: 7497503

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150