JP2023079175A - 半導体構造及びその製造方法 - Google Patents

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Abstract

【課題】半導体構造を提供する。【解決手段】半導体構造は、基板１１０と、誘電体層１２０と、接合層１３０と、グランドメタル層１４０と、複数の回路層１５０と、を含む。誘電体層は基板の表面に設置され、誘電体層の複数の開口部１２１からは表面が露出する。接合層は誘電体層に設置され、接合層の第一接合部は開口部中に位置している。第一接合部１３１は表面に接続される。接合層の第二接合部は誘電体層に接続される。グランドメタル層の第一グランド層１４１は、接合層の第一接合部に接続される。グランドメタル層の第二グランド層１４２は、接合層の第二接合部に接続される。各回路層は、接合層の第二接合部に設置されている。隣接する２つの回路層の間には１つの第二グランド層を有している。【選択図】図５

Description

本発明は、半導体構造に関し、より詳しくは、グランドメタル層を有する半導体構造及びその製造方法に関する。
図１及び図２は従来の半導体構造２００を異なる角度から見た断面図である。半導体構造２００は、基板２１０と、複数の導体パッド２２０と、第一誘電体層２３０と、第一接合層２４０と、第一回路層２５０と、グランドメタル層２６０と、第二誘電体層２７０と、第二接合層２８０と、第二回路層２９０と、を有して構成される。導体パッド２２０は基板２１０の表面２１１に位置し、第一誘電体層２３０は基板２１０の表面２１１に設置され、且つ第一誘電体層２３０は複数の開口部２３１を有し、部分的な開口部２３１からは各導体パッド２２０が露出し、部分的な開口部２３１からは基板２１０の表面２１１が露出している。第一接合層２４０は開口部２３１中に設置され、第一接合層２４０の第一接合部２４１は開口部２３１中に位置していると共に各導体パッド２２０に接続され、第一接合層２４０の第二接合部２４２は開口部２３１中に位置していると共に基板２１０の表面２１１に接続されている。
しかしながら、前述した従来の技術では、第一回路層２５０は第一接合部２４１に接続され、グランドメタル層２６０は第二接合部２４２に接続されている。グランドメタル層２６０は電磁波の干渉を遮断するために半導体構造２００の中央部に設置され、２つの導体パッド２２０により電流信号を伝送するが、但し、２つの導体パッド２２０の間がグランドメタル層２６０で遮断されているため、第二誘電体層２７０によりグランドメタル層２６０を被覆し、第二接合層２８０及び第二回路層２９０を第二誘電体層２７０に設置してグランドメタル層２６０に接触しないようにする必要がある。これにより、半導体構造２００が２Ｐ２Ｍ（２－Ｐｏｌｙ ２－Ｍｅｔａｌ）の構造となり、プロセスが複雑になって全体的な体積が増加する。
そこで、本発明者は上記の欠点が改善可能と考え、鋭意検討を重ねた結果、合理的設計で上記の課題を効果的に改善する本発明の提案に至った。
本発明は、上述に鑑みてなされたものであり、その目的は、グランドメタル層を第一メタル層及び第二メタル層に分け、回路層が第二メタル層の間を通過し、グランドメタル層を被覆するための誘電体層を別途設置せずに１Ｐ２Ｍの構造を達成する半導体構造及びその製造方法を提供することにある。
上記課題を解決するために、本発明のある態様の半導体構造は、基板と、誘電体層と、接合層と、グランドメタル層と、複数の回路層と、を含んで構成される。前記基板は表面を有し、前記誘電体層は前記表面に設置され、前記誘電体層は複数の開口部を有し、各前記開口部からは前記表面が露出している。前記接合層は前記誘電体層に設置され、前記接合層の第一接合部は前記開口部中に位置し、且つ前記第一接合部は前記表面に接続され、前記接合層の第二接合部は前記誘電体層に接続されている。前記グランドメタル層は前記接合層に設置され、前記グランドメタル層の第一グランド層は前記接合層の前記第一接合部に接続され、前記グランドメタル層の第二グランド層は前記接合層の前記第二接合部に接続されている。各前記回路層は前記接合層の前記第二接合部に設置され、且つ隣接する２つの前記回路層の間には１つの前記第二グランド層を有している。
本発明の別の態様は、半導体構造の製造方法である。以下の方法が主に含まれる。表面を有している基板を提供する工程と、前記基板の前記表面に誘電体層を形成する工程であって、前記誘電体層は複数の開口部を有し、前記開口部からは前記表面が露出している工程と、前記誘電体層に接合層を形成する工程であって、部分的な前記接合層が前記開口部中に位置していると共に前記表面に接続され、部分的な前記接合層が前記誘電体層に接続されている工程と、前記接合層にフォトレジスト層パターンを形成する工程であって、前記フォトレジスト層パターンは複数の孔部を有し、前記孔部からは前記接合層が露出している工程と、前記フォトレジスト層パターンの前記孔部中にメタル層を形成する工程であって、前記メタル層は前記孔部から露出している前記接合層に接続され、且つ部分的な前記メタル層が前記誘電体層の前記開口部中に位置している工程と、前記フォトレジスト層パターンに被覆された前記接合層を露出するように前記フォトレジスト層パターンを剥離する工程と、前記メタル層をマスクとして前記接合層をエッチングし、前記接合層に第一接合部及び第二接合部を形成し、前記第一接合部は前記開口部に位置し、且つ前記第一接合部を前記表面に接続し、前記第二接合部を前記誘電体層に接続し、前記メタル層はグランドメタル層及び複数の回路層から構成され、前記グランドメタル層の第一グランド層を前記接合層の前記第一接合部に接続し、前記グランドメタル層の第二グランド層を前記接合層の前記第二接合部に接続し、各前記回路層は前記接合層の前記第二接合部に設置し、且つ隣接する２つの前記回路層の間には１つの前記第二グランド層を有している工程と、を含む。
このように、本発明によれば、次のような効果がある。
本発明は半導体構造のグランドメタル層を第一グランド層及び第二グランド層に分けることで、回路層を誘電体層に直接設置し、１Ｐ２Ｍの構造を達成し、プロセスの複雑さを低下させ、半導体構造の体積を減少させている。また、第二グランド層も誘電体層に設置し、回路層が相互の電磁波により干渉するのを遮断し、半導体構造の電磁シールド能力を高めている。
従来の半導体構造を示す断面図である。 従来の半導体構造を示す断面図である。 本発明の一実施例に係る半導体構造を示す平面図である。 図３のＡ－Ａ線に沿う断面図である。 図３のＢ－Ｂ線に沿う断面図である。 本発明の一実施例に係る半導体構造の製造方法を示すフローチャートである。 図３のＡ－Ａ線が半導体構造の製造方法の各工程を示す断面図である。 図３のＡ－Ａ線が半導体構造の製造方法の各工程を示す断面図である。 図３のＡ－Ａ線が半導体構造の製造方法の各工程を示す断面図である。 図３のＡ－Ａ線が半導体構造の製造方法の各工程を示す断面図である。 図３のＡ－Ａ線が半導体構造の製造方法の各工程を示す断面図である。 図３のＡ－Ａ線が半導体構造の製造方法の各工程を示す断面図である。 図３のＡ－Ａ線が半導体構造の製造方法の各工程を示す断面図である。 図３のＢ－Ｂ線が半導体構造の製造方法の各工程を示す断面図である。 図３のＢ－Ｂ線が半導体構造の製造方法の各工程を示す断面図である。 図３のＢ－Ｂ線が半導体構造の製造方法の各工程を示す断面図である。 図３のＢ－Ｂ線が半導体構造の製造方法の各工程を示す断面図である。 図３のＢ－Ｂ線が半導体構造の製造方法の各工程を示す断面図である。 図３のＢ－Ｂ線が半導体構造の製造方法の各工程を示す断面図である。 図３のＢ－Ｂ線が半導体構造の製造方法の各工程を示す断面図である。
以下、発明の実施の形態を通じて本発明を説明する。
図３は本発明の一実施例に係る半導体構造１００を示す平面図である。図４は図３のＡ－Ａ線に沿う断面図である。図５は図３のＢ－Ｂ線に沿う断面図である。本実施例では、半導体構造１００が基板１１０と、誘電体層１２０と、接合層１３０と、グランドメタル層１４０と、複数の回路層１５０と、を有して構成される。基板１１０は表面１１１及び複数の導体パッド１１２を有し、導体パッド１１２は基板１１０の表面１１１に設置されている。導体パッド１１２は基板１１０の内部電子素子の入出力端またはグランド端である。
図４及び図５を参照すると、誘電体層１２０は基板１１０の表面１１１に設置され、誘電体層１２０は複数の開口部１２１を有し、各開口部１２１からは表面１１１または各導体パッド１１２が露出している。誘電体層１２０は基板１１０の表面１１１の保護層と各回路素子との間を絶縁するように遮断するために用いられ、誘電体層１２０はＢＣＢまたはＰｏｌｙｉｍｉｄｅである。
接合層１３０は誘電体層１２０に設置され、接合層１３０は第一接合部１３１及び第二接合部１３２を有し、第一接合部１３１は開口部１２１中に位置している。第一接合部１３１は基板１１０の表面１１１または導体パッド１１２に接続され、第二接合部１３２は誘電体層１２０に位置していると共に誘電体層１２０に接続されている。接合層１３０はチタン・タングステン合金層及び銅層が積層することで構成され、メタル層と基板１１０の表面１１１との間またはメタル層と誘電体層１２０との間に接合境界面を提供している。
グランドメタル層１４０は接合層１３０に設置され、グランドメタル層１４０は第一グランド層１４１及び第二グランド層１４２を有し、第一グランド層１４１は誘電体層１２０の開口部１２１中に位置していると共に接合層１３０の第一接合部１３１に接続され、第二グランド層１４２は誘電体層１２０に位置していると共に接合層１３０の第二接合部１３２に接続されている。好ましくは、グランドメタル層１４０は如何なる電流信号も通過させず、電磁シールドとし、且つ第一グランド層１４１は接合層１３０を介して第二グランド層１４２に接続されて相互に電気的に接続され、第一グランド層１４１及び第二グランド層１４２が導体層として電気的に接続され、良好な電磁シールド能力を有している。グランドメタル層１４０は純銅または銅層／ニッケル層／銅層の積層構成とする。
回路層１５０は接合層１３０の第二接合部１３２に設置されていると共に第二接合部１３２に接続され、且つ各回路層１５０の両端は各誘電体層１２０の開口部１２１中にそれぞれ挿入されていると共に第一接合部１３１を介して各導体パッド１１２に接続され、その両端が接続される導体パッド１１２により電流信号の伝送を行う。各回路層１５０が伝送する電流信号が無線周波数で操作されると電磁波を発生するため、本実施例では、隣接する２つの回路層１５０の間に１つの第二グランド層１４２を有することで、他の回路層１５０が発生させる電磁波による各回路層１５０への干渉を低減している。回路層１５０は純銅または銅層／ニッケル層／銅層の積層構成である。
図４及び図５によく見られるように、誘電体層１２０、第一接合部１３１及び第一グランド層１４１は同じ第一水平高さＨ１に位置し、第二接合部１３２、第二グランド層１４２及び回路層１５０は同じ第二水平高さＨ２に位置し、第二水平高さＨ２は第一水平高さＨ１より高い。第二グランド層１４２及び回路層１５０が同じレベルに位置しているため、各回路層１５０が発生させる電磁波が他の回路層１５０の信号の伝送に影響を及ぼすのを回避している。また、回路層１５０が誘電体層１２０に直接設置されているため、別途１層の誘電体層を設置する必要がなく、半導体構造１００が１Ｐ２Ｍの構造を達成し、半導体構造１００を製作する複雑さが低下し、全体的な体積も減少する。
図６は本発明に係る半導体構造の製造方法１０を示すフローチャートである。基板を提供する１１工程と、誘電体層を形成する１２工程と、接合層を形成する１３工程と、フォトレジスト層パターンを形成する１４工程と、メタル層を形成する１５工程と、フォトレジスト層パターンを剥離する１６工程と、接合層をエッチングする１７工程と、を含む。
次は、図７Ａから７Ｇ及び図８Ａから８Ｇは図３のＡ－Ａ線及びＢ－Ｂ線が各工程を示す断面図であり、図６、図７Ａ及び図８Ａを参照し、工程１１では基板１１０を提供する。基板は表面１１１及び複数の導体パッド１１２を有し、導体パッド１１２は基板１１０の表面１１１に位置している（図６、図７Ａ、図８Ａ）。
次は、図６、図７Ｂ及び図８Ｂを参照すると、工程１２において基板１１０の表面１１１に誘電体層１２０を形成する。誘電体層１２０は複数の開口部１２１を有し、各開口部１２１からは表面１１１または導体パッド１１２が露出し、誘電体層１２０には露光と現像プロセスにより開口部１２１が生成される。
次は、図６、図７Ｃ及び図８Ｃを参照すると、工程１３において誘電体層１２０に接合層１３０を形成する。部分的な接合層１３０が開口部１２１中に位置していると共に表面１１１または各導体パッド１１２に接続され、部分的な接合層１３０が誘電体層１２０に接続され、化学めっきまたはスパッタリングプロセスにより誘電体層１２０に接合層１３０が形成される。
次は、図６、図７Ｄ及び図８Ｄを参照すると、工程１４において接合層１３０にフォトレジスト層パターンＰＲを形成する。フォトレジスト層パターンＰＲは複数の孔部Ｏを有し、孔部Ｏからは接合層１３０が露出し、後続のメタル層をめっきする位置を定義する。塗布、露光及び現像プロセスにより接合層１３０にフォトレジスト層パターンＰＲが形成される。
次は、図６、図７Ｅ及び図８Ｅを参照すると、工程１５においてフォトレジスト層パターンＰＲの孔部Ｏ中にメタル層Ｍを形成する。メタル層Ｍは孔部Ｏから露出している接合層１３０に接続され、且つ部分的なメタル層Ｍが誘電体層１２０の開口部１２１中に位置し、電気めっきにより接合層１３０にメタル層Ｍが形成される。
次は、図６、図７Ｆ及び図８Ｆを参照すると、工程１６においてフォトレジスト層パターンＰＲを剥離し、フォトレジスト層パターンＰＲに被覆された接合層１３０を露出させる。
最後に、図６、図７Ｇ及び図８Ｇを参照すると、工程１７においてメタル層Ｍをマスクとして接合層１３０をエッチングし、接合層１３０に第一接合部１３１及び第二接合部１３２を形成して半導体構造１００を完成させる。
本発明は半導体構造１００のグランドメタル層１４０を第一グランド層１４１及び第二グランド層１４２に分け、回路層１５０を誘電体層１２０に直接設置し、１Ｐ２Ｍの構造を達成し、プロセスの複雑さを低下させ、半導体構造１００の体積を減少させている。また、第二グランド層１４２を誘電体層１２０に設置することで、回路層１５０の相互の電磁波の干渉を遮断し、半導体構造１００の電磁シールド能力を向上している。
以上、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の形態で実施可能である。
１００ 半導体構造
１１０ 基板
１１１ 表面
１１２ 導体パッド
１２０ 誘電体層
１２１ 開口部
１３０ 接合層
１３１ 第一接合部
１３２ 第二接合部
１４０ グランドメタル層
１４１ 第一グランド層
１４２ 第二グランド層
１５０ 回路層
ＰＲ フォトレジスト層パターン
Ｏ 孔部
Ｍ メタル層
Ｈ１ 第一水平高さ
Ｈ２ 第二水平高さ
２００ 半導体構造
２１０ 基板
２１１ 表面
２２０ 導体パッド
２３０ 第一誘電体層
２４０ 第一接合層
２４１ 第一接合部
２４２ 第二接合部
２５０ 第一回路層
２６０ グランドメタル層
２７０ 第二誘電体層
２８０ 第二接合層
２９０ 第二回路層
１０ 半導体構造の製造方法
１１ 基板を提供する
１２ 誘電体層を形成する
１３ 接合層を形成する
１４ フォトレジスト層パターンを形成する
１５ メタル層を形成する
１６ フォトレジスト層パターンを剥離する
１７ 接合層をエッチングする

Claims (10)

  1. 表面を有している基板と、
    前記表面に設置され、複数の開口部を有し、各前記開口部からは前記表面が露出している誘電体層と、
    前記誘電体層に設置されている接合層であって、前記接合層の第一接合部は前記開口部中に位置し、且つ前記第一接合部は前記表面に接続され、前記接合層の第二接合部は前記誘電体層に接続されている前記接合層と、
    前記接合層に設置されているグランドメタル層であって、前記グランドメタル層の第一グランド層は前記接合層の前記第一接合部に接続され、前記グランドメタル層の第二グランド層は前記接合層の前記第二接合部に接続されている前記グランドメタル層と、
    前記接合層の前記第二接合部に各々設置されている複数の回路層であって、隣接する２つの前記回路層の間には１つの前記第二グランド層を有している複数の前記回路層と、を備えていることを特徴とする半導体構造。
  2. 前記誘電体層、前記第一接合部及び前記第一グランド層は同じ第一水平高さに位置し、前記第二接合部、前記第二グランド層及び前記回路層は同じ第二水平高さに位置し、前記第二水平高さは前記第一水平高さより高いことを特徴とする請求項１に記載の半導体構造。
  3. 前記基板は複数の導体パッドを有し、前記導体パッドは前記基板の前記表面に設置され、前記誘電体層の前記開口部からは各前記導体パッドが露出し、前記接合層は前記開口部を介して前記導体パッドに接続され、各前記回路層は前記接合層を介して各前記導体パッドに接続されていることを特徴とする請求項２に記載の半導体構造。
  4. 前記第一グランド層は前記接合層を介して前記第二グランド層に接続されていることを特徴とする請求項２に記載の半導体構造。
  5. 前記グランドメタル層は如何なる電流信号も通過させないことを特徴とする請求項４に記載の半導体構造。
  6. 半導体構造の製造方法であって、
    表面を有している基板を提供する工程と、
    前記基板の前記表面に誘電体層を形成する工程であって、前記誘電体層は複数の開口部を有し、前記開口部からは前記表面が露出している工程と、
    前記誘電体層に接合層を形成する工程であって、部分的な前記接合層が前記開口部中に位置していると共に前記表面に接続され、部分的な前記接合層が前記誘電体層に接続されている工程と、
    前記接合層にフォトレジスト層パターンを形成する工程であって、前記フォトレジスト層パターンは複数の孔部を有し、前記孔部からは前記接合層が露出している工程と、
    前記フォトレジスト層パターンの前記孔部中にメタル層を形成する工程であって、前記メタル層は前記孔部から露出している前記接合層に接続され、且つ部分的な前記メタル層が前記誘電体層の前記開口部中に位置している工程と、
    前記フォトレジスト層パターンに被覆された前記接合層を露出するように前記フォトレジスト層パターンを剥離する工程と、
    前記メタル層をマスクとして前記接合層をエッチングし、前記接合層に第一接合部及び第二接合部を形成し、前記第一接合部は前記開口部に位置し、且つ前記第一接合部を前記表面に接続し、前記第二接合部を前記誘電体層に接続し、前記メタル層はグランドメタル層及び複数の回路層から構成され、前記グランドメタル層の第一グランド層を前記接合層の前記第一接合部に接続し、前記グランドメタル層の第二グランド層を前記接合層の前記第二接合部に接続し、各前記回路層は前記接合層の前記第二接合部に設置し、且つ隣接する２つの前記回路層の間には１つの前記第二グランド層を有している工程と、を含むことを特徴とする半導体構造の製造方法。
  7. 前記誘電体層、前記第一接合部及び前記第一グランド層は同じ第一水平高さに位置し、前記第二接合部、前記第二グランド層及び前記回路層は同じ第二水平高さに位置し、前記第二水平高さは前記第一水平高さより高いことを特徴とする請求項６に記載の半導体構造の製造方法。
  8. 前記基板は複数の導体パッドを有し、前記導体パッドは前記基板の前記表面に設置され、前記誘電体層の前記開口部からは各前記導体パッドが露出し、前記接合層は前記開口部を介して前記導体パッドに接続され、各前記回路層が前記接合層を介して各前記導体パッドに接続されていることを特徴とする請求項７に記載の半導体構造の製造方法。
  9. 前記第一グランド層は前記接合層を介して前記第二グランド層に接続されていることを特徴とする請求項７に記載の半導体構造の製造方法。
  10. 前記グランドメタル層は如何なる電流信号も通過させないことを特徴とする請求項９に記載の半導体構造の製造方法。
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