JP2022528686A - 半導体デバイス、マーキングパターンおよび半導体デバイスの形成方法 - Google Patents
半導体デバイス、マーキングパターンおよび半導体デバイスの形成方法 Download PDFInfo
- Publication number
- JP2022528686A JP2022528686A JP2021559124A JP2021559124A JP2022528686A JP 2022528686 A JP2022528686 A JP 2022528686A JP 2021559124 A JP2021559124 A JP 2021559124A JP 2021559124 A JP2021559124 A JP 2021559124A JP 2022528686 A JP2022528686 A JP 2022528686A
- Authority
- JP
- Japan
- Prior art keywords
- marking
- pattern
- region
- sub
- marking structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 title claims description 48
- 239000000463 material Substances 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000004020 conductor Substances 0.000 claims abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 69
- 238000005530 etching Methods 0.000 claims description 47
- 238000009966 trimming Methods 0.000 claims description 39
- 239000011810 insulating material Substances 0.000 claims description 30
- 230000008569 process Effects 0.000 claims description 29
- 238000012546 transfer Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 14
- 230000000694 effects Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000013459 approach Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000003542 behavioural effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 150000002902 organometallic compounds Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67242—Apparatus for monitoring, sorting or marking
- H01L21/67253—Process monitoring, e.g. flow or thickness monitoring
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67242—Apparatus for monitoring, sorting or marking
- H01L21/67294—Apparatus for monitoring, sorting or marking using identification means, e.g. labels on substrates or labels on containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Drying Of Semiconductors (AREA)
- Weting (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
Claims (28)
- 半導体デバイスであって、
垂直方向に沿って基板の上に交互に配置された複数の絶縁層および複数の導体層を含むスタック構造と、
前記基板の上で前記スタック構造に隣接する異なる材料の複数の交互配置された層を有するマーキングパターンであって、前記マーキングパターンは、マーキング領域内に位置する中央マーキング構造を含み、前記中央マーキング構造は、前記マーキング領域を前記スタック構造から遠い第1のマーキングサブ領域と、前記スタック構造に近い第2のマーキングサブ領域とに分割し、前記第1のマーキングサブ領域の第1のパターン密度は、前記第2のマーキングサブ領域の第2のパターン密度以上である、マーキングパターンと、を含む、半導体デバイス。 - 前記第1のマーキングサブ領域は少なくとも1つの第1のマーキング構造を含み、前記第2のマーキングサブ領域は少なくとも1つの第2のマーキング構造を含み、
前記少なくとも1つの第1のマーキング構造の数は、前記少なくとも1つの第2のマーキング構造の数以上であり、
前記中央マーキング構造、前記少なくとも1つの第1のマーキング構造、および前記少なくとも1つの第2のマーキング構造のそれぞれは、第1の材料および第2の材料の前記複数の交互配置された層を含み、前記第1の材料は前記第2の材料とは異なる、
請求項1に記載の半導体デバイス。 - 前記第1のマーキングサブ領域の前記第1のパターン密度は、前記第2のマーキングサブ領域の前記第2のパターン密度に等しく、
前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造は、前記水平方向に沿って前記中央マーキング構造の両側に対称的に分布する、
請求項2に記載の半導体デバイス。 - 前記少なくとも1つの第1のマーキング構造の前記数は、前記少なくとも1つの第2のマーキング構造の前記数に等しい、請求項2または3に記載の半導体デバイス。
- 前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造は、同じ形状および同じ寸法を有し、
前記中央マーキング構造および前記少なくとも1つの第1のマーキング構造は、前記第1のマーキングサブ領域内で同じ距離で前記水平方向に沿って均等に配置され、
前記中央マーキング構造および前記少なくとも1つの第2のマーキング構造は、前記第2のマーキングサブ領域内で前記同じ距離で前記水平方向に沿って均等に配置される、
請求項4に記載の半導体デバイス。 - 前記第1のマーキングサブ領域の前記第1のパターン密度は、前記第2のマーキングサブ領域の前記第2のパターン密度より大きく、
前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造は、前記水平方向に沿って前記中央マーキング構造の両側に非対称に分布する、
請求項2に記載の半導体デバイス。 - 前記少なくとも1つの第1のマーキング構造の前記数は、前記少なくとも1つの第2のマーキング構造の前記数よりも大きい、請求項2または6に記載の半導体デバイス。
- 前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造は、同じ形状および同じ寸法を有し、
前記水平方向に沿って、前記少なくとも1つの第1のマーキング構造のうちの2つの間の距離は、前記少なくとも1つの第2のマーキング構造のうちの2つの間の距離よりも小さい、
請求項7に記載の半導体デバイス。 - 前記水平方向に沿って、前記中央マーキング構造および前記少なくとも1つの第1のマーキング構造は、前記第1のマーキングサブ領域内で第1の距離で均等に分布し、前記中央マーキング構造および前記少なくとも1つの第2のマーキング構造は、前記第2のマーキングサブ領域内で第2の距離で均等に分布し、前記第1の距離は前記第2の距離よりも小さい、請求項8に記載の半導体デバイス。
- 前記スタック構造は、階段構造を含み、前記複数の絶縁層のそれぞれおよび対応する導体層は、前記階段構造の階段を形成する、請求項1から9のいずれか一項に記載の半導体デバイス。
- 前記中央マーキング構造の高さは、前記垂直方向に沿った少なくとも1つの階段の厚さに等しい、請求項10に記載の半導体デバイス。
- フォトレジストトリミングプロセスのトリミングレートを制御するためのマーキングパターンであって、
複数の交互配置された層であって、基板の上に垂直方向に沿ってスタックされた異なる材料の少なくとも2つの層を含む、複数の交互配置された層と、
前記マーキング領域をデバイス領域から遠い第1のマーキングサブ領域と、前記デバイス領域に近い第2のマーキングサブ領域とに分割する中央マーキング構造であって、前記第1のマーキングサブ領域の第1のパターン密度は、前記第2のマーキングサブ領域の第2のパターン密度以上である、中央マーキング構造と、を含む、マーキングパターン。 - 前記第1のマーキングサブ領域は、少なくとも1つの第1のマーキング構造を含み、前記第2のマーキングサブ領域は、少なくとも1つの第2のマーキング構造を含み、前記少なくとも1つの第1のマーキング構造の数は、前記少なくとも1つの第2のマーキング構造の数以上である、請求項12に記載のマーキングパターン。
- 前記第1のマーキングサブ領域の前記第1のパターン密度は、前記第2のマーキングサブ領域の前記第2のパターン密度に等しく、
前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造は、前記水平方向に沿って前記中央マーキング構造の両側に対称的に分布する、
請求項13に記載のマーキングパターン。 - 前記少なくとも1つの第1のマーキング構造の前記数は、前記少なくとも1つの第2のマーキング構造の前記数に等しい、請求項13または14に記載のマーキングパターン。
- 前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造は、同じ形状および同じ寸法を有し、
前記中央マーキング構造および前記少なくとも1つの第1のマーキング構造は、前記第1のマーキングサブ領域内で同じ距離で前記水平方向に沿って均等に配置され、
前記中央マーキング構造および前記少なくとも1つの第2のマーキング構造は、前記第2のマーキングサブ領域内で前記同じ距離で前記水平方向に沿って均等に配置される、
請求項15に記載のマーキングパターン。 - 前記第1のマーキングサブ領域の前記第1のパターン密度は、前記第2のマーキングサブ領域の前記第2のパターン密度より大きく、
前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造は、前記水平方向に沿って前記中央マーキング構造の両側に非対称に分布する、
請求項13に記載のマーキングパターン。 - 前記少なくとも1つの第1のマーキング構造の前記数は、前記少なくとも1つの第2のマーキング構造の前記数よりも大きい、請求項13または17に記載のマーキングパターン。
- 前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造は、同じ形状および同じ寸法を有し、
前記水平方向に沿って、前記少なくとも1つの第1のマーキング構造のうちの2つの間の距離は、前記少なくとも1つの第2のマーキング構造のうちの2つの間の距離よりも小さい、
請求項18に記載のマーキングパターン。 - 前記水平方向に沿って、前記中央マーキング構造および前記少なくとも1つの第1のマーキング構造は、前記第1のマーキングサブ領域内で第1の距離で均等に分布し、前記中央マーキング構造および前記少なくとも1つの第2のマーキング構造は、前記第2のマーキングサブ領域内で第2の距離で均等に分布し、前記第1の距離は前記第2の距離よりも小さい、請求項19に記載のマーキングパターン。
- 半導体デバイスを形成するための方法であって、
誘電体スタック上のデバイス領域および前記デバイス領域に隣接するマーキング領域を決定することであって、前記誘電体スタックは、基板の上に交互に配置された複数の絶縁材料層および複数の犠牲材料層を含む、マーキング領域を決定することと、
前記デバイス領域および前記マーキング領域を同じエッチングプロセスを使用してパターニングして、前記マーキング領域に中央マーキング構造および前記デバイス領域に階段パターンを有するマーキングパターンを形成することであって、
前記マーキングパターンおよび前記階段パターンは、少なくとも1つの絶縁材料層および1つの犠牲材料層の厚さに等しい同じ厚さを有し、
前記中央マーキング構造は、前記マーキング領域を前記デバイス領域から遠い第1のマーキングサブ領域と、前記デバイス領域に近い第2のマーキングサブ領域とに分割し、前記第1のマーキングサブ領域の第1のパターン密度は、前記第2のマーキングサブ領域の第2のパターン密度以上である、マーキングパターンを形成することと、
前記階段パターンを覆い、マーキングパターンを露出させるためにフォトレジスト層を形成することと、
前記フォトレジスト層をトリミングして、水平方向に沿って前記誘電体スタックの一部を露出させることと、
前記マーキングパターンを維持し、露出された前記誘電体スタックの前記一部を除去して階段を形成するエッチングプロセスを実行することと、を含む、方法。 - 前記マーキングパターンを形成することは、前記第1のマーキングサブ領域内に少なくとも1つの第1のマーキング構造を形成することと、前記第2のマーキングサブ領域内に少なくとも1つの第2のマーキング構造を形成することとを含み、前記少なくとも1つの第1のマーキング構造の数は、前記少なくとも1つの第2のマーキング構造の数以上である、請求項21に記載の方法。
- 前記マーキングパターンを形成することは、前記水平方向に沿って前記中央マーキング構造の両側に均等に分散された、前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造を対称的に形成することを含み、前記第1のマーキングサブ領域の前記第1のパターン密度は、前記第2のマーキングサブ領域の前記第2のパターン密度に等しい、請求項22に記載の方法。
- 前記マーキングパターンを形成することは、前記水平方向に沿って前記中央マーキング構造の両側に前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造を非対称に形成することを含み、前記第1のマーキングサブ領域の前記第1のパターン密度は、前記第2のマーキングサブ領域の前記第2のパターン密度よりも大きい、請求項22に記載の方法。
- 前記マーキングパターンを形成することは、前記マーキング領域内の少なくとも1つの絶縁材料層および少なくとも1つの犠牲材料層の一部を除去して、前記中央マーキング構造、前記少なくとも1つの第1のマーキング構造、および前記少なくとも1つの第2のマーキング構造を形成することを含む、請求項23または24に記載の方法。
- 階段を形成することは、前記複数の絶縁材料層のうちの1つの一部および前記複数の犠牲材料層のうちの1つの一部を除去して、絶縁層および対応する犠牲層をそれぞれ形成することを含む、請求項21から25のいずれか一項に記載の方法。
- 前記中央マーキング構造と前記フォトレジスト層との間の距離を測定することをさらに含む、請求項26に記載の方法。
- 前記水平方向に沿って前記誘電体スタックの別の一部を露出させるために前記フォトレジスト層をトリミングすることと、
前記マーキングパターンのパターンを転写し、露出された前記誘電体スタックの前記別の一部を除去して別の階段を形成するために別のエッチングプロセスを実行することと、
前記中央マーキング構造と前記フォトレジスト層との間の別の距離を測定することと、
前記距離と、前記別の距離と、前記第1の距離および前記別の距離を形成するために前記フォトレジストがトリミングされる時間間の時間間隔との間のそれぞれの距離に基づいて、前記フォトレジスト層の前記トリミングのエッチングレートを決定することと、をさらに含む、
請求項27に記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2019/093153 WO2020258116A1 (en) | 2019-06-27 | 2019-06-27 | Marking pattern in forming staircase structure of three-dimensional memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022528686A true JP2022528686A (ja) | 2022-06-15 |
JP7302007B2 JP7302007B2 (ja) | 2023-07-03 |
Family
ID=68544575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021559124A Active JP7302007B2 (ja) | 2019-06-27 | 2019-06-27 | 半導体デバイス、マーキングパターンおよび半導体デバイスの形成方法 |
Country Status (7)
Country | Link |
---|---|
US (4) | US11121092B2 (ja) |
EP (1) | EP3909078A4 (ja) |
JP (1) | JP7302007B2 (ja) |
KR (1) | KR102652099B1 (ja) |
CN (1) | CN110494969B (ja) |
TW (1) | TWI710063B (ja) |
WO (1) | WO2020258116A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112331666B (zh) * | 2020-10-29 | 2021-08-31 | 长江存储科技有限责任公司 | 三维存储器及其形成方法 |
CN113161367B (zh) * | 2021-03-04 | 2022-08-19 | 长江存储科技有限责任公司 | 半导体结构及其制作方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015142133A (ja) * | 2014-01-27 | 2015-08-03 | 三星電子株式会社Samsung Electronics Co.,Ltd. | 垂直型非揮発性メモリ装置およびその製造方法 |
US20160163686A1 (en) * | 2014-12-08 | 2016-06-09 | Jaehan Lee | Semiconductor devices having dummy patterns and methods of fabricating the same |
US20170358594A1 (en) * | 2016-06-13 | 2017-12-14 | Sandisk Technologies Llc | Method of forming a staircase in a semiconductor device using a linear alignmnent control feature |
US20180294276A1 (en) * | 2017-04-10 | 2018-10-11 | Macronix International Co., Ltd. | Semiconductor device and critical dimension defining method thereof |
Family Cites Families (55)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6984571B1 (en) * | 1999-10-01 | 2006-01-10 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
US6486954B1 (en) * | 2000-09-01 | 2002-11-26 | Kla-Tencor Technologies Corporation | Overlay alignment measurement mark |
US6670109B2 (en) * | 2001-08-29 | 2003-12-30 | Micron Technology, Inc. | Photolithographic methods of using a single reticle to form overlapping patterns |
US7402897B2 (en) * | 2002-08-08 | 2008-07-22 | Elm Technology Corporation | Vertical system integration |
FR2848725B1 (fr) * | 2002-12-17 | 2005-02-11 | Commissariat Energie Atomique | Procede de formation de motifs alignes de part et d'autre d'un film mince |
US7553611B2 (en) * | 2005-03-31 | 2009-06-30 | Sandisk 3D Llc | Masking of repeated overlay and alignment marks to allow reuse of photomasks in a vertical structure |
US7585419B2 (en) * | 2005-06-17 | 2009-09-08 | Boardtek Electronics Corp. | Substrate structure and the fabrication method thereof |
CN1932653A (zh) * | 2005-09-15 | 2007-03-21 | 联华电子股份有限公司 | 堆栈式对准标记与光刻工艺对准方法 |
KR100715280B1 (ko) * | 2005-10-01 | 2007-05-08 | 삼성전자주식회사 | 오버레이 키를 이용하는 오버레이 정밀도 측정 방법 |
JP2007208081A (ja) * | 2006-02-02 | 2007-08-16 | Oki Electric Ind Co Ltd | アラインメントマーク、合わせマーク及び半導体装置の製造方法 |
US7507633B2 (en) * | 2006-03-07 | 2009-03-24 | International Business Machines Corproation | Method and structure for improved alignment in MRAM integration |
US7927782B2 (en) * | 2007-12-28 | 2011-04-19 | Texas Instruments Incorporated | Simplified double mask patterning system |
US8173544B2 (en) * | 2008-05-02 | 2012-05-08 | Texas Instruments Incorporated | Integrated circuit having interleaved gridded features, mask set and method for printing |
US8084872B2 (en) * | 2008-07-01 | 2011-12-27 | Macronix International Co., Ltd. | Overlay mark, method of checking local aligmnent using the same and method of controlling overlay based on the same |
US8281262B2 (en) * | 2008-12-30 | 2012-10-02 | Texas Instruments Incorporated | Partitioning features of a single IC layer onto multiple photolithographic masks |
US8552563B2 (en) * | 2009-04-07 | 2013-10-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional semiconductor architecture |
US8405420B2 (en) * | 2009-04-14 | 2013-03-26 | Monolithic 3D Inc. | System comprising a semiconductor device and structure |
US8383457B2 (en) * | 2010-09-03 | 2013-02-26 | Stats Chippac, Ltd. | Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect |
KR101692407B1 (ko) * | 2010-08-19 | 2017-01-04 | 삼성전자주식회사 | 라인 패턴 구조물의 형성 방법 |
US20180350685A1 (en) * | 2011-06-28 | 2018-12-06 | Monolithic 3D Inc. | 3d semiconductor device and system |
KR20140053175A (ko) * | 2011-08-11 | 2014-05-07 | 도쿄엘렉트론가부시키가이샤 | 반도체 장치의 제조 방법, 반도체 장치 및 배선 형성용 지그 |
US9691869B2 (en) * | 2012-04-09 | 2017-06-27 | Monolithic 3D Inc. | Semiconductor devices and structures |
JP6151354B2 (ja) * | 2012-05-17 | 2017-06-21 | ヘプタゴン・マイクロ・オプティクス・プライベート・リミテッドHeptagon Micro Optics Pte. Ltd. | ウエハスタックの組立 |
US8692393B2 (en) * | 2012-06-12 | 2014-04-08 | Macronix International Co., Ltd. | Alignment mark design for semiconductor device |
WO2014002794A1 (ja) | 2012-06-27 | 2014-01-03 | 株式会社村田製作所 | 薄膜積層素子の製造方法 |
WO2014025900A1 (en) * | 2012-08-08 | 2014-02-13 | Kinestral Technologies, Inc. | Electrochromic multi-layer devices with composite electrically conductive layers |
US9093458B2 (en) * | 2012-09-06 | 2015-07-28 | Kla-Tencor Corporation | Device correlated metrology (DCM) for OVL with embedded SEM structure overlay targets |
US9640531B1 (en) * | 2014-01-28 | 2017-05-02 | Monolithic 3D Inc. | Semiconductor device, structure and methods |
US9449982B2 (en) | 2013-03-12 | 2016-09-20 | Sandisk Technologies Llc | Method of making a vertical NAND device using a sacrificial layer with air gap and sequential etching of multilayer stacks |
US9177925B2 (en) * | 2013-04-18 | 2015-11-03 | Fairfchild Semiconductor Corporation | Apparatus related to an improved package including a semiconductor die |
JP6193665B2 (ja) * | 2013-07-26 | 2017-09-06 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US9595474B2 (en) * | 2013-08-30 | 2017-03-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | 3D IC with serial gate MOS device, and method of making the 3D IC |
US9224650B2 (en) * | 2013-09-19 | 2015-12-29 | Applied Materials, Inc. | Wafer dicing from wafer backside and front side |
JP6189181B2 (ja) * | 2013-11-06 | 2017-08-30 | 東芝メモリ株式会社 | 半導体装置の製造方法 |
US9646872B2 (en) * | 2013-11-13 | 2017-05-09 | Taiwan Semiconductor Manufacturing Company Limited | Systems and methods for a semiconductor structure having multiple semiconductor-device layers |
US9443758B2 (en) * | 2013-12-11 | 2016-09-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Connecting techniques for stacked CMOS devices |
US10014292B2 (en) * | 2015-03-09 | 2018-07-03 | Monolithic 3D Inc. | 3D semiconductor device and structure |
KR20150114233A (ko) * | 2014-04-01 | 2015-10-12 | 삼성전자주식회사 | 반도체 패키지 및 이의 제조방법 |
US9786643B2 (en) * | 2014-07-08 | 2017-10-10 | Micron Technology, Inc. | Semiconductor devices comprising protected side surfaces and related methods |
KR102283322B1 (ko) * | 2014-11-14 | 2021-08-02 | 삼성전자주식회사 | 반도체 패키지 및 그 제조방법 |
US9431517B2 (en) * | 2014-11-26 | 2016-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
US20160155722A1 (en) * | 2014-12-02 | 2016-06-02 | Glenn J. Leedy | Vertical system integration |
KR102565716B1 (ko) * | 2015-12-24 | 2023-08-11 | 삼성전자주식회사 | 메모리 장치 |
KR102454206B1 (ko) * | 2016-03-14 | 2022-10-12 | 삼성전자주식회사 | 웨이퍼 정렬 마크 및 웨이퍼 정렬 마크의 오차 측정 방법 |
CN106206545B (zh) * | 2016-07-14 | 2018-11-23 | 深圳市华星光电技术有限公司 | 标记、显示装置及利用标记曝光和蚀刻制程稳定性的方法 |
CN109643071B (zh) * | 2016-08-15 | 2021-04-23 | Asml荷兰有限公司 | 对准方法 |
CN106847822B (zh) * | 2017-03-08 | 2018-11-16 | 长江存储科技有限责任公司 | 3d nand存储器件、制造方法以及台阶校准方法 |
KR102442933B1 (ko) * | 2017-08-21 | 2022-09-15 | 삼성전자주식회사 | 3차원 반도체 장치 |
CN107452717B (zh) * | 2017-08-22 | 2018-12-14 | 长江存储科技有限责任公司 | 半导体制造方法 |
CN107818983B (zh) * | 2017-08-25 | 2020-05-12 | 长江存储科技有限责任公司 | 一种标记图形及其形成方法 |
US10474027B2 (en) * | 2017-11-13 | 2019-11-12 | Macronix International Co., Ltd. | Method for forming an aligned mask |
CN109196644B (zh) * | 2018-04-18 | 2019-09-10 | 长江存储科技有限责任公司 | 用于形成三维存储器设备的阶梯结构的方法 |
CN109860201B (zh) * | 2019-04-09 | 2020-12-01 | 长江存储科技有限责任公司 | 一种nand存储器、掩膜版以及制作方法 |
US10942444B2 (en) * | 2019-05-01 | 2021-03-09 | Nxp Usa, Inc. | Optical control modules for integrated circuit device patterning and reticles and methods including the same |
KR102577156B1 (ko) * | 2019-05-02 | 2023-09-12 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치의 제조방법 |
-
2019
- 2019-06-27 EP EP19934520.8A patent/EP3909078A4/en active Pending
- 2019-06-27 CN CN201980001344.5A patent/CN110494969B/zh active Active
- 2019-06-27 WO PCT/CN2019/093153 patent/WO2020258116A1/en unknown
- 2019-06-27 JP JP2021559124A patent/JP7302007B2/ja active Active
- 2019-06-27 KR KR1020217027241A patent/KR102652099B1/ko active IP Right Grant
- 2019-08-16 US US16/543,237 patent/US11121092B2/en active Active
-
2020
- 2020-01-31 TW TW109103024A patent/TWI710063B/zh active
- 2020-11-21 US US17/100,873 patent/US11545442B2/en active Active
-
2021
- 2021-08-17 US US17/404,387 patent/US11552025B2/en active Active
- 2021-11-23 US US17/534,080 patent/US11594496B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015142133A (ja) * | 2014-01-27 | 2015-08-03 | 三星電子株式会社Samsung Electronics Co.,Ltd. | 垂直型非揮発性メモリ装置およびその製造方法 |
US20160163686A1 (en) * | 2014-12-08 | 2016-06-09 | Jaehan Lee | Semiconductor devices having dummy patterns and methods of fabricating the same |
US20170358594A1 (en) * | 2016-06-13 | 2017-12-14 | Sandisk Technologies Llc | Method of forming a staircase in a semiconductor device using a linear alignmnent control feature |
US20180294276A1 (en) * | 2017-04-10 | 2018-10-11 | Macronix International Co., Ltd. | Semiconductor device and critical dimension defining method thereof |
Also Published As
Publication number | Publication date |
---|---|
US20210384141A1 (en) | 2021-12-09 |
WO2020258116A1 (en) | 2020-12-30 |
TW202101680A (zh) | 2021-01-01 |
KR20210118456A (ko) | 2021-09-30 |
EP3909078A4 (en) | 2022-12-21 |
CN110494969B (zh) | 2020-08-25 |
US20220084954A1 (en) | 2022-03-17 |
US11545442B2 (en) | 2023-01-03 |
US20210104469A1 (en) | 2021-04-08 |
US11594496B2 (en) | 2023-02-28 |
US11121092B2 (en) | 2021-09-14 |
TWI710063B (zh) | 2020-11-11 |
US11552025B2 (en) | 2023-01-10 |
EP3909078A1 (en) | 2021-11-17 |
KR102652099B1 (ko) | 2024-03-27 |
JP7302007B2 (ja) | 2023-07-03 |
US20200411446A1 (en) | 2020-12-31 |
CN110494969A (zh) | 2019-11-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6883665B2 (ja) | 三次元(3d)メモリ構造および方法 | |
JP7089067B2 (ja) | 3次元メモリデバイスおよびその形成方法 | |
JP7014814B2 (ja) | 半導体構造および方法 | |
US11361988B2 (en) | Staircase formation in three-dimensional memory device | |
US20220084954A1 (en) | Marking pattern in forming staircase structure of three-dimensional memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20211004 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20211004 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20221111 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20221115 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230130 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230523 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230621 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7302007 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |