JP2022514126A - トランジスタデバイス、単一層二硫化モリブデン強誘電体電界効果トランジスタおよび不揮発性メモリセルの製造方法 - Google Patents

トランジスタデバイス、単一層二硫化モリブデン強誘電体電界効果トランジスタおよび不揮発性メモリセルの製造方法 Download PDF

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Abstract

基板上に設けられた側壁を有するゲートスタックを備えたメモリセルを含むトランジスタデバイスが開示される。ゲートスタックは基板上に設けられた金属ゲート層を含む。金属ゲート層の上にバッファ層が設けられ、バッファ層の上に強誘電体層が設けられ、強誘電体層の上に誘電体層が設けられる。誘電体層の上面の一部分の上に２次元２Ｄ材料層が設けられる。誘電体層の上面の別々の部分の上に、ソース領域およびドレイン領域が設けられ、２Ｄ材料層が配置されるキャビティを形成する。

Description

［技術分野］
本発明は、概して、メモリデバイスを含むフレキシブルエレクトロニクスを、２次元材料層を用い強誘電体材料を組み込んで構築するための、デバイス構造および製造方法に関する。
［背景技術］
現在の計算システムの需要に鑑みると、従来の計算システムの低消費電力化および高性能化は急務である。シリコンベースのデバイスの寸法の拡大縮小および従来のメモリセルサイズの縮小を含み得るいくつかの従来戦略は、多大なトンネリングによるリーク電流および大きな電力消散のような問題のために、何らかの技術の分岐点においてはもはや有効でない可能性がある。
加えて、現在の従来の近代コンピュータは、ノイマン型アーキテクチャを含むアーキテクチャに基づいており、データは、メモリ装置からフェッチされ、処理装置に送られ、その後保存のためにメモリ装置に戻される。言い換えると、処理装置とメモリ装置との間でデータを送信可能な速度は、従来の近代コンピュータの根本的な限界を表している。
たとえば、嵩高いハードディスクドライブの使用に代えて高密度でコンパクトで低消費電力の記憶装置が必要とされる、例として携帯情報端末（ＰＤＡ）およびノートブック型パーソナルコンピュータ（ＰＣ）に使用されている、メモリ、特に不揮発性メモリは、現在の計算システムにとって特に重要である。従来の不揮発性メモリのもう１つの例はフラッシュメモリであり、主な問題は、相補型金属酸化物半導体（ＣＭＯＳ）ベースラインとの互換性がないフラッシュメモリデバイスが書込および消去プロセスに多大な電圧（２０Ｖ）を必要とすることである。ＣＭＯＳは、現在のコンピュータマイクロチップのほとんどのために製造されているトランジスタに使用される半導体技術である。半導体は、電気を完全にではないが「いくらか」伝導する材料である、シリコンおよびゲルマニウムからなる。
そのため、従来の近代コンピュータの根本的な限界のうちの一部を克服するとともに、計算システムの低消費電力化と高性能化とをもたらす、処理装置とメモリ装置との間でデータを送信可能な速度を有するデバイスを開発するための、新しい改善された計算アーキテクチャが必要である。
［発明の概要］
いくつかの実施形態は、概して、メモリデバイスを含むフレキシブルエレクトロニクスを、２次元材料層を用い強誘電体材料を組み込んで構築するための、デバイス構造および製造方法に関する。
実験作業から得られた本開示のいくつかの実現化例は、いくつかの側面のうちでも特に、品質を保ちつつ、強誘電体を組み込んでフレキシブルな抵抗スイッチングメモリデバイスを作製するための２次元材料のフレキシビリティという特性を解明することができる、デバイスアーキテクチャおよび製造方法の開発を含む。本開示の実施形態のうちのいくつかの実施形態の、多数の特徴のうちの少なくとも１つの特徴は、２次元材料層を強誘電体と誘電体とのゲートスタックの上に配置できることである。この固有の製造プロセスは、強誘電性の性能を高めるのに必要ないかなる高温プロセスにも対応し、高温プロセスに対応しているにもかかわらず、２次元材料層の分解または劣化には限界がない。さらに、このデバイスに使用される２次元材料の品質は、結果としてその電子性能も保つ。本開示の実施形態のうちのいくつかの実施形態の少なくとももう１つの特徴は、いくつかのデバイスはフレキシブルでありフレキシブル基板上で動作できることである。ボトムゲート構造の構成の少なくとも１つの側面は、結果として金属箔または導電箔をゲートとして使用することを可能にし、任意の所望の基板への置換（transfer）を可能にする。
広範囲にわたる実験作業ならびに学んだ教訓および認識から、本開示は、フレキシブルなメモリセルを含む単一層二硫化モリブデン（ＭｏＳ２）強誘電体電界効果トランジスタ（ＦｅＦＥＴ）を開発した。このフレキシブルなメモリセルは、支持基板の上に設けられた側壁を有するゲートスタックを含む。ゲートスタックは、支持基板の上に設けられた金属ゲートとして機能する金属層を含む。金属層の上に窒化チタン（ＴｉＮ）バッファ層が設けられる。ＴｉＮバッファ層の上にジルコニウムドープ酸化ハフニウム（ＨｆＺｒＯｘ）の無機強誘電体膜が設けられる。ＨｆＺｒＯｘ膜の上に誘電体酸化ハフニウム（ＩＶ）（ＨｆＯ２）層が設けられる。ＨｆＯ２層の上面の一部分に移送された（transferred）成長させたＭｏＳ２フレークを含む２次元（２Ｄ）材料が、２次元材料層を形成する。ＨｆＯ２層の上面の別々の部分の上に設けられたソースおよびドレイン領域は、２Ｄ材料が配置されるキャビティを形成する。
たとえば、ＭｏＳ２ ＦｅＦＥＴデバイスは、ＦｅＦＥＴを製造するためにスケーラブルな製造互換性のあるプロセスを用い化学気相成長（ＣＶＤ）によって成長させた、抵抗スイッチングチャネルとして使用される単層ＭｏＳ２を含む。このＣＶＤ ＭｏＳ２は、ＨｆＯ２／強誘電体ＨｆＺｒＯｘ薄膜からなるハイブリッドゲートスタックと統合することができる。２Ｄ ＭｏＳ２ ＦｅＦＥＴにおけるプログラミングプロセスは、強誘電体の分極の切り替えから始まり、これは、メモリデバイスにおける２つの明確な状態、すなわち書込状態および消去状態と、人工シナプス用途における蓄積チャネルコンダクタンスとを生み出すことができる。特に、２Ｄ ＦｅＦＥＴは、低電圧駆動という特色と、ゲート調整可能な強誘電体ヒステリシスという特徴とを示した。ハイブリッドゲートスタックにおける薄いＨｆＯ２層は、エネルギの再分配を通して、デバイスの強誘電性の保持およびポーリング電圧のしきい値低減において、重要な役割を果たす。よって、ＨｆＯ２／強誘電体ＨｆＺｒＯｘからなるハイブリッド絶縁体の上に配置されたＭｏＳ２の光学特性も特徴付けることが可能である。
いくつかの実験作業は、ＦｅＦＥＴ内の有機強誘電体ポリマーを含んでいたが、その理由は大規模調製および機械的柔軟性に関するいくつかの利点にある。たとえば、ある実験は、有機強誘電体ポリ（フッ化ビニリデン－トリフルオロエチレン（Ｐ（ＶＤＦ－ＴｒＦＥ））を用いる２Ｄ ＭｏＳｅ２ ＦｅＦＥＴを含んでいた。このデバイスは、１０５を超える書込／消去比での電子移動の大きなヒステリシスと、優れた保持および耐久性能を示し、ＦｅＦＥＴ技術のチャネル材料として２Ｄ材料を使用することが好適であることを立証した。しかしながら、有機強誘電体材料は、通常は一般的な有機溶媒に対する溶解度が高く低い熱履歴（thermal budget）を示す可能性があるので、有機強誘電体ベースのデバイスを集積回路（ＩＣ）に組み込むことには、高性能計算システムが複雑な製造プロセスを必要とすることを考慮すると、制限がある。加えて、有機ＦｅＦＥＴは一般的に、おそらくは強誘電体Ｐ（ＶＤＦ－ＴｒＦＥ）層のスピンコートプロセスにより制限される厚さ（約３００ｎｍ）が原因で、高いポーリング電圧（たとえば２Ｄ ＭｏＳｅ２ ＦｅＦＥＴの場合±３５Ｖ）を示し、ゲート制御効率は低下する。一方、積層されたＩｎ２Ｓｅ３およびＣｕＩｎＰ２Ｓ６等の無機薄膜は、メモリ用途に対していくらかの強磁性を示したと思われた。ＣｕＩｎＰ２Ｓ６／数層のＭｏＳ２のヘテロ構造に基づいたＦｅＦＥＴを用いるいくつかの実験作業は、±５Ｖというより低い動作電圧で妥当な書込／消去比を示し、このことは、未来の低消費電力の計算用途のための、無機強誘電体薄膜／２Ｄ ＴＭＤヘテロ構造デバイスの可能性を示唆した。しかしながら、今までの、実験作業から高性能ＦｅＦＥＴを２Ｄ ＴＭＤチャネルを用いて構築するというこれらの試みは、機械的に剥離させたフレークに頼っており、これは、本開示のいくつかの基準に鑑みると、広範囲にわたるメモリネットワークまたは大規模製造には適していなかった。
本開示のいくつかの実施形態は、合成単層半導体ＭｏＳ２とジルコニウムドープ酸化ハフニウム（ＨｆＺｒＯｘ）の強誘電体薄膜とを使用しバックゲート構成を有する２Ｄ ＦｅＦＥＴを示す。ＭｏＳ２チャネル（２次元材料層）は、化学気相成長（ＣＶＤ）によって作られ、強誘電体ＨｆＺｒＯｘゲート絶縁体は、原子層堆積（atomic layer deposition）（ＡＬＤ）によって堆積された。どちらのプロセスおよび材料も、スケーラブルであり、ＣＭＯＳ製造に対する互換性がある。本開示の２Ｄ ＦｅＦＥＴは、室温での低電圧駆動特徴（＜±３Ｖ）によるデータ記憶特性と、ゲートバイアスによりさらに変調可能なメモリヒステリシス特徴とを示し、このことは、トランジスタにおける単一層ＭｏＳ２チャネルの抵抗スイッチングが、強誘電体ＨｆＺｒＯｘ薄膜の大きな残留分極によって効率良く制御されることを示している。加えて、本開示のデバイスは、一連のパルス状の電気的刺激を受けてチャネルコンダクタンスの増強および抑圧を伴うシナプスのような挙動を示す。半導体チャネルとゲートスタック内の強誘電体との間に配置されたＨｆＯ２誘電体の超薄膜は、デバイスの強誘電性を安定化させるパッシベーション層として機能することがわかった。一方、ＭｏＳ２ ＦｅＦＥＴのデバイスアーキテクチャは、ボトムゲートミラーのファブリペローキャビティ反射により発生するＭｏＳ２フォトルミネセンス（ＰＬ）の顕著な増幅をもたらす。このような結果は、未来のエネルギ効率が高いメモリおよび脳のような計算用途のための、ＣＶＤ成長させたＴＭＤ／ＨｆＯ２ベースの強誘電体ヘテロ構造の固有の潜在力を示している。
本開示のいくつかの側面は、ゲート電圧が印加されたときのオン／オフ比が高い２つの明確な「オン」および「オフ」状態を示す。２次元材料の、原子レベルの薄さでダングリングボンドがないという性質により、いくつかの特徴のうちでも特に、低消費電力化のためのほぼ完ぺきな静電ゲート制御を可能にし、チップの所定領域においてデバイス密度を高めるための縦方向スケーリング技術の利益を享受する。また、この製造方法およびデバイス構造は、非限定的な例として、いくつかの特徴のうちでも特に、強誘電体ゲートスタックに組み込まれた２次元材料（２次元材料層）の品質および固有の特性を保つための少なくとも１つの戦略を提供する。加えて、本開示のこれらの製造方法は、非限定的な例として、本開示に示されているデバイス構造に基づいてフレキシブルでウェアラブルなデバイスを構築する方法を示す。その他いくつかの固有の特徴は、デバイスの動作電圧の低減能力とともにデバイスの動作電圧の調整機能を可能にする誘電体材料層と強誘電体層との間の比率を含む。
しかしながら、本開示のデバイス、システムおよび方法（すなわち製造方法を含む）を開発するために、広範囲にわたる実験作業を行うことで、先に述べた固有の性能および動作目標を達成した。本開示のこれらの固有の性能および動作目標は、メモリ用途の、特に現在のさまざまな種類の技術製品の多くに使用される不揮発性メモリの、現在の高い技術仕様要件のうちのいくつかに対応するように設定された。たとえば、本開示の固有の性能および動作目標に基づくと、いくつかの製品用途は、非限定的な例として、いくつかの用途および使用目的の中でも特に、高密度で超コンパクトな、高性能デジタルカメラ、ｍｐ３プレイヤー、フラッシュドライブおよびカード、携帯電話、携帯情報端末（ＰＤＡ）ならびに超小型ノートブックパーソナルコンピュータ（ＰＣ）を含む。
本開示のデバイス、システムおよび方法の他の種類の用途は、分散型センサノードに関連付けられた用途、モノのインターネット用途の概念、非常に低電力で動作可能なローカルメモリを必要とする未来のＩＣ、および、低電流関連用途におけるスイッチングを含み得る。
実験作業から学んだいくつかの教訓を再検討すると、いくつかの実験は、まさにデータがある場所で計算を実行しようと試みる、計算またはインメモリ計算を提供するデバイスを用いた実験を含んでいた。これらの実験は、計算と記憶との間が物理的に分離されていない、ニューロンとシナプスの疎ネットワーク内で情報が処理される、人間の脳における計算手法と、類似したものであった。これらの実験手法には大きな可能性があるものの、これらの手法は、現在の実社会の用途において可能である脳と同様の計算パラダイムを作成するための必須要件である極めて低い消費電力が必要であることがわかった。大量のデータを処理し保存するために要求される、より高い動作周波数とチップ上のより高いデバイス密度とが必要であることもわかった。
これらの実験作業に照らして認識されたことは、２次元材料および強誘電体材料に基づいたデバイスが、このような用途に対する有力な候補となり得ることである。２次元材料の、原子レベルの厚さおよびより大きなキャリア有効質量は、優れた静電ゲート制御とソース－ドレインリーク電流の減少とを提供することにより、消費電力を抑え、バリスティックレジームにおけるオン電流を高くすることにより、レスポンス速度を速めて振動の最大周波数およびカットオフ周波数を高める可能性がある。さらに、電界効果トランジスタのゲートスタック内に強誘電体材料を使用することで、メモリ用途に対して強誘電体材料と同様の特徴を備えた調整可能なチャネルコンダクタンスを提供することができる。よって、２次元材料（２次元材料層）は、曲げ性、伸縮性、フレキシブル基板への置換性、および、非晶質シリコン有機材料および従来のフレキシブルエレクトロニクスに旧来使用されていたポリマー等の半導体よりも遥かに高い移動度を、組み合わせたものである。
２次元材料と強誘電体とを組み合わせて負の静電容量の電界効果トランジスタまたはメモリデバイスを作製しようとする試みにおいて、いくつかの実験製造方法は失敗し、これらの方法は、信頼性、劣化、および性能という点において実際の産業用途には適用できないものであったが、その理由は、２次元材料の脆弱さにあった。これらの実験は、強誘電体／誘電体のゲートスタックの下に配置されて基板とゲートスタックとの間に挟まれた２次元材料を含む。このことは、２次元材料を配置した後に強誘電体または誘電体の高温堆積を導入しなければならないことを意味する。結果として、実験されたこれらのプロセスにはいくつかの欠点があり、これらの欠点は上記実験方法に鑑みて製造されたデバイスの性能を制限するものであった。たとえば、少なくとも３つの課題／問題がわかった。第１に、２次元材料は脆弱なので、２次元材料の配置後のいかなる高温プロセスも、欠陥の形成が原因で材料の分解または劣化を生じさせる。第２に、２次元材料は原子レベルの薄さなので表面対体積比が高く、いかなる表面汚染または界面不純物も、その物理的特性の劇的な変化、たとえば、不測のドーピング、界面電荷の分散、コンタクト抵抗の低下、しきい値電圧のシフトなどにつながる可能性がある。強誘電体または誘電体の成長／堆積には、一般的に、酸素または水を含む前駆体の使用が必要である。したがって、強誘電体または誘電体の成長／堆積中に生じた酸素原子および水分子は、２次元材料の特性に多大な影響を与え、デバイスの信頼性を低下させる可能性がある。第３に、高品質の強誘電体または誘電体の成長には、所望の相または結晶構造を形成するためのポスト高速熱アニールプロセスが必要である。２次元材料と、２次元材料を挟む材料のいずれかの層との間の熱膨張係数の不一致は、デバイスに使用される２次元材料を損傷させるまたは破壊する。加えて、これらの動作は剛性基板に対するものであり、デバイスの使用を限定する。
上記実験作業に鑑み、いくつかの実験は、この実験作業を、メモリおよびスイッチング用途のどちらも有する強誘電体電界効果トランジスタ（ＦｅＦＥＴ）メモリデバイスのような不揮発性メモリを用いる実験作業に導いた。しかしながら、判明したＦｅＦＥＴの主な短所は、その不完全な不揮発性挙動である。たとえば、ゲート誘電体の役割を果たす強誘電体材料がプログラミングされると、ゲート誘電体が分極されフラッシュデバイスと同様にしきい値電圧がシフトする。しかしながら、この効果を引き起こす電荷は、強誘電体結晶の単位セル内で移動する原子によって生じる分極電荷なので、セルの放電を引き起こす直接的なリーク電流はない。しかしながら、情報のリークを生じさせる、脱分極電界と呼ばれることもある、別の効果が判明した。ほとんどの場合、強誘電体材料と接触している材料上の電界は、電圧が印加されないときの保持状態であっても、ゼロとは異なる可能性がある。したがって、常に分極とは逆である、強誘電体材料上の電界も存在し得る（ガウスの法則）。この誘導された電界は、分極に不利に働き、したがって、セルを脱分極させてその内容を失わせ、結果として不揮発性特性が悪化する。
本開示のある実施形態は、フレキシブルなメモリセルを含むトランジスタデバイスを含む。フレキシブルなメモリセルは、基板の上に設けられた側壁を有するゲートスタックを含む。ゲートスタックは、基板の上に設けられた金属ゲート層を含む。金属ゲート層の上にバッファ層が設けられる。バッファ層の上に強誘電体層が設けられる。強誘電体層の上に誘電体層が設けられる。さらに、誘電体層の上面の一部分の上に２次元材料層が設けられる。誘電体層の上面の別々の部分の上に設けられ、２Ｄ材料層が位置するキャビティを形成する、ソースおよびドレイン領域が設けられる。
本開示の別の実施形態に従い、フレキシブルな抵抗スイッチングメモリセルを有するトランジスタデバイスが提供される。フレキシブルな抵抗スイッチングメモリセルは、支持基板の上に設けられた側壁を有するゲートスタックを含む。ゲートスタックは、基板の上に設けられた金属ゲート層を含む。金属ゲート層の上にバッファ層が設けられる。バッファ層の上に強誘電体層が設けられる。強誘電体層の上に誘電体層が設けられる。誘電体層の上面の一部分の上に移送された成長させたＭｏＳ２フレークを含むＭｏＳ２単層である２次元（２Ｄ）材料層が設けられる。誘電体層の上面の別々の部分の上に設けられ、２Ｄ材料層が位置するキャビティを形成する、ソースおよびドレイン領域が設けられる。
本開示の別の実施形態に従い、フレキシブルなメモリセルを含む単一層二硫化モリブデン（ＭｏＳ２）強誘電体電界効果トランジスタ（ＦｅＦＥＴ）が提供される。フレキシブルなメモリセルは、支持基板の上に設けられた側壁を有するゲートスタックを含む。ゲートスタックは、支持基板の上に設けられた金属ゲートとして機能する金属層を含む。金属層の上に窒化チタン（ＴｉＮ）バッファ層が設けられる。ＴｉＮバッファ層の上にジルコニウムドープ酸化ハフニウム（ＨｆＺｒＯｘ）の無機強誘電体膜が設けられる。ＨｆＺｒＯｘ膜の上に誘電体酸化ハフニウム（ＩＶ）（ＨｆＯ２）層が設けられる。ＨｆＯ２層の上面の一部分に移送された成長させたＭｏＳ２フレークを含む２次元（２Ｄ）材料が、２次元材料層を形成する。ＨｆＯ２層の上面の別々の部分の上に設けられたソースおよびドレイン領域は、２Ｄ材料が配置されるキャビティを形成する。
本開示の別の実施形態に従い、フレキシブルな不揮発性メモリセルの製造方法が提供される。この方法は、支持基板の上に側壁を有するゲートスタックを設けるステップを含む。ゲートスタックは、支持基板の上に設けられた金属ゲート層を含む。金属ゲート層の上にバッファ層を設ける。バッファ層の上に強誘電体層を設け、次に、高速熱アニールを開始する。強誘電体層の上に誘電体層を設ける。誘電体層の上面の一部分の上に２次元材料層を設ける。誘電体層の上面の別々の部分の上に、２Ｄ材料層が位置するキャビティを形成する、ソースおよびドレイン領域を設け、２Ｄ材料層はキャビティに配置される。以下の態様は、上記実施形態の修正実施形態を構成するものとして意図されている。
本開示の別の実施形態に従い、フレキシブルな不揮発性メモリセルの製造方法が提供される。この方法は、支持基板の上に側壁を有するゲートスタックを設けるステップを含む。ゲートスタックは、支持基板の上に設けられた金属ゲート層を含む。金属ゲート層の上にバッファ層を設ける。バッファ層の上に強誘電体層を設け、次に、高速熱アニールを開始する。強誘電体層の上に誘電体層を設ける。誘電体層の上面の一部分の上に２次元材料層を設ける。誘電体層の上面の別々の部分の上に、２Ｄ材料層が位置するキャビティを形成する、ソースおよびドレイン領域を設け、２Ｄ材料層はキャビティに配置される。
ここに開示される実施形態について添付の図面を参照しながらさらに説明する。示されている図面は必ずしも正しい縮尺ではなく、代わりにここに開示される実施形態の原理を示す場合には大体において強調が加えられる。
本開示のある実施形態に係る、単一層ＭｏＳ２ ＦｅＦＥＴの立体（３Ｄ）図を示す概略図であり、ＣＶＤで成長させた、トランジスタチャネルとして使用される単層ＭｏＳ２を有し、ゲートスタックが、ゲート電極としてのＴｉ／Ａｕと、ＴｉＮと、強誘電体層としてのＨｆＺｒＯｘと、パッシベーション層としての薄いＨｆＯ２とで構成されている。 本開示のいくつかの実施形態に係る、図１Ａの断面図を示す概略図であり、ゲートスタックの構造および厚さを示し、画像中の最上層（暗い領域）はＴＥＭの特徴付けのための２０ｎｍのＡｕ被覆層である。 本開示のいくつかの実施形態に係る、デバイスのしきい値ポーリング電圧の態様を示すグラフの図である。 本開示のいくつかの実施形態に係る、強誘電体ＨｆＺｒＯｘ（強誘電体層）に対するＨｆＯ２薄膜（誘電体層）の厚さ比率を示すグラフの図である。 本開示のいくつかの実施形態に係る、ＣＶＤ単一層ＭｏＳ２ ＦｅＦＥＴの製造プロセスを示す概略図であり、製造プロセスのステップ１～ステップ６および材料を示している。 本開示のいくつかの実施形態に係る、ＣＶＤ単一層ＭｏＳ２ ＦｅＦＥＴの図２Ａの製造プロセスを示す概略図であり、製造プロセスの、次のステップ７～ステップ８および材料を示す。 本開示のいくつかの実施形態に係る、製造された２Ｄ ＦｅＦＥＴの電流対ゲート電圧を示すグラフであり、動作中のゲートリーク電流のレベルが低いことを示す。 本開示のいくつかの実施形態に係る、単一層ＭｏＳ２ ＦｅＦＥＴ（チャネル長＝１μｍ）の光学像を含む、ＣＶＤ単層ＭｏＳ２の特徴付けを示すグラフの図である。 本開示のいくつかの実施形態に係る、ＣＶＤ単層ＭｏＳ２の特徴付けを示すグラフの図であり、厚さ１ｎｍ未満の単一層ＭｏＳ２のＭｏＳ２チャネルに焦点を合わせた原子間力顕微鏡（ＡＦＭ）画像を示す。 本開示のいくつかの実施形態に係る、ＣＶＤ単層ＭｏＳ２の特徴付けを説明するグラフであり、ラマン分光法を用いて振動周波数を示す。 本開示のいくつかの実施形態に係る、ＣＶＤ単層ＭｏＳ２の特徴付けを説明するグラフであり、空気中における室温での単一層ＭｏＳ２のフォトルミネセンススペクトルを示す（励起波長５３２ｎｍ）。 本開示のいくつかの実施形態に係る、アニール温度が異なる、製造されたＨｆＺｒＯｘ強誘電体キャパシタの、分極－電圧（Ｐ－Ｖ）ヒステリシスを示すグラフの図である。 本開示のいくつかの実施形態に係る、４００℃でアニールした強誘電体キャパシタおよびドープされていないＨｆＯ２に基づく典型的な誘電体キャパシタの静電容量－電圧（Ｃ－Ｖ）測定値を、電場極性が異なる分極配向の概略図とともに示す、グラフの図である。 本開示のいくつかの実施形態に係る、電場極性が異なる分極配向を示す回路を説明している。 本開示のいくつかの実施形態に係る、図６Ａから抽出したランダウ係数および対応するＰ－Ｖ特性を示すグラフである。 本開示のいくつかの実施形態に係る、成長させた強誘電体の自由エネルギランドスケープ（エネルギ対電荷）（緑の曲線）、および、平衡状態のハイブリッドＨｆＯ２／ＨｆＺｒＯｘゲートスタックの総エネルギを示すグラフの図である。 さまざまなＶＤＳを用いて室温で測定したＭｏＳ２ ＦｅＦＥＴの伝達曲線（ＩＤＳ－ＶＧ）を含む、単一層ＣＶＤ ＭｏＳ２ ＦｅＦＥＴの電気的性能を説明するグラフの図であり、本開示のいくつかの実施形態に従うと、デバイスは、１μｍのチャネル長および１０μｍのチャネル幅を有する。 本開示のいくつかの実施形態に係る、単一層ＣＶＤ ＭｏＳ２ ＦｅＦＥＴの電気的性能を説明するグラフの図であり、周期的ゲートバイアスパルス（ＶＤＳ，ｒｅａｄ＝０．４Ｖ）が与えられたＭｏＳ２ ＦｅＦＥＴの電流ダイナミクスを示す。 本開示のいくつかの実施形態に係る、単一層ＣＶＤ ＭｏＳ２ ＦｅＦＥＴの電気的性能を説明するグラフの図であり、ＶＤＳ＝０．２Ｖとし異なるＶＧスキャン範囲の下で測定された、ＭｏＳ２ ＦｅＦＥＴの伝達曲線（ＩＤＳ－ＶＧ）を示す。 本開示のいくつかの実施形態に係る、単一層ＣＶＤ ＭｏＳ２ ＦｅＦＥＴの電気的性能を説明するグラフの図であり、ＭｏＳ２ ＦｅＦＥＴ（ＶＤＳ，ｒｅａｄ＝０．４Ｖ）からのシナプスのような増強および抑圧を伴う複数のコンダクタンス状態を示す一連のパルス電圧刺激を示す。 本開示のいくつかの実施形態に係る、さまざまなＶＧでのＭｏＳ２ ＦｅＦＥＴの出力特性を説明するグラフの図を示す。 本開示のいくつかの実施形態に係る、強誘電体面上に薄いＨｆＯ２パッシベーション層がないＣＶＤ ＭｏＳ２トランジスタの伝達特性を説明するグラフの図を示す。 本開示のいくつかの実施形態に係る、いくつかのタイプのＦｅＦＥＴメモリデバイス間で主な特徴を比較したものを説明する表を示す図である。 本開示のある実施形態に係る、デバイスの第１構造の立体（３Ｄ）図を示す概略図である。 本開示のある実施形態に係る、図１０Ａのデバイスの第１構造の側面図を示す概略図である。 本開示のいくつかの実施形態に係る、デバイスの第１構造の製造プロセスを説明する概略図であり、製造プロセスのステップ１～ステップ５および材料を示す。 本開示のいくつかの実施形態に係る、図１０Ｃのデバイスの第１構造の製造プロセスに続く製造プロセスを説明する概略図であり、製造プロセスの連続するステップ６～ステップ９および材料を示し、デバイスの第１構造の製造プロセスはこれで完了する。 本開示のいくつかの実施形態に係る、デバイスの第１構造の製造プロセスのすべてのステップ１～１１（９）を説明するブロック図である。 本開示のある実施形態に係る、デバイスの第２構造の図を示す概略図である。 本開示のある実施形態に係る、デバイスの第３構造の図を示す概略図である。 本開示のいくつかの実施形態に係る、デバイスの第３構造の製造プロセスを説明する概略図であり、製造プロセスのステップ１～ステップ５を示す。 本開示のいくつかの実施形態に係る、図１２Ｂの製造プロセスに続く、デバイスの第３構造の製造プロセスを説明する概略図であり、製造プロセスの連続するステップ６～ステップ９および材料を示す。 本開示のいくつかの実施形態に係る、図１０Ｄの製造プロセスに続く、デバイスの第３構造の製造プロセスを説明する概略図であり、製造プロセスの連続するステップ１０～ステップ１１および材料を示す。 本開示のいくつかの実施形態に係る、デバイスの第３構造の製造プロセスのすべてのステップ１～１１を示すブロック図である。 本開示のいくつかの実施形態に係る、オン／オフ比約１０４の場合の強誘電体ヒステリシスループ（反時計回り）の第１の性能を説明するグラフの図を示す。 本開示のいくつかの実施形態に係る、２Ｄチャネルからの良好なトランジスタ挙動の第２の性能を説明するグラフの図を示し、２Ｄ材料層の品質が製造プロセス中に劣化しないことを示す。
実施形態の説明
上記図面は、ここに開示されている実施形態を示しているが、本明細書に記載のようにその他の実施形態も意図されている。本開示は、説明のための実施形態を限定のためにではなく代表として示す。ここに開示されている実施形態の原理の範囲および精神に含まれる、その他多数の変形および実施形態を、当業者は考案することが可能である。
本開示は、メモリデバイスを含むフレキシブルエレクトロニクスを、２次元材料層を用い強誘電体材料を組み込んで構築するための、デバイス構造および製造方法に関する。
本開示のいくつかの実施形態は、フレキシブルなメモリセルを含む単一層二硫化モリブデン（ＭｏＳ２）強誘電体電界効果トランジスタ（ＦｅＦＥＴ）を含む。このフレキシブルなメモリセルは、支持基板の上に設けられた側壁を有するゲートスタックを含む。ゲートスタックは、支持基板の上に設けられた金属ゲートとして機能する金属層を含む。金属層の上に窒化チタン（ＴｉＮ）バッファ層が設けられる。ＴｉＮバッファ層の上にジルコニウムドープ酸化ハフニウム（ＨｆＺｒＯｘ）の無機強誘電体膜が設けられる。ＨｆＺｒＯｘ膜の上に誘電体酸化ハフニウム（ＩＶ）（ＨｆＯ２）層が設けられる。２次元材料層は、ＨｆＯ２層の上面の一部分に移送された成長させたＭｏＳ２フレークを含む。ソースおよびドレイン領域が、ＨｆＯ２層の上面の別々の部分に設けられ、２Ｄ材料が配置されるキャビティを形成する。
図１Ａは、トランジスタチャネルとして使用されるＣＶＤで成長させた単層ＭｏＳ２を有する、単一層ＭｏＳ２ ＦｅＦＥＴの立体（３Ｄ）図を示す概略図である。単一層ＭｏＳ２ ＦｅＦＥＴの構造は、基材としての基板１８１Ａを含み、基板１８１Ａの上面の上に位置するゲート電極１７１ＡとしてのＴｉ／Ａｕで構成されたゲートスタックを有する。
さらに、ゲート電極１７１Ａは、基板１８１Ａよりも長さが短く、両側にエッジを形成する。ＶＧ１０９Ａは、書込または消去プログラムのためにデバイスを動作させるために印加されるゲート電圧であり、接地は１０１Ａである。印加されたＶＧ１０９Ａは、強誘電体の分極を切り替えることができる。強誘電体における分極の配向は、印加されたＶＧ１０９Ａの極性（接地に対して正であるか負であるか）に応じて決まる。ＶＧ１０９Ａは、デバイスから出る電流の量を制御し、デバイスの抵抗スイッチングの役割を果たす。次に、ゲート電極１７１Ａとほぼ同じ長さを有するＴｉＮ層１６１Ａがゲート電極１７１Ａの上面の上に配置される。
引続き図１Ａを参照すると、ゲート電極１７１Ａとほぼ同じ長さを有する強誘電体層１５１ＡとしてのＨｆＺｒＯｘがＴｉＮ層１６１Ａの上面の上に配置されている。多数の特徴のうちの、ある特有の特徴は、強誘電体層１５１Ａが構造体のほぼ中央に配置されていることであり、これによりオン電圧を下げ、それによりデバイスの消費電力を低減し、デバイスの動作範囲を拡大する。低リーク電流、低動作電圧、およびデバイス内の良好な強誘電性を保証するためには、強誘電体層１５１Ａの厚さの範囲を５ｎｍ～５０ｎｍにすればよい。
次の層は、パッシベーション層１４１Ａとしての薄いＨｆＯ２であり、強誘電体層１５１Ａの上面の上に配置され、強誘電体層１５１Ａとほぼ同じ長さを有する。多数の特徴のうちの少なくとも１つの重要な特徴は、強誘電体層１５１Ａに対する、パッシベーション層１４１Ａとしての薄いＨｆＯ２の比率である。パッシベーション層１４１Ａとしての薄いＨｆＯ２は、最大３０ｎｍの範囲とすることができ、強誘電体層１５１Ａの厚さは５ｎｍ～５０ｎｍの範囲とすることができる。１５１Ａに対する１４１Ａの厚さの比率は、０～２（図１Ｄ参照）である。強誘電体ベースのメモリデバイスの書込／消去電圧は、強誘電体層１５１Ａの２つの分極状態間のしきい値エネルギ障壁によって決まる。強誘電体層１５１Ａに接続されるＨｆＯ２層１４１Ａを挿入することにより、ゲートスタックの総エネルギを再分配することができ、デバイス内の２つの分極のエネルギ障壁は低減される。よって、低減されたエネルギ障壁のレベルを、０～２の範囲にしなければならない、１５１Ａに対する１４１Ａの厚さ比率により、制御することができる。先行技術の教示は、パッシベーション層の使用も、１４１Ａと１５１Ａとの厚さ比率を調整することでデバイスの動作電圧を下げるという概念も、必要としていない。
引続き図１Ａを参照して、もう１つの重要な特徴は、デバイスの動作電圧を低減することでデバイスエネルギを効率良くする機能を含む。これは、ＨｆＯ２をパッシベーション層１４１Ａとして挿入することで実現される。ＨｆＯ２層１４１Ａは、過去のどの教示にも見られなかったものである。半導体チャネル１２１Ａと強誘電体層１５１Ａとの間に挿入されたＨｆＯ２層１４１Ａは、２つの重要な役割として、（ｉ）下にある強誘電体層１５１Ａの強誘電性を表面パッシベーションを通して維持すること、および、（ｉｉ）デバイスのしきい値ポーリング電圧を下げること（図１Ｃ参照）とを、果たすことが可能である。半導体／強誘電体界面には分極のゆらぎがある。このような分極のゆらぎは、チャネル１２１Ａと強誘電性絶縁体１５１Ａとの間に薄いバッファ層であるＨｆＯ２層１４１Ａを配置してデバイス性能を改善することにより、抑制することができる。したがって、本発明者らのデバイスにおけるＨｆＯ２の薄い層は、分極のゆらぎを抑制し強誘電性を保つバッファ層として機能することが可能である。第２に、薄い誘電体であるＨｆＯ２層１４１Ａは、静電容量が有限なので、強誘電体層に直列接続された場合、基本的に強誘電体ベースのデバイスの書込電圧のしきい値と関係がある、分極切り替えのしきい値エネルギ障壁を低くすることで、ハイブリッドゲートスタック（１４１Ａ＋１５１Ａ）のエネルギを再分配することができる。
さらに、反応性イオンエッチング（ＲＩＥ）を実行して上側の酸化物（すなわち、ＨｆＯ２パッシベーション層１４１Ａ、ＨｆＺｒＯｘ強誘電体層１５１Ａ）およびＴｉＮ層をエッチングで取り除くことにより、バックゲートにアクセスすることができ、チャネル材料である単層ＭｏＳ２ ２２１Ａは、ＣＶＤ法を用いてＳｉＯ２／Ｓｉ基板２２３Ａ上に合成することができる。チャネル材料である単層ＭｏＳ２は、最初に、ＣＶＤ法を用いてＳｉＯ２／Ｓｉ基板上に合成される。従来のトランジスタに関連する従来の原理とは異なり、本開示の成長させたＭｏＳ２フレーク２２１Ａは、次にハイブリッドＨｆＯ２／強誘電体ＨｆＺｒＯｘ基板２４１Ａ上に、湿式移送技術によって移送することができる。成長させたＭｏＳ２フレーク２２１Ａの高さは、約７オングストロームとすることができる、すなわち、２次元材料層とすることができる。
従来の同様のトランジスタデバイスであるＭＯＳＦＥＴの場合、２次元材料チャネルは、トランジスタデバイスの強誘電体または誘電体層の下に配置されていなかった。なぜなら、そうすると、製造プロセスの熱が加えられたときに２次元材料チャネルが損傷し、２次元材料チャネルを破壊するかまたは２次元材料チャネルに欠陥が生じるからである。高温プロセス中に生じるこれらの欠陥は、デバイスの実用性および安定性を低下させる。
引続き図１Ａを参照して、本開示のデバイスは、従来の同様のトランジスタデバイス構造とは逆の、固有の設計構造を有し、本開示のトランジスタデバイスは、トランジスタデバイスの底部の近くに配置された薄い金属ゲートを有し、その結果、金属ゲートの制御性は低くなる。しかしながら、実験結果に基づくと、金属ゲートの性能は改善されている。本開示のトランジスタデバイスのいくつかの特徴は、フレキシブルな（柔軟性のある）／屈曲可能な回路を有することが可能であることを含み、フレキシブルな回路は箔の上に配置することができるが、従来の回路はフレキシブルではない。先行技術の教示において、デバイスの基板は剛性であり屈曲可能なものではない。これに対し、本発明者らの製造プロセスは、金属箔のような薄くフレキシブルな基板の使用を可能にし、製造されたデバイスは、ウェアラブルエレクトロニクスにおける用途に柔軟性をもたらす。
ソース（Ｓ）１１１Ａおよびドレイン（Ｄ）１３１ＡのＮｉ／Ａｕ（３０ｎｍ／２０ｎｍ）金属コンタクトが、電子線リソグラフィを用いてパターニングされ、続いて電子線蒸発およびリフトオフ工程が実行される。デバイスの動作中、ＶＤＳ１０６Ａは、デバイスの状態を読み出すためにデバイスのソースとドレインとの間に印加される電圧であり、接地１０５Ａに接続される。ＶＤＳ１０６Ａは、読出電圧であり、接地に対して正または負となり得る。ＩＤＳ１０７Ａは、デバイスから出力されるドレイン－ソース電流である。ＩＤＳ１０７Ａはデバイスの抵抗状態である。これは、印加されたゲート電圧ＶＧ１０９Ａの極性に応じて高抵抗状態または低抵抗状態のいずれかになり得る。
さらに、金属層１１１Ａ、１３１Ａの高さは、コンタクト抵抗を低減するために、成長させたＭｏＳ２フレークまたは２Ｄ材料である２次元材料層１２１Ａが必要とする保護の量に応じて決まり得るものである。しかしながら、金属層１１１Ａ、１３１Ａの高さが大き過ぎる場合、２Ｄ材料層１２１Ａが損傷する可能性がある。さらに、金属層１１１Ａ、１３１Ａの形状は、均一、不均一、または平坦であってもよい。実験から注目されることは、金属層１１１Ａ、１３１Ａが波状または不均一な形状である場合に性能が高まることである。
図１Ｂは、本開示のいくつかの実施形態に係る、図１Ａの断面図を示す概略図であり、ゲートスタックの構造および厚さを示し、画像中の最上層（暗い領域）はＴＥＭ特徴付けのための２０ｎｍのＡｕの被覆層である。図１Ｂの１４１Ｃは、デバイスの表面上に堆積させた２０ｎｍのＡｕ層である。透過型電子顕微鏡法（ＴＥＭ）の特徴付けのためには、サンプル面上の導電層を明確な画像にする必要がある。
図１Ｃは、本開示のいくつかの実施形態に係る、デバイスのしきい値ポーリング電圧の態様を示すグラフである。たとえば、Ｕ強誘電体（Ｕｆｅｒｒｏｅｌｅｃｔｒｉｃ）線は、先行技術の電位Ｅを示し、これは、デバイスを動作させるための電圧量を定める。Ｕ誘電体（Ｕｄｉｅｌｅｃｔｒｉｃ）線は、電圧再分配を示す。図１Ｃはさらに、用途ごとの、誘電体／強誘電体比率による回路動作電圧の低減、誘電体／強誘電体比率による調整可能な回路動作電圧を示す。
Figure 2022514126000002
図１Ｄは、本開示のいくつかの実施形態に係る、強誘電体ＨｆＺｒＯｘ（強誘電体層）に対する薄いＨｆＯ２層（誘電体層）の厚さ比率を示すグラフである。たとえば、示されている、強誘電体ＨｆＺｒＯｘ（強誘電体層）に対する薄いＨｆＯ２層（誘電体層）の厚さ比率１９１Ｄは、０に等しい。示されている、強誘電体ＨｆＺｒＯｘ（強誘電体層）に対する薄いＨｆＯ２層（誘電体層）の厚さ比率１９３Ｄは、０．５に等しい。示されている、強誘電体ＨｆＺｒＯｘ（強誘電体層）に対する薄いＨｆＯ２層（誘電体層）の厚さ比率１９５Ｄは、１に等しい。示されている、強誘電体ＨｆＺｒＯｘ（強誘電体層）に対する薄いＨｆＯ２層（誘電体層）の厚さ比率１９７Ｄは、２に等しい。
図２Ａは、本開示のいくつかの実施形態に係る、図１ＡのＣＶＤ単一層ＭｏＳ２ ＦｅＦＥＴの製造プロセス、または、ＣＶＤ単層ＭｏＳ２／ＨｆＺｒＯｘヘテロ構造の強誘電体メモリトランジスタの製造プロセスを示す概略図であり、製造プロセスのステップ１～ステップ６および材料を示している。
図２Ａは製造プロセスの流れを詳細に示し、これは、最初に、電子線蒸着により、金属ゲート（Ｇ）２７１Ａとして機能するＴｉ／Ａｕ（５ｎｍ／７０ｎｍ）の層を支持Ｓｉ基板２８１Ａの上に堆積させるステップ１を含む。ステップ２は、次に、原子層堆積（ＡＬＤ）を用い、テトラキス（ジメチルアミド）チタン（ＴＤＭＡＴ）およびアンモニア（ＮＨ３）を前駆体として用いて、Ａｕ層２７１Ａの上に、約１０ｎｍのＴｉＮの層２６１Ａを、２５０℃で堆積させることを含む。ステップ３は、約１５ｎｍのＨｆＺｒＯｘ薄膜２５１ＡのＡＬＤを、２７５℃で、テトラキス（ジメチルアミド）ハフニウム（ＴＤＭＡＨ）、水蒸気（Ｈ２Ｏ）、テトラキス（ジメチルアミド）ジルコニウム（ＴＤＭＡＺ）、Ｈ２Ｏの７５サイクルを交互に直ちに実行することを含む。ステップ４は、次に、サンプルを、Ｎ２の中において４００℃で高速熱アニール（ＲＴＡ）を３０秒間実行することにより、強誘電体を形成することを含む。金属ゲート２７１ＡとＨｆＺｒＯｘ薄膜２５１Ａとの間に挟まれたＴｉＮ層２６１Ａは、ＲＴＡ中に金属イオンが強誘電体層内に移動することを効果的に阻止し、デバイスに大きなゲートリーク電流が生じるのを防止する。本開示のデバイスは、動作中、１００ｐＡ未満の低いゲートリーク電流を示した（図３参照）。ある特定の実験中、中間のＴｉＮ層２６１Ａがないサンプルには、ＲＴＡ後に多大なリーク電流が発生した。
ステップ５は、サンプルの上に、薄い誘電体ＨｆＯ２層（約５ｎｍ）を、２５０℃で原子層堆積（ＡＬＤ）を用いて堆積させることにより、強誘電体面をパッシベートすることを含む。ステップ６は、反応性イオンエッチング（ＲＩＥ）を実行して下にある酸化物およびＴｉＮ層をエッチングで取り除くことにより、バックゲートにアクセス可能にすることを含む。
図２Ｂは、本開示のいくつかの実施形態に係る、ＣＶＤ単一層ＭｏＳ２ ＦｅＦＥＴの図２Ａの製造プロセスを示す概略図であり、製造プロセスの、次のステップ７～ステップ８および材料を示す。ステップ７は、最初に、チャネル材料である単層ＭｏＳ２ ２２１Ａを、ＣＶＤ法を用いてＳｉＯ２／Ｓｉ基板２２３Ｂ上に合成することを含む。次に、成長させたＭｏＳ２フレークである、２次元材料層２２１Ｂを、ＳｉＯ２／Ｓｉ基板２２３Ｂから取り除き、湿式転送技術によってハイブリッドＨｆＯ２／強誘電体ＨｆＺｒＯｘ ２４１Ｂ／２５１Ｂ基板上に移送することを含む。
ステップ８は、ソース（Ｓ）２１１Ｂおよびドレイン（Ｄ）２３１ＢのＮｉ／Ａｕ（３０ｎｍ／２０ｎｍ）金属コンタクトを、電子線リソグラフィを用いてパターニングし、続いて電子線蒸発およびリフトオフステップを実行することを含む。ＮｉがＭｏＳ２デバイスにおける金属コンタクトとして選ばれた理由は、一般的に、本発明者らの製造プロセスでは、オーミックのようなコンタクトを、適度な堆積条件（約１０－６ｔｏｒｒ）を用いてＮｉ／ＣＶＤ ＭｏＳ２界面で実現できることにある。
引続き図２Ａおよび図２Ｂを参照して、ＭｏＳ２ ２２１Ｂの移送プロセスのいくつかの局面は、ＣＶＤ成長させた単層ＭｏＳ２ ２２１Ｂを、湿式移送プロセスにより、ハイブリッドＨｆＯ２／強誘電体ＨｆＺｒＯｘ ２４１Ｂ／２５１Ｂ基板上に移送することを含み得る。先ず、ポリメチルメタクリレート（９５０ ＰＭＭＡ Ａ４）を、成長させた単層ＭｏＳ２サンプル上にスピンコートした（４０００ｒｐｍで１分間）。次に、ＰＭＭＡ／ＭｏＳ２／ＳｉＯ２／Ｓｉスタックを、ＫＯＨ水溶液中に入れ、その後この溶液を８５℃まで加熱した。ＳｉＯ２層をエッチングで取り除いた後に、ＰＭＭＡ／ＭｏＳ２スタックを、基板から分離させ、溶液中に浮遊する状態で維持した。その後、ＰＭＭＡ／ＭｏＳ２膜を、ガラススライドを用いて蒸留水の中に２０分間置くことにより、ＫＯＨ残渣を取り除いた。このすすぎステップを３回繰り返した。その後、ＰＭＭＡ／ＭｏＳ２膜を、ハイブリッドＨｆＯ２／強誘電体ＨｆＺｒＯｘ ２４１Ｂ／２５１Ｂ基板上に移送した後に、８０℃で１０分間、１３０℃でさらに１０分間、焼成した。この焼成ステップは、水分を取り除いてＭｏＳ２と基板との間の密着性を高めることができる。最後に、ＰＭＭＡ／ＭｏＳ２／ガラススタックをアセトンに１２時間浸漬させることにより、ＰＭＭＡ層を取り除いた。
図３は、本開示のいくつかの実施形態に係る、製造された２Ｄ ＦｅＦＥＴの電流対ゲート電圧を示すグラフであり、動作中のゲートリーク電流のレベルが低いことを示す。「３１０」は、１０７Ａと同じドレイン－ソース電流である。「Ｉｇ３２０」は、デバイスからのリーク電流である。高性能メモリデバイスでは、デバイス動作中のリーク電流は小さくなければならない。
図４Ａ～図４Ｄを参照して、図４Ａは、本開示のいくつかの実施形態に係る、単一層ＭｏＳ２ ＦｅＦＥＴ（チャネル長＝１μｍ）の光学像を含む、ＣＶＤ単層ＭｏＳ２の特徴付けを示すグラフである。図４Ｂは、本開示のいくつかの実施形態に係る、ＣＶＤ単層ＭｏＳ２の特徴付けを示すグラフであり、厚さ１ｎｍ未満の単一層ＭｏＳ２のＭｏＳ２チャネルに焦点を合わせた原子間力顕微鏡（ＡＦＭ）画像４１０Ａを示す。たとえば、０．７５ｎｍという厚さは、デバイスで使用されるＭｏＳ２チャネルの単層特性を明らかにしている。下にある基板は、ＭｏＳ２に歪みおよび電荷ドーピングを生じさせる可能性があるので、先ず、ＭｏＳ２に対するハイブリッドＨｆＯ２／ＨｆＺｒＯｘ強誘電体基板の影響について調べる。
図４Ｃは、本開示のいくつかの実施形態に係る、ＣＶＤ単層ＭｏＳ２の特徴付けを説明するグラフであり、ラマン分光法を用いてＭｏＳ２固有の振動スペクトルを示す。たとえば、先に述べたように、図４Ｃは、ＳｉＯ２／Ｓｉ上に成長させたＭｏＳ２およびＨｆＯ２／ＨｆＺｒＯｘ上に移送したＭｏＳ２のラマンスペクトルを示す。ＳｉＯ２／Ｓｉ上に成長させたＭｏＳ２の場合、Ｅ１ ２ｇおよびＡ１ｇラマンモードの特徴的なピークはそれぞれ３８５．１ｃｍ－１および４０５．８ｃｍ－１にある。２０．７ｃｍ－１という周波数差は、ＭｏＳ２の単層特徴を表している。興味深いのは、ＨｆＯ２／ＨｆＺｒＯｘ基板上への移送後に、単層ＭｏＳ２のＥ１ ２ｇ（３８６．５ｃｍ-１）およびＡ１ｇ（４０４．６ｃｍ－１）モードがそれぞれ硬直および軟化しており、結果として周波数差は約１８．１ｃｍ－１に減少している点である。実際、ＭｏＳ２の面内フォノン振動（Ｅ１ ２ｇ）は面内歪みの影響を受け易いのに対し、その面外フォノンモード（Ａ１ｇ）は界面で引き起こされる電子ドーピングを明らかにする。ＳｉＯ２／Ｓｉ上に成長させたＭｏＳ２結晶の場合、サンプルは一般的に、ＳｉＯ２の熱膨張係数がＭｏＳ２の熱膨張係数よりも小さいことを原因とする引張歪みを示し、結果としてフォノンの軟化が生じることが、報告されている。したがって、ＨｆＯ２／ＨｆＺｒＯｘ基板上に移送されたＭｏＳ２のＥ１ ２ｇの観察されたブルーシフトは、移送プロセス後の組み込まれた引張歪みの緩和に帰する可能性がある。Ｅ１ ２ｇピークの１．４ｃｍ－１のシフトは、概ね、成長させたＭｏＳ２における約１％の引張歪みに相当する。加えて、歪みの緩和は、Ｅ１ ２ｇの半値全幅（ＦＷＨＭ）を４．６７ｃｍ－１から３．８４ｃｍ－１に狭める。また、急峻なＥ１ ２ｇピークは、移送プロセス中に重大な欠陥結晶構造が形成されなかったことを示唆する。一方、Ａ１ｇの軟化は、ＨｆＯ２／ＨｆＺｒＯｘ基板から移送ＭｏＳ２への電子の移動があり、ＭｏＳ２チャネルに対するｎ型ドーピング効果を生み出していることを示す。また、Ａ１ｇのＦＷＨＭが５．２２ｃｍ－１から６．５９ｃｍ－１に広がっていることは、過去の研究で観察された電子ドーピングの増加の効果と一致する。酸素空孔は、ＨｆＯ２およびＺｒＯ２を含む多くの遷移金属酸化物における一般的な固有欠陥であることは周知である。移送されたＭｏＳ２において生じる電子ドーピングは、原子層堆積（ＡＬＤ）によって成長したＨｆＯ２面の酸素空孔から発生することが多く、これは、ドナーまたはチャージトラップとして機能し、結果としてＭｏＳ２／ＨｆＯ２界面に電荷移動が生じることになる。
図４Ｄは、本開示のいくつかの実施形態に係る、ＣＶＤ単層ＭｏＳ２の特徴付けを説明するグラフであり、空気中における室温での単一層ＭｏＳ２のフォトルミネセンス（photoluminescence）スペクトルを示す（励起波長４３２ｎｍ）。たとえば、図５Ｄは、ＭｏＳ２のＰＬスペクトルを移送プロセス前と移送プロセス後とで比較している。ＳｉＯ２／Ｓｉ上に成長させたＭｏＳ２における１．８５ｅＶのＰＬピークは、伝導帯下端と価電子帯上端との間の直接遷移から生じるＡ励起子に対応し、一方、約２．０ｅＶにおける弱いＰＬピークは、伝導帯下端からより低い価電子帯への直接遷移を原因とするＢ励起子に帰する。
原子層堆積（ＡＬＤ）成長ＨｆＯ２／ＨｆＺｒＯｘ基板上への転送後、ＭｏＳ２のＰＬ強度は大幅に抑えられる。ＨｆＯ２表面上の豊富な酸素空孔の存在は、ＭｏＳ２／ＨｆＯ２ヘテロ界面でトラップ状態を誘導し、非放射性である追加の再結合経路をもたらす可能性がある。しかしながら、ＨｆＯ２／ＨｆＺｒＯｘスタックの下にＡｕゲート電極が置かれている領域に位置するＭｏＳ２フレークにおいて、ＭｏＳ２ ＰＬ強度が大きく増幅されることが観察される。下にあるＡｕゲート電極は、増強された光吸収およびファブリペローキャビティ反射によってＭｏＳ２単層の光と物質の相互作用を増強するミラー層として機能する。また、移動したＭｏＳ２におけるＡ励起子ピーク（１．８４ｅＶ）のわずかなレッドシフトは、荷電励起子（またはトリオン）からの寄与の増加を示唆し、ＨｆＯ２表面からＭｏＳ２へ移動する追加電子があることを明らかにする。
図５Ａ～図５Ｄを参照すると、図５Ａは、本開示のいくつかの実施形態に係る、アニール温度が異なる、製造されたＨｆＺｒＯｘ強誘電体キャパシタの、分極－電圧（Ｐ－Ｖ）ヒステリシスを示すグラフである。たとえば、成長させたＨｆＺｒＯｘ薄膜の強誘電特性は、図５Ａの挿入図に示される金属／絶縁体／金属（ＭＩＭ）構造を有するＡｕ／ＴｉＮ／ＨｆＺｒＯｘ／ＴｉＮ／Ｎｉの強誘電体キャパシタを製造することにより、最初に特徴付けられた。強誘電体キャパシタに電界を印加することにより、キャパシタを分極させることができ、印加された電界の極性を変化させることによってそれらの分極を切り替えることができる。図５Ａは、異なるアニール温度で処理された強誘電体キャパシタの典型的な分極－電圧（Ｐ－Ｖ）特性を示す。
３７５℃で明確な強誘電性ヒステリシスループが現れ始める。より低い温度は、おそらくはＨｆＺｒＯｘ中の所望の強誘電相の減少部分が原因で、ヒステリシスループを丸める。アニール温度が４００℃まで上昇すると、強誘電体キャパシタは、約２Ｖの抗電圧（Ｖｃ）で４８μＣ／ｃｍ２のより強力な残留分極（Ｐｒ）に達する。このような急峻なＰ－Ｖヒステリシスループは、ＭＩＭキャパシタを通るリーク電流が十分に低く、トランジスタ用途のゲート絶縁体の有力な候補になることを示唆する。しかしながら、５００℃というより高いアニール温度の場合、ヒステリシスループはより丸くなり、これは、強誘電体キャパシタ内の抵抗リークを示すものである。上記結果より、４００℃でアニールした強誘電体ＨｆＺｒＯｘ薄膜を、本発明者らのＭｏＳ２ ＦｅＦＥＴをさらに特徴付けて製造するために選択した。
図５Ｂ１および図５Ｂ２を参照すると、図５Ｂ１は、本開示のいくつかの実施形態に係る、４００℃でアニールした強誘電体キャパシタおよびドープされていないＨｆＯ２に基づく典型的な誘電体キャパシタの静電容量－電圧（Ｃ－Ｖ）測定値を、電場極性が異なる分極配向の概略図とともに示す、グラフである。たとえば、図５Ｂ１は、４００℃でアニールした強誘電体キャパシタの１ｋＨｚにおける静電容量－電圧（Ｃ－Ｖ）特性を示す。５１０Ｂ１は、印加電圧が＋４Ｖから－４Ｖに変化したときの静電容量であり、５２０Ｂ１は、印加電圧が－４Ｖから＋４４Ｖに変化したときの静電容量である。２つの明確な分極状態を示すバタフライ形状のヒステリシス曲線は、成長させたＨｆＺｒＯｘ薄膜における良好な強誘電性のもう１つの証拠である。また、非線形応答は、単調な線形曲線の代わりに、成長させたＨｆＺｒＯｘにおいてリーク電流が低いことを示す。強誘電体キャパシタの静電容量は、±１．５Ｖ、２．８μＦ／ｃｍ２でその最大に達する。比較として、誘電体ＨｆＯ２薄膜（約１５ｎｍ）に基づくＭＩＭキャパシタは、約１．４μＦ／ｃｍ２でほぼ一定の静電容量を示す。誘電体ＨｆＯ２および強誘電体ＨｆＺｒＯｘ薄膜の誘電率として、約２３．７および４７．５が抽出され、これらは報告された値と一致した。
成長させたＨｆＺｒＯｘ強誘電体の固有の特性を調査するために、Ｐ－Ｖ特性を、以下のように表されるランダウ－ハラトニコフ（Ｌａｎｄａｕ－Ｋｈａｌａｔｎｉｋｏｖ）（Ｌ－Ｋ）方程式を用いてモデル化した。
Figure 2022514126000003
式中、ＶＨｆＺｒＯｘは強誘電性絶縁体の電圧、Ｐは分極電荷、ｔは強誘電性ＨｆＺｒＯｘ絶縁体の厚さ、α、β、およびγはランダウ係数、ρは強誘電体の等価減衰定数である。図５Ｂ２は、本開示のいくつかの実施形態に係る、電場極性が異なる分極配向を示す回路を説明している。５５０Ｂ２は印加電圧であり、５５２Ｂ２は対応する電界である。５５４Ｂ２は、デバイス全体にゲート電圧を印加するための金の層である。５５４Ｂ２および５７６Ｂ２は、ＨｆＺｒＯｘ層において誘導される電荷である。同様に、５７０Ｂ２は印加電圧であり、５７２Ｂ２は対応する電界である。印加される電圧は５５０Ｂ２を負にしたものである。５５４Ｂ２は、デバイス全体にゲート電圧を印加するための金の層である。５８０Ｂ２および５８２Ｂ２は、ＨｆＺｒＯｘ層において誘導される電荷である。
図５Ｃは、本開示のいくつかの実施形態に係る、図５Ａから抽出したランダウ係数および対応するＰ－Ｖ特性を示すグラフである。たとえば、４００℃でアニールした成長させた強誘電体ＨｆＺｒＯｘ薄膜の、抽出したランダウ係数は、α＝－２．１９×１０１０ｃｍ／Ｆ、β＝４．５３×１０１８ｃｍ５／Ｆ／Ｃ２、および、γ＝０ｃｍ９／Ｆ／Ｃであり、これらの抽出は、Ｌ－Ｋ方程式を使用して実験データをフィッティングし、静的Ｐ－Ｖ測定に対しｄＰ／ｄｔ＝０と仮定することにより、行った。Ｌ－Ｋ方程式から計算したＰ－Ｖは、Ｓ字型６３５Ｃを示し、ｄＰ／ｄＶは、成長させたＨｆＺｒＯｘの負の容量レジームに対応して負である。
しかしながら、負の容量状態は不安定であり、実験Ｐ－Ｖ測定において観察されるヒステリシスループが生じる。加えて、成長させた強誘電体ＨｆＺｒＯｘのギブズ（Ｇｉｂｂ’ｓ）の自由エネルギを、
ＶＨｆＺｒＯｘ＝ｄＵＨｆＺｒＯｘ／ｄＰ
という関係に基づいて、さらに計算することができる。
図５Ｄは、本開示のいくつかの実施形態に係る、成長させた強誘電体の自由エネルギランドスケープ（エネルギ対電荷）（緑の曲線、５４５ｄ）、および、平衡状態のハイブリッドＨｆＯ２／ＨｆＺｒＯｘゲートスタックの総エネルギを示すグラフである。５５５Ｄは、ハイブリッドＨｆＯ２／ＨｆＺｒＯｘの自由エネルギである。ＨｆＯ２を含めることで、エネルギ障壁を低減する。たとえば、実験的なランダウ係数に基づいて４００℃でアニールしたＨｆＺｒＯｘ薄膜の自由エネルギ対電荷をプロットする。成長させた強誘電性薄膜のエネルギは、２つの谷の形状を示し、その２つの極小値は、成長させたＨｆＺｒＯｘ薄膜において利用できる２つの安定した分極状態が存在することを明らかにしている。また、
ｄ２ＵＨｆＺｒＯｘ／ｄＰ２＜０
である、上記２つの谷間の間の領域は、強誘電体に不安定な負の容量状態が存在し結果としてＨｆＺｒＯｘ薄膜にヒステリシス特性が観測されることを、示唆している。実験およびシミュレーションの両方に基づく上記結果は、成長させたＨｆＺｒＯｘにおける良好な強誘電性を示し、強誘電体ベースのメモリデバイスの製造への適性を強化する。
図６Ａは、さまざまなＶＤＳを用いて室温で測定したＭｏＳ２ ＦｅＦＥＴの伝達曲線（ＩＤＳ－ＶＧ）を含む、単一層ＣＶＤ ＭｏＳ２ ＦｅＦＥＴの電気的性能を説明するグラフである。本開示のいくつかの実施形態に従うと、デバイスは、１μｍのチャネル長および１０μｍのチャネル幅を有する。本発明者らのＣＶＤ成長させた単層ＭｏＳ２ １２１Ａを成長させた強誘電体ＨｆＺｒＯｘ薄膜１５１Ａと組み合わせたものに基づく、バックゲートＦｅＦＥＴが示される。図２Ｂのステップ８に示されるように、強誘電体ＨｆＺｒＯｘ１５１Ａの表面を、薄いＨｆＯ２層（約５ｎｍ）１４１Ａによってパッシベートすることにより、空気中における酸化および水分を、または強誘電体１５１Ａ／金属電極１１１Ａ、１３１Ａヘテロ界面によって形成されたトラップおよびデトラップ中心を原因とする可能性がある、強誘電性の劣化を防止する。
たとえば、図６Ａは、強誘電体ＨｆＺｒＯｘ薄膜のボトムゲートによって駆動される、製造されたＣＶＤ単層ＭｏＳ２トランジスタの、電子輸送特性（ＩＤＳ－ＶＧ）を示す。伝達特性は、さまざまなドレイン－ソース間電圧（ＶＤＳ）で－３Ｖから３Ｖまで掃引するゲート電圧（ＶＧ）で測定した。掃引方向は、負から正６０９Ａ、その後負７１１Ａに戻る。ゲートリーク電流は、すべての掃引ゲート電圧（図３参照）におけるドレイン電流よりも数桁小さいので、ＭｏＳ２ ＦｅＦＥＴの伝達特性に影響を与えない。デバイスは、誘電体ゲート絶縁体によって変調されるＭｏＳ２トランジスタの伝達特性（時計回りヒステリシスループ）とは反対の、明確な反時計回りの強誘電ヒステリシスループを有するｎ型挙動を示す。
引続き図６Ａを参照すると、６０９Ａから６１１Ａまでの反時計回りヒステリシスは、下にある強誘電体ＨｆＺｒＯｘの分極スイッチング特性がＦＥＴにおいて維持され、単一層半導体ＭｏＳ２に強く結合し、トランジスタチャネルの抵抗スイッチングを生じさせることを、示唆している。具体的には、デバイスの動作中、正のＶＧが印加されると、強誘電体層の分極は、ＭｏＳ２チャネルの方向に向けられ、そうすると、ＭｏＳ２は電子蓄積レジームとなり、オン状態または低抵抗状態（ＬＲＳ）７１０Ａで高ドレイン電流が生じる。ＶＧが取り除かれた後、ＨｆＺｒＯｘ層は、分極したままであり、チャネル上に局所的に正の電場を提供する。したがって、チャネルは、ＶＧが負になるまで、書込プログラムにおいてＬＲＳ６１０Ａのように導電性のままである。適切な負のＶＧが印加されると、強誘電体の分極の符号が変化し（ゲートを指す）、これは、ＭｏＳ２チャネルの電子を空乏化し、消去プログラムの高抵抗状態（ＨＲＳ）６１２Ａに対応するオフ状態を生じさせる。そのような２つのＬＲＳ６１０ＡおよびＨＲＳ６１２ＡはＶＧ＝０Ｖにおいて維持され、これは、データ記憶装置の望ましい性質を表している。ＭｏＳ２ ＦｅＦＥＴのオン電流は、ＶＤＳの増加とともに増加し、ＬＲＳ６１０ＡとＨＲＳ６１２Ａとの間の１０３を超える大きな書込／消去比を、より低いＶＤＳにおいて得ることができる。
図６Ｂは、本開示のいくつかの実施形態に係る、単一層ＣＶＤ ＭｏＳ２ ＦｅＦＥＴの電気的性能を説明するグラフであり、周期的ゲートバイアスパルス（ＶＤＳ，ｒｅａｄ＝０．４Ｖ）が与えられたＭｏＳ２ ＦｅＦＥＴの電流ダイナミクスを示す。たとえば、図６Ｂは、ゲート上に交番パルス６１０Ｂを印加することによるＭｏＳ２ ＦｅＦＥＴの動的書込／読出／消去／読出プロセスを示す。書込、消去、および読出のためにゲートに印加された電圧は、それぞれ＋３Ｖ、－３Ｖ、および０Ｖであった。動的書込／読出比は、ＶＤＳ＝０．４Ｖで１０２を上回る（７２０Ｂ）。伝達特性から、ＭｏＳ２ ＦｅＦＥＴは、ＳｉＯ２誘電体ゲートスタックを用いる本発明者らの従来のＣＶＤ ＭｏＳ２トランジスタよりも高い１０－９Ａのオフ電流を示し、ＭｏＳ２ ＦｅＦＥＴのチャネルにおける電子ドーピングレベルの程度が高いことを示唆することに、留意されたい。これは、図４Ｃおよび図４Ｄにおいて示したラマンスペクトルおよびＰＬスペクトルから観察される、ＣＶＤ ＭｏＳ２とＨｆＯ２パッシベーション層との間の電荷移動が、ＭｏＳ２チャネルのｎ型ドーピングをもたらすことに起因する可能性がある。
ＭｏＳ２ ＦｅＦＥＴのオン／オフ電流比のさらなる改善は、たとえば、ＭｏＳ２チャネルとＨｆＯ２とを物理的に分離する、化学的に不活性な２Ｄ六方晶窒化ホウ素（ｈＢＮ）のいくつかの層を導入して、ＭｏＳ２／ＨｆＯ２表面での電荷移動を低減することにより、実現できるはずである。ＶＤＳを０から１．５ＶまでスキャンしＶＧを０から３Ｖまで掃引したＭｏＳ２ ＦｅＦＥＴの出力特性（ＩＤＳ－ＶＤＳ）を図７に示す。低いＶＤＳにおける線形電流－電圧応答は、Ｎｉ電極／ＭｏＳ２界面における良好な接触特性を示す。出力電流は、ＶＤＳが増加すると飽和する傾向を示し、強誘電体ゲートを通して高い電子密度に達することができることを示唆する。このため、チャネル抵抗は大幅に低減され、コンタクト抵抗が支配的となる。
一方、先の研究において報告されているその他の２Ｄ ＦｅＦＥＴと比較して、本発明者らのＭｏＳ２ ＦｅＦＥＴが低抵抗状態において遥かに小さな駆動電圧（±３Ｖ）で１桁大きい電流を示すことに注目しており、このことは、本発明者らのデバイスではゲート制御がより効率的であることを示している。たとえば、強誘電体Ｐ（ＶＤＦ－ＴｒＦＥ）および２Ｄ ＣｕＩｎＰ２Ｓ６を使用する２Ｄ ＦｅＦＥＴは、約１０－７Ａのオン電流を示し、ポーリングはそれぞれ±４０Ｖおよび±５Ｖ振動する１６－１７。図６Ｃに示されるように、ＭｏＳ２ ＦｅＦＥＴのＩＤＳ－ＶＧ特性における強誘電体ヒステリシスループは、異なるゲートバイアスを印加することでさらに変調できる。ＶＧをより大きくすると、より大きなヒステリシスループを得ることができ、このことは、ＭｏＳ２ ＦｅＦＥＴのオン／オフ電流比をゲートバイアスの調節によって制御できることを示唆している。２つの明確な状態を有する明らかな強誘電体ヒステリシス特性は、より小さなＶＧ範囲であってもサポートすることができるが、対応するオン／オフ比は減少する。この低駆動電圧という特徴は、実用化するためには低消費電力が強く求められるシナプスエレクトロニクスおよびニューロモルフィックコンピューティングにおける将来の用途を約束する。半導体ＭｏＳ２チャネルと強誘電体ＨｆＺｒＯｘ層との間に挿入された薄いＨｆＯ２層は、（ｉ）下にあるＨｆＺｒＯｘの強誘電性を表面パッシベーションによって維持すること、および（ｉｉ）デバイスのしきい値ポーリング電圧を低下させること、という２つの重要な役割を果たす可能性がある。第１に、有機ＦｅＦＥＴでは半導体／強誘電体界面に分極のゆらぎがあることが報告されている３６。このような分極のゆらぎを、ＰＭＭＡの薄いバッファ層をチャネルと強誘電性絶縁体の間に配置することによって抑制し、そうすることでデバイス性能を向上させることができる。したがって、本発明者らのデバイスにおけるＨｆＯ２の薄層は、分極のゆらぎを抑制し強誘電性を保持するバッファ層として機能することが可能である。第２に、薄い誘電体ＨｆＯ２層は、強誘電体層に直列接続されたとき、ＵＨｆＯ２＝Ｑ２／２ＣＨｆＯ２の自由エネルギで有限容量（薄い誘電体ＨｆＯ２ ＭＩＭキャパシタの測定容量）を示すので、ハイブリッドＨｆＯ２／ＨｆＺｒＯｘゲートスタックのエネルギは、Ｕｇａｔｅ（＝ＵＨｆＺｒＯｘ＋ＵＨｆＯ２）に再分配することができる。
先に述べたように、図４Ｄは、実験的に抽出したランダウ係数および測定した静電容量に基づく、ハイブリッドＨｆＯ２／ＨｆＺｒＯｘゲートスタックの総エネルギを示す。ゲートスタック内に薄いＨｆＯ２パッシベーション層が存在することで、強誘電体における２つの分極状態の間のエネルギ障壁が効果的に低下し、これは、実質的に、強誘電体ベースのデバイスのポーリング電圧のしきい値と関連していることがわかる。そのため、十分なゲートバイアスが印加されると、ＦｅＦＥＴにおいて強誘電特性が現れ始める。また、以下に示す図８からわかるように、薄いＨｆＯ２パッシベーション層がないＭｏＳ２ ＦｅＦＥＴは、同じ範囲のゲートバイアスで強誘電性特性を示さず、このことは、薄いＨｆＯ２パッシベーション層の存在の重要性を示している。最後に、ＭｏＳ２ ＦｅＦＥＴのシナプスのような挙動を示す。
図６Ｃは、本開示のいくつかの実施形態に係る、単一層ＣＶＤ ＭｏＳ２ ＦｅＦＥＴの電気的性能を説明するグラフであり、ＶＤＳ＝０．２Ｖとし異なるＶＧスキャン範囲の下で測定された、ＭｏＳ２ ＦｅＦＥＴの伝達曲線（ＩＤＳ－ＶＧ）を示す。たとえば、図６Ｃは、単一層ＣＶＤ ＭｏＳ２チャネルメモリの電気的性能を提供する。ＭｏＳ２ ＦｅＦＥＴの伝達曲線（ＩＤＳ－ＶＧＳ）は室温でＶＤＳ＝０．５Ｖのときのものである。室温は６５Ｆから７７Ｆの範囲とすることができる。書込および消去という２つの明らかなメモリ状態を観察することができる。デバイスのチャネル長は１μｍ、チャネル幅は１０μｍである。さまざまなバック電圧で駆動されるＭｏＳ２メモリデバイスの出力曲線は、ｎ型トランジスタ特性を示す。ＨｆＺｒＯｘ強誘電体ゲートＭｏＳ２ ＦＥＴのオン（ｃ）書込および（ｄ）消去状態のエネルギバンド図である。
図６Ｄは、本開示のいくつかの実施形態に係る、単一層ＣＶＤ ＭｏＳ２ ＦｅＦＥＴの電気的性能を説明するグラフであり、ＭｏＳ２ ＦｅＦＥＴ（ＶＤＳ，ｒｅａｄ＝０．４Ｖ）からのシナプスのような増強および抑圧を伴う複数のコンダクタンス状態６６２Ｄを示す一連のパルス電圧刺激６６４Ｄを示す。たとえば、図７Ｄは、同一の振幅、持続時間、および間隔を有する一連のパルス電圧刺激６６４Ｄを印加したときの、ＭｏＳ２ ＦｅＦＥＴベースのシナプスの動的応答を示し、チャネルコンダクタンス６６２Ｄの変化を同時にモニタリングした。デバイスのコンダクタンスは、連続的な電気的励起に対して階段状に増加および減少し、それによって複数のコンダクタンス状態を生み出す。そのようなプログラム可能な累積するコンダクタンスは、基本的に、強誘電体ＨｆＺｒＯｘゲート酸化物におけるマルチドメインスイッチングダイナミクスの性質から利益を得る。特定の配向における強誘電体分極電荷の部分は、連続パルス刺激６６４Ｄとともに増加することができる。そうすると、正味分極電荷の変化は、トランジスタしきい値電圧を、したがって、固定されたゲート読出電圧でチャネルコンダクタンスを変調する。観察されたコンダクタンスダイナミクスの増強および抑圧と、ＣＶＤ ＭｏＳ２ ＦｅＦＥＴの低駆動電圧特徴とは、ニューラルネットワークおよび深層学習における将来の用途を約束する３７－３８。発明者らの結果は、エネルギ効率が高い２Ｄメモリデバイスのための合成ＴＭＤおよびＨｆＯ２ベースの強誘電体の設計および統合について、暫定的であるが重要な知見を提供した。
図７は、本開示のいくつかの実施形態に係る、さまざまなＶＧでのＭｏＳ２ ＦｅＦＥＴの出力特性を説明するグラフを示す。図７は、本発明者らのデバイスのトランジスタ性能が良好であることを示す。ドレイン－ソース電流は、印加されたゲート電圧によって制御される。
図８は、本開示のいくつかの実施形態に係る、強誘電体面上に薄いＨｆＯ２パッシベーション層がないＣＶＤ ＭｏＳ２トランジスタの伝達特性を説明するグラフである。
本開示を概観すると、いくつかの態様のうち、特に、ＣＶＤで成長させた単層ＭｏＳ２およびハイブリッドＨｆＯ２／ＨｆＺｒＯｘ強誘電性ゲート絶縁体とを用いた、バックゲートアーキテクチャの２Ｄ ＦｅＦＥＴが示されている。さらに、本開示の製造されたデバイスは、メモリヒステリシス特性を示し、低動作電圧、妥当なオン／オフ比（＞１０３）、および華氏６５度から７７度までの範囲の室温でのわずかなリーク電流（＜１００ｐＡ）を、特徴とする。加えて、本開示のデバイスの強誘電体特性の一部は、ゲートバイアスによって変調することができる。ゲートスタック内の薄いＨｆＯ２層は、強誘電体面を効果的にパッシベートすることにより、デバイス動作を安定化させ、エネルギの再分配を通じてポーリング電圧の低減を可能にする。またさらに、製造された２Ｄ ＦｅＦＥＴは、電子シナプス用途の場合にＨｆＺｒＯｘの動的分極スイッチングによって可能になる、プログラム可能な累積するコンダクタンスを示す。ＰＬスペクトルおよびラマンスペクトルはどちらも、ＨｆＯ２界面層がＭｏＳ２チャネルにｎ型ドーピング効果をもたらし、２Ｄ ＦｅＦＥＴのバックゲートアーキテクチャが底部金属ミラー層を通してＰＬの増幅をもたらすことを、明らかにする。さらに、本開示の発明者らのＦｅＦＥＴ構造に基づく、合成２Ｄ半導体ＴＭＤおよび無機ＨｆＯ２ベースの強誘電体の統合は、他の用途のうちでも特に、大規模高性能不揮発性メモリおよびニューロモルフィックコンピューティングシステムにおける将来の用途のための結果を示す。
図９は、本開示のいくつかの実施形態に係る、いくつかのタイプのＦｅＦＥＴメモリデバイス間で主な特徴を比較したものを説明する表を示す。本発明者らのポーリング電圧は、３Ｖよりも小さく、これはその他すべての従来の教示よりも著しく小さく、本発明者らのデバイスのエネルギ効率がより高いことを示唆している。
図１０Ａおよび図１０Ｂを参照すると、図１０Ａは、本開示のある実施形態に係る、デバイスの第１構造の立体（３Ｄ）図を示す概略図である。図１０Ｂは、本開示のある実施形態に係る、図１０Ａのデバイスの第１構造の側面図を示す概略図である。
図１０Ａおよび図１０Ｂは、基板１０８０Ａを含むデバイスの第１構造を示す。１０７０Ａは、ゲート電極として機能する金属層である。１０６０Ａは、強誘電体層１０５０Ａの強誘電体特性を向上させるためのバッファ層（たとえばＴｉＮ、ＩＴＯ）である。１０５０Ａは強誘電体層である。１０４０Ａは、強誘電性表面をパッシベートしスイッチングエネルギを低下させる誘電体層である。１０１０Ａ、１０３０Ａは、強誘電体トランジスタのソースおよびドレインの電極である。１０２０Ａは、デバイスチャネルとして機能する２次元材料である。基板１０８０Ａ、１０８０Ｂの金属層１０７０Ａ、１０７０Ｂまたはゲートは、基板１０８０Ａ、１０８０Ｂよりも小さい長さを有することで、両側にエッジを形成する。次に、バッファ層１０６０Ａ、１０６０Ｂは、金属層１０７０Ａ、１０７０Ｂよりも短い長さを有することで、両側にエッジを形成する。強誘電体層１０５０Ａ、１０５０Ｂはバッファ層１０６０Ａ、１０６０Ｂと同じ長さを有する。
誘電体層１０４０Ａ、１０４０Ｂの上には、強誘電体層１０５０Ａ、１０５０Ｂと同じ長さを有する２Ｄ材料層１０２０Ａ、１０２０Ｂが配置される。さらに、２つの金属層１０１０Ａ、１０１０Ｂ、１０３０Ａ、１０３０Ｂが、２Ｄ材料層１０２０Ａ、１０２０Ｂの各端部長さに配置され、これら２つの金属層１０１０Ａ、１０１０Ｂ、１０３０Ａ、１０３０Ｂの間にキャビティを形成する。
図１０Ｂのいくつかの態様は、１０５０Ｂに対する１０４０Ｂの比率が以下をもたらすことを含み得る。すなわち、（ａ）全体的な回路の動作電圧の調整、（ｂ）１０４０Ｂの高さが大き過ぎる場合は２Ｄ材料１０２０Ｂに損傷が生じること、（ｃ）１０４０Ｂの厚さ（１０５０Ｂに対する比）の少なくとも１つの目的が、２Ｄ材料をしわから保護することであること、（ｄ）１０４０Ｂの高さのある効果は接触抵抗の低減であること、（ｅ）１０４０Ｂの形状は任意の形状（円形、正方形）でよいこと、（ｆ）しかしながら１０４０Ｂの均一な形状は性能を向上させることが可能であること、である。
図１０Ｃは、本開示のいくつかの実施形態に係る、図１０Ａのデバイスの第１構造の製造プロセスの詳細を説明する概略図であり、製造プロセスのステップ１～ステップ５および材料を示す。たとえば、ステップ１は、基板１０８０Ｃから始まることを含み、ステップ２は、基板１０８０Ｃの上に犠牲層１０７９Ｃを堆積させることを含む。
図１０Ｃのステップ３は、電子線蒸着により、金属ゲート（Ｇ）１０７０Ｃとして機能する金属を、犠牲層１０７９Ｃの上に堆積させることを含み、金属層１０７０Ｃの長さは犠牲層１０７９Ｃよりも短いので、金属層１０７０Ｃの両側に、外界と接触し接続するためのエッジを形成する。ステップ４は、原子層堆積（ＡＬＤ）を使用しテトラキス（ジメチルアミド）チタン（ＴＤＭＡＴ）およびアンモニア（ＮＨ３）を前駆体として２５０°Ｃで金属ゲート層１０７０Ｃの上に任意のバッファ層１０６０Ｃを堆積させることを含み、バッファ層１０６０Ｄは、金属ゲート１０７０Ｄよりも短いので、バッファ層１０６０Ｄの両側に、外界と接触し接続するためエッジを形成する。ステップ５は、バッファ層１０６０Ｃの上にバッファ層１０６０Ｄとほぼ長さの強誘電体層１０５０Ｃを堆積させることを含み、バッファ層１０６０Ｃおよび強誘電体層１０５０Ｃの双方の両側のエッジは連続している。
図１０Ｄは、本開示のいくつかの実施形態に係る、図１０Ｃのデバイスの第１構造の製造プロセスに続く製造プロセスを説明する概略図であり、製造プロセスの連続するステップ６～ステップ９および材料を示す。たとえば、ステップ６は、任意で、誘電体層１０４０Ｄを強誘電体層１０５０Ｄの上に堆積させることを含み、誘電体層１０４０Ｄ、強誘電体層１０５０Ｃ、およびバッファ層１０６０Ｃの両側のエッジは連続している。
図１０Ｄのステップ７は、２Ｄ材料層１０２０Ｄを誘電体層１０４０Ｄの上に配置することを含み、２Ｄ材料層１０２０Ｄの長さは、誘電体層１０４０Ｄよりも短く、２Ｄ材料層１０２０Ｄの両側にエッジを形成する。非限定的な例として、基板１０８０Ｄを取り除き、次に、メモリ機能を有する３１６２フレキシブルエレクトロニクスを、後に基板２と呼ぶ場合がある人間の皮膚に適用できることに注目されたい。ステップ９は、２Ｄ材料層１０２０Ｄの両側のエッジ上に金属層１０１０Ｄ、１０３０Ｄを堆積させることを含み、デバイスの第１構造の製造プロセスが完了する。
図１０Ｅは、本開示のいくつかの実施形態に係る、デバイスの第１構造の製造プロセスのすべてのステップ１～１１（９）を説明するブロック図である。たとえば、ステップ１は、基板１０１２Ｅを準備することを含み、ステップ２は、基板１０１２Ｅの上に犠牲層１０１４Ｅを堆積させることを含む。ステップ３は、犠牲層１０１４Ｅの上に、犠牲層１０１４Ｅよりも短い長さになるように金属１０１６Ｅを堆積させ、両側にエッジを形成することを含む。ステップ４は、金属層またはゲート１０１６Ｅの上にバッファ層１０１８Ｅを堆積させることを含み、バッファ層１０１８Ｅは、金属層１０１６Ｅよりも長さが短く、バッファ層１０１８Ｅの両側にエッジを形成する。ステップ５は、バッファ層１０１８Ｅの上に、バッファ層１０１８Ｅと同じ構成を有する強誘電体層１０２０Ｅを堆積させることを含み、２つの材料の両側のエッジを維持する。ステップ６は、任意で、強誘電体層１０２０Ｅの上に、強誘電体層１０２０Ｅと同じ構成を有する誘電体材料１０２２Ｅを堆積させることを含む。
図１０Ｅのステップ７は、任意で高温アニールプロセスを提供することを含む。ステップ８は、誘電体層１０４０Ｅの上に２Ｄ材料層１０２０Ｅを堆積または移送によって配置する第１のルート１を含み、２Ｄ材料層１０２０Ｅの長さは、誘電体材料１０４０Ｅの長さよりも短いので、２Ｄ材料層１０２０Ｅの両側にエッジを形成する。ステップ９は、２Ｄ材料層１０２０Ｅの両側のエッジの上に金属層１０１０Ｅ、１０３０Ｅを堆積させて、デバイスの第１構造の製造プロセスを完了することを含む。
図１１は、本開示のある実施形態に係る、デバイスの第２構造の側面図を示す概略図である。デバイスの第２構造は、基板１１７０と、基板１１７０よりも長さが短く両側にエッジを形成する金属層１１６０またはゲートと、金属層１１６０よりも長さが短く両側にエッジを形成するバッファ層１１５０と、バッファ層１１５０と同じ長さを有する強誘電体層１１４０と、強誘電体層１１４０と同じ長さを有する２Ｄ材料層と、２Ｄ材料層１１２０の各端部長さの上の２つの金属層１１１０、１１３０とを含み、２つの金属層１１１０、１１３０の間にキャビティを形成する。
図１２Ａは、本開示のある実施形態に係る、デバイスの第３構造の図を示す概略図である。たとえば、図１２Ａは、基板１２８０Ａを含むデバイスの第３構造を示す。１２７０Ａは、ゲート電極として機能する金属層である。１２６０Ａは、強誘電体層（１２５０Ａ）の強誘電特性を向上させるためのバッファ層（たとえばＴｉＮ、ＩＴＯ）である。１２５０Ａは、強誘電体層である。１２４０Ａは、強誘電体表面をパッシベートしスイッチングエネルギを低下させる誘電体層である。１２１０Ａおよび１２３０Ａは、強誘電体トランジスタのソースおよびドレインの電極である。１２２０Ａは、デバイスチャネルとして機能する２次元材料である。基板１２８０Ａがあり、金属層１２７０Ａまたはゲートは、長さが基板１２８０Ａよりも短く、将来のコンタクトおよび外界への接続のためのエッジを両側に形成する。バッファ層１２６０Ａは、長さが金属層１２７０Ａよりも短く、将来のコンタクトおよび外界への接続のためのエッジを両側に形成し、電圧の供給を容易にする。強誘電体層１２５０Ａはバッファ層１２６０Ａと同じ長さを有し、誘電体層１２４０Ａは強誘電体層１２５０Ａと同じ長さを有し、誘電体層１２４０Ａの長さの各端部の２つの金属層１２１０Ａ、１２３０Ａは、これらの２つの金属層１２１０Ａ、１２３０Ａの間にキャビティを形成し、２Ｄ材料層１２２０Ａは金属層１２１０Ａ、１２３０Ａの最上部の上に配置されキャビティを覆う。２Ｄ材料層１２２０Ａの長さは、誘電体層１２４０Ａの長さよりも短く、将来のコンタクトおよび外界への接続のためのエッジを２Ｄ材料層１２２０Ａの両側に形成する。
図１２Ｂは、本開示のいくつかの実施形態に係る、図１２Ａのデバイスの第３構造の製造プロセスの詳細を説明する概略図であり、製造プロセスのステップ１～ステップ５および材料を示す。たとえば、ステップ１は、基板１２８０Ｂから開始することを含み、ステップ２は、基板１２８０Ｂの上に犠牲層１２７９Ｂを堆積させることを含む。
図１２Ｂのステップ３は、電子線蒸着により、金属ゲート（Ｇ）１２７０Ｂとして機能する金属を、犠牲層１２７９Ｂの上に堆積させることを含む。ステップ４は、原子層堆積（ＡＬＤ）を使用しテトラキス（ジメチルアミド）チタン（ＴＤＭＡＴ）およびアンモニア（ＮＨ３）を前駆体として、２５０℃で金属ゲート層１２７０Ｂの上に堆積させた任意のバッファ層１２６０Ｂを含み、バッファ層１２６０Ｂは、金属ゲート１２７０Ｂよりも短く、将来のコンタクトおよび外界への接続のためのエッジをバッファ層１２６０Ｂの両側に形成する。ステップ５は、バッファ層１２６０Ｂの上に、バッファ層１２６０Ｂとほぼ長さの強誘電体層１２５０Ｂを堆積させることを含み、バッファ層１２６０Ｂおよび強誘電体層１２５０Ｂの両方の両側のエッジは連続している。
図１２Ｃは、本開示のいくつかの実施形態に係る、図１４Ｃの製造プロセスに続く、デバイスの第３構造の製造プロセスを説明する概略図であり、製造プロセスの連続するステップ６～ステップ９および材料を示す。たとえば、ステップ６は、任意で、強誘電体層１２５０Ｃの上に誘電体層１２４０Ｃを堆積させることを含み、誘電体層１２４０Ｃ、強誘電体層１２５０Ｃ、およびバッファ層１２６０Ｃの両側のエッジは連続している。
図１２Ｃのステップ７は、任意で、ステップ６の構造に高温アニールを適用することを含む。ステップ８は、誘電体層１２４０Ｃの上面の端部上に部分金属層１２１０Ｃ、１２３０Ｃを設け、金属層１２１０Ｃ、１２３０Ｃの間にキャビティを残すことを含む。ステップ９は、金属層１２１０Ｃ、１２３０Ｃの上面の上に２Ｄ材料層１２２０Ｃを堆積させ、キャビティを覆い、デバイスの第３構造の製造プロセスを完了することを含む。２Ｄ材料層をデバイスの最上部の上に置くことで。２Ｄ材料の特性を保つことができる。
図１２Ｄは、本開示のいくつかの実施形態に係る、図１２Ｃのデバイスの第３構造の製造プロセスに続く製造プロセスを説明する概略図であり、製造プロセスの連続するステップ１０～ステップ１１および材料を示す。ステップ１０は、犠牲層１２７９Ｃをエッチングすることを含む。犠牲層は、アルカリ溶液（水酸化ナトリウムまたは水酸化カリウム）によって化学的にエッチングすることができる酸化シリコンまたは酸化アルミニウム等の酸化物とすることができる。犠牲層を除去した後に、デバイスを元の基板から分離することができる。ステップ１１は、デバイスをフレキシブルな基板に置換することを含み、このデバイスは、皮膚および布等の何らかの望ましい基板上に配置することができる。先に述べたように、２Ｄ材料層１２２０Ｄは、ソース１２１０Ｄおよびドレイン１２３０Ｄの最上部の上に配置され、２Ｄ材料層１２２０Ｄの下にキャビティを形成する。
図１２Ｅは、本開示のいくつかの実施形態に係る、デバイスの第３構造の製造プロセスのすべてのステップ１～１１（９）を示すブロック図である。たとえば、ステップ１は、基板１２１２Ｅを準備するステップを含み、ステップ２は、基板１２１２Ｅの上に犠牲層１２１４Ｆを堆積することを含む。ステップ３は、犠牲層１２１４Ｅの最上部の上に、長さが犠牲層１２１４Ｅよりも短い金属１２１６Ｅを堆積させることを含む。ステップ４は、金属層またはゲート１２１６Ｅの上にバッファ層１２１８Ｅを堆積させることを含み、バッファ層１２１８Ｅは、その長さが金属層１２１６Ｅよりも短く、バッファ層１２１８Ｅの両側にエッジを形成する。ステップ５は、バッファ層１２１８Ｅと同じ構成を有する強誘電体層１２２０Ｅをバッファ層１２１８Ｅの最上部の上に堆積させ、２つの材料の両側のエッジを維持することを含む。ステップ６は、任意で、強誘電体層１２２０Ｅの上に、強誘電体層１２２０Ｅと同じ構成を有する誘電体材料１２２２Ｅを堆積させることを含む。
図１２Ｅのステップ７は、任意で高温アニールプロセスを提供することを含む。ステップ８は、誘電体１２４０Ｅの両側のエッジの上に金属１２１０Ｅ、１２３０Ｅを堆積させて配置する第２のルート２を含む。ステップ９は、金属層１２１０Ｅ、１２３０Ｅの上面の上に、キャビティを覆う２Ｄ材料層１２２０Ｅを配置することを含み、２Ｄ材料層１２２０Ｅは、その長さが誘電体層１２４０Ｅの長さよりも短く、両側にエッジを形成し、デバイスの第３構造の製造プロセスが完了する。
図１３は、本開示のいくつかの実施形態に係る、オン／オフ比約１０４の場合の強誘電体ヒステリシスループ（反時計回り）の第１の性能を説明するグラフを示す。１３１５は、デバイスの低抵抗状態（または書込プログラム）である。１３１３は、デバイスの高抵抗状態（または消去プログラム）である。１３２２は、負から正に掃引されるゲート電圧を表し、１３１７曲線をもたらす。１３２４は、正から負に掃引されるゲート電圧を表し、１３１９曲線をもたらす。さらに、図１３の態様は、２Ｄ材料層が製造から劣化しないので、３１６２構造が従来技術の構造よりも高い電流で機能することを含む。いくつかの態様は、（ａ）従来技術の１０－７ではなく１０－６で、従来技術の構造よりも高いコンダクタンスを可能にすること、（ｂ）ＰＯＳからＮＥＧ、またはＮＥＧからＰＯＳへの抵抗スイッチングデバイス、および（ｃ）従来技術は２０Ｖで機能するが本開示は３Ｖ－３１６２であることを、提供する。
図１４は、本開示のいくつかの実施形態に係る、２Ｄチャネルからの良好なトランジスタ挙動の第２の性能を説明するグラフを示し、２Ｄ層の２Ｄ材料の品質が製造プロセス中に劣化しないことを示す。ドレイン－ソース間は、印加されるゲート電圧によって制御され、良好なトランジスタ特性を示す。いくつかの態様は、２Ｄチャネルからの良好なトランジスタ挙動を含み、２Ｄ材料の品質が製造中に劣化しないことを示す。
特徴
本開示のある実施形態は、フレキシブルなメモリセルを含むトランジスタデバイスを含む。フレキシブルなメモリセルは、基板の上に設けられた側壁を有するゲートスタックを備える。ゲートスタックは、基板の上に設けられた金属ゲート層を含む。金属ゲート層の上にバッファ層が設けられる。バッファ層の上に強誘電体層が設けられる。強誘電体層の上に誘電体層が設けられる。さらに、誘電体層の上面の一部分の上に２次元（２Ｄ）材料層が設けられる。誘電体層の上面の別々の部分の上に設けられ、２Ｄ材料層が位置するキャビティを形成する、ソース領域およびドレイン領域がある。以下の態様は、上記実施形態の修正実施形態を構成する態様であることが意図されている。
ある態様は、２Ｄ材料層が、誘電体層の上面の一部分に移送された、成長させた二硫化モリブデン（ＭｏＳ２）フレークを含むことを、含み得る。別の態様は、誘電体材料層と強誘電体層との間の比率は、トランジスタデバイスの動作電圧の調整機能を、トランジスタデバイスの動作電圧を低減する機能とともに、有効に提供することを、含み得る。
本開示の別の態様は、２Ｄ材料層の位置がゲートスタックの最上部の上に配置されている構造の構成が、ゲート電極としての金属箔または導電箔を提供し、トランジスタデバイスは、伸長および屈曲を含む延性、柔軟性を含む弾性、および引張強度のうちの１つを含む材料特性を有する基板に移送されることを、含み得る。
本開示のある態様は、金属ゲート層は、ゲート電極として機能するチタン（Ｔｉ）／金（Ａｕ）層であり、バッファ層は、窒化チタン（ＴｉＮ）層であり、強誘電体層は、ジルコニウムドープ酸化ハフニウム（ＨｆＺｒＯｘ）層の無機強誘電体膜であり、誘電体層は、パッシベーション層として機能する誘電体酸化ハフニウム（ＩＶ）（ＨｆＯ２）層であることを、含む。
本開示の別の態様に従うと、誘電体層は、２Ｄ材料層の間に挿入された誘電体酸化ハフニウム（ＩＶ）（ＨｆＯ２）層であり、強誘電体層は、ジルコニウムドープ酸化ハフニウム（ＨｆＺｒＯｘ）の無機強誘電体膜である。ＨｆＺｒＯｘ層は、下にあるＨｆＺｒＯｘ層の強誘電性を表面パッシベーションを通して維持しトランジスタデバイスのしきい値ポーリング電圧を下げるものとして機能する。
本開示の別の態様に従うと、誘電体層は、２Ｄ材料層と強誘電体層との間に配置された誘電体酸化ハフニウム（ＩＶ）（ＨｆＯ２）層であり、２Ｄ材料層は半導体ＭｏＳ２チャネルである。半導体ＭｏＳ２チャネルと、ゲートスタック内の強誘電体層との構造の構成は、トランジスタデバイスの強誘電性を安定化するパッシベーション層として機能する。
本開示の別の態様に従うと、トランジスタデバイスは、単一層ＭｏＳ２強誘電体電界効果トランジスタ（ＦｅＦＥＴ）であり、ゲートスタックの構造の構成は、強誘電体層の上に誘電体層を配置することを含み、下にある金属ゲートともに、構造の構成は、構造の構成によって形成されたボトムゲートミラーのファブリペローキャビティ反射によって発生するＭｏＳ２フォトルミネセンス（ＰＬ）の増幅を有効に提供する。さらに、別の態様は、トランジスタデバイスは、単一層ＭｏＳ２強誘電体電界効果トランジスタ（ＦｅＦＥＴ）であり、ＭｏＳ２ ＦｅＦＥＴの駆動電圧は±３Ｖであることを、含み得る。
別の態様は、誘電体層の上面の別々の部分の上に設けられたソース領域とドレイン領域とを合わせて、誘電体層の上面の表面全体のうちの、少なくとも１５％、少なくとも２０％、少なくとも３０％、または４５％未満、のうちの１つを覆っていることを、含み得る。さらに、別の態様は、２Ｄ材料層は、ＨｆＯ２層の上面の表面全体の合計のうちの、少なくとも５０％、少なくとも６０％、または７０％未満のうちの１つを覆っていることを、含み得る。
本開示の別の実施形態に従うと、フレキシブルな抵抗スイッチングメモリセルを有するトランジスタデバイスが提供される。フレキシブルな抵抗スイッチングメモリセルは、支持基板の上に設けられた側壁を有するゲートスタックを備える。ゲートスタックは、基板の上に設けられた金属ゲート層を含む。金属ゲート層の上にバッファ層が設けられる。バッファ層の上に強誘電体層が設けられる。強誘電体層の上に誘電体層が設けられる。誘電体層の上面の一部分の上に移送された成長させたＭｏＳ２フレークを含むＭｏＳ２単層である２次元（２Ｄ）材料が設けられる。誘電体層の上面の別々の部分の上に設けられ、２Ｄ材料層が位置するキャビティを形成する、ソース領域およびドレイン領域とがある。以下の態様は、上記実施形態の修正実施形態を構成する態様であることが意図されている。
本開示のある態様は、バッファ層は窒化チタン（ＴｉＮ）材料であり、強誘電体層はジルコニウムドープ酸化ハフニウム（ＨｆＺｒＯｘ）の無機強誘電体膜であり、誘電体層は誘電体酸化ハフニウム（ＩＶ）（ＨｆＯ２）材料であることを、含み得る。
別の態様は、ＨｆＺｒＯｘ層の上にＨｆＯ２層を配置したゲートスタックの構造の構成は、下にある金属ゲートとともに、向上した光の吸収およびファブリペローキャビティ反射により、ＭｏＳ２単層の光・物質相互作用を向上させるミラー層として有効に機能することを、含み得る。
別の態様は、ＭｏＳ２ ＦｅＦＥＴの動的な書込／読出／消去／読出プロセスは、金属ゲートに交番パルスを印加することによって得られ、測定装置により測定されたそれぞれ＋３Ｖ、－３Ｖ、および０Ｖの電圧が、動的な書込、消去のために金属ゲートに印加され、動的書込／読出比は、０．４Ｖと同等のさまざまなドレイン－ソース電圧（ＶＤＳ）下で１０２を上回るものとして求められることを、含み得る。
本開示の別の実施形態に従い、フレキシブルなメモリセルを含む、単一層二硫化モリブデン（ＭｏＳ２）強誘電体電界効果トランジスタ（ＦｅＦＥＴ）が提供される。フレキシブルなメモリセルは、支持基板の上に設けられた側壁を有するゲートスタックを備える。ゲートスタックは、支持基板の上に設けられた金属ゲートとして機能する金属層を含む。金属層の上に窒化チタン（ＴｉＮ）バッファ層が設けられる。ＴｉＮバッファの上にジルコニウムドープ酸化ハフニウム（ＨｆＺｒＯｘ）の無機強誘電体膜が設けられる。ＨｆＺｒＯｘの膜の上に誘電体酸化ハフニウム（ＩＶ）（ＨｆＯ２）層が設けられる。ＨｆＯ２層の上面の一部分の上に移送された成長させたＭｏＳ２フレークを含む２次元（２Ｄ）材料層が設けられる。ＨｆＯ２層の上面の別々の部分の上に設けられ、２Ｄ材料層が位置するキャビティを形成する、ソース領域およびドレイン領域とが設けられる。以下の態様は、上記実施形態の修正実施形態を構成する態様であることが意図されている。
ある態様は、ゲートスタックの最上部の上に配置された２Ｄ材料層の位置の構造の構成は、ゲート電極としての金属箔または導電箔を有効に提供し、トランジスタデバイスはフレキシブルな基板に移送されることを、含み得る。ソース領域およびドレイン領域の形状は不均一であり、フレキシブルなメモリセルは、フレキシブルな抵抗スイッチング不揮発性メモリセルである。
ある局面は、ゲートスタックの最上部の上に配置された２Ｄ材料層の位置の構造の構成は、２Ｄ材料層が、ＨｆＯ２層の上面の表面全体の合計のうちの、少なくとも６０％、少なくとも７５％、または８０％未満のうちの１つを覆うように、配置されていることを、含み得る。
本開示の別の局面に従い、フレキシブルな不揮発性メモリセルの製造方法が提供される。この方法は、支持基板の上に側壁を有するゲートスタックを設けるステップを含む。ゲートスタックを設けるステップは、支持基板の上に金属ゲート層を設けるステップを含む。金属ゲート層の上にバッファ層を設ける。バッファ層の上に強誘電体層を設け、次に高速熱アニールを開始する。強誘電体層の上に誘電体層を設ける。誘電体層の上面の一部分の上に２次元（２Ｄ）材料層を設ける。誘電体層の上面の別々の部分の上にソース領域およびドレイン領域を設けてキャビティを形成し、２Ｄ材料層はキャビティに位置する。以下の態様は、上記実施形態の修正実施形態を構成する態様であることが意図されている。
ある態様は、２Ｄ材料層は、成長させたＭｏＳ２フレーク２２１Ａを得るために二酸化シリコン（ＳｉＯ２）／シリコン（Ｓｉ）基板上に合成した単層ＭｏＳ２を含む、単一層二硫化モリブデン（ＭｏＳ２）強誘電体電界効果トランジスタ（ＦｅＦＥＴ）であり、成長させたＭｏＳ２フレークは、次に、湿式移送技術により、誘電体層／強誘電体層ハイブリッド基板の上に、または、誘電体酸化ハフニウム（ＩＶ）（ＨｆＯ２）／ジルコニウムドープ酸化ハフニウム（ＨｆＺｒＯｘ）基板の無機強誘電体膜上に、移送されることを、含み得る。
定義
本開示の局面に従い、かつ、実験に基づいて、以下の定義を確定しているが、当然、各表現または用語の完全な定義ではない。提供する定義は、実験から得た知識に基づいて一例として提供しているだけであって、その他の解釈、定義、およびその他の態様が適している可能性もある。しかしながら、少なくとも、示されている表現または用語の単なる基本的プレビューとして、このような定義を提供する。
直接接触している２つの層
直接接触している２つの層は、接触している２つの層の間に他の層が介在していない構成であると理解することができる。すなわち、２つの層は物理的に直接接触している。
２次元（２Ｄ）半導体層
２次元（２Ｄ）半導体層とは、２Ｄ材料層を含む半導体層である。このような材料は、異方性移動度という点において興味深い特性を有し、そのため、トランジスタ性能の将来のスケーリングを可能にする。たとえば、いくつかの実施形態において、２Ｄ材料層の、１方向における寸法は、直交するその他の方向における寸法よりも小さくすることができ、よって、上記１方向における少なくとも１つの物理的特性は、直交するその他の方向における物理的特性と異なり得る。たとえば、方向に依存する物理的特性は、バンドギャップ、電気伝導率および／または熱伝導率、状態の密度、キャリア移動度などを含む。たとえば、２Ｄ材料層がｘ方向とｙ方向とで形成される面内のシートとして形成され直交するｚ方向における寸法がｘ方向およびｙ方向の寸法よりも十分に小さい場合、２Ｄ材料層は、ｘおよび／またはｙ方向のバンドギャップとは異なる、たとえばそれよりも大きいバンドギャップを有することができる。加えて、いくつかの実施形態において、２Ｄ材料層は積層構造を有する材料であってもよく、この場合の２Ｄ材料層の原子は、ｘ方向およびｙ方向においてあるタイプのボンディングを有しｚ方向において異なるタイプのボンディングを有していてもよい。たとえば、２Ｄ材料層の原子は、ｘ方向およびｙ方向において共有結合しｚ方向においてたとえばファンデルワールス力によって弱く結合されていてもよい。
直列接続された構成要素
電気回路または電子回路の構成要素は直列接続することができ、直列接続された構成要素は単一経路に沿って接続されているので、すべての構成要素に同じ電流が流れる。
本発明について好ましい実施形態を用いて説明してきたが、本発明の精神および範囲の中でその他のさまざまな適合化および修正が可能であることが理解されねばならない。したがって、以下の請求項の目的は、本発明の真の精神および範囲に含まれるこのような変形および修正のすべてをカバーすることである。
本開示のある実施形態に係る、単一層ＭｏＳ２ ＦｅＦＥＴの立体（３Ｄ）図を示す概略図であり、ＣＶＤで成長させた、トランジスタチャネルとして使用される単層ＭｏＳ２を有し、ゲートスタックが、ゲート電極としてのＴｉ／Ａｕと、ＴｉＮと、強誘電体層としてのＨｆＺｒＯｘと、パッシベーション層としての薄いＨｆＯ２とで構成されている。 本開示のいくつかの実施形態に係る、図１Ａの断面図を示す概略図であり、ゲートスタックの構造および厚さを示し、画像中の最上層（暗い領域）はＴＥＭの特徴付けのための２０ｎｍのＡｕ被覆層である。 本開示のいくつかの実施形態に係る、デバイスのしきい値ポーリング電圧の態様を示すグラフの図である。 本開示のいくつかの実施形態に係る、強誘電体ＨｆＺｒＯｘ（強誘電体層）に対するＨｆＯ２薄膜（誘電体層）の厚さ比率を示すグラフの図である。 本開示のいくつかの実施形態に係る、ＣＶＤ単一層ＭｏＳ２ ＦｅＦＥＴの製造プロセスを示す概略図であり、製造プロセスのステップ１～ステップ６および材料を示している。 本開示のいくつかの実施形態に係る、ＣＶＤ単一層ＭｏＳ２ ＦｅＦＥＴの図２Ａの製造プロセスを示す概略図であり、製造プロセスの、次のステップ７～ステップ８および材料を示す。 本開示のいくつかの実施形態に係る、製造された２Ｄ ＦｅＦＥＴの電流対ゲート電圧を示すグラフであり、動作中のゲートリーク電流のレベルが低いことを示す。 本開示のいくつかの実施形態に係る、単一層ＭｏＳ２ ＦｅＦＥＴ（チャネル長＝１μｍ）の光学像を含む、ＣＶＤ単層ＭｏＳ２の特徴付けを示すグラフの図である。 本開示のいくつかの実施形態に係る、ＣＶＤ単層ＭｏＳ２の特徴付けを示すグラフの図であり、厚さ１ｎｍ未満の単一層ＭｏＳ２のＭｏＳ２チャネルに焦点を合わせた原子間力顕微鏡（ＡＦＭ）画像を示す。 本開示のいくつかの実施形態に係る、ＣＶＤ単層ＭｏＳ２の特徴付けを説明するグラフであり、ラマン分光法を用いて振動周波数を示す。 本開示のいくつかの実施形態に係る、ＣＶＤ単層ＭｏＳ２の特徴付けを説明するグラフであり、空気中における室温での単一層ＭｏＳ２のフォトルミネセンススペクトルを示す（励起波長５３２ｎｍ）。 本開示のいくつかの実施形態に係る、アニール温度が異なる、製造されたＨｆＺｒＯｘ強誘電体キャパシタの、分極－電圧（Ｐ－Ｖ）ヒステリシスを示すグラフの図である。 本開示のいくつかの実施形態に係る、４００℃でアニールした強誘電体キャパシタおよびドープされていないＨｆＯ２に基づく典型的な誘電体キャパシタの静電容量－電圧（Ｃ－Ｖ）測定値を、電場極性が異なる分極配向の概略図とともに示す、グラフの図である。 本開示のいくつかの実施形態に係る、電場極性が異なる分極配向を示す回路を説明している。 本開示のいくつかの実施形態に係る、図５Ａから抽出したランダウ係数および対応するＰ－Ｖ特性を示すグラフである。 本開示のいくつかの実施形態に係る、成長させた強誘電体の自由エネルギランドスケープ（エネルギ対電荷）（緑の曲線）、および、平衡状態のハイブリッドＨｆＯ２／ＨｆＺｒＯｘゲートスタックの総エネルギを示すグラフの図である。 さまざまなＶＤＳを用いて室温で測定したＭｏＳ２ ＦｅＦＥＴの伝達曲線（ＩＤＳ－ＶＧ）を含む、単一層ＣＶＤ ＭｏＳ２ ＦｅＦＥＴの電気的性能を説明するグラフの図であり、本開示のいくつかの実施形態に従うと、デバイスは、１μｍのチャネル長および１０μｍのチャネル幅を有する。 本開示のいくつかの実施形態に係る、単一層ＣＶＤ ＭｏＳ２ ＦｅＦＥＴの電気的性能を説明するグラフの図であり、周期的ゲートバイアスパルス（ＶＤＳ，ｒｅａｄ＝０．４Ｖ）が与えられたＭｏＳ２ ＦｅＦＥＴの電流ダイナミクスを示す。 本開示のいくつかの実施形態に係る、単一層ＣＶＤ ＭｏＳ２ ＦｅＦＥＴの電気的性能を説明するグラフの図であり、ＶＤＳ＝０．２Ｖとし異なるＶＧスキャン範囲の下で測定された、ＭｏＳ２ ＦｅＦＥＴの伝達曲線（ＩＤＳ－ＶＧ）を示す。 本開示のいくつかの実施形態に係る、単一層ＣＶＤ ＭｏＳ２ ＦｅＦＥＴの電気的性能を説明するグラフの図であり、ＭｏＳ２ ＦｅＦＥＴ（ＶＤＳ，ｒｅａｄ＝０．４Ｖ）からのシナプスのような増強および抑圧を伴う複数のコンダクタンス状態を示す一連のパルス電圧刺激を示す。 本開示のいくつかの実施形態に係る、さまざまなＶＧでのＭｏＳ２ ＦｅＦＥＴの出力特性を説明するグラフの図を示す。 本開示のいくつかの実施形態に係る、強誘電体面上に薄いＨｆＯ２パッシベーション層がないＣＶＤ ＭｏＳ２トランジスタの伝達特性を説明するグラフの図を示す。 本開示のいくつかの実施形態に係る、いくつかのタイプのＦｅＦＥＴメモリデバイス間で主な特徴を比較したものを説明する表を示す図である。 本開示のある実施形態に係る、デバイスの第１構造の立体（３Ｄ）図を示す概略図である。 本開示のある実施形態に係る、図１０Ａのデバイスの第１構造の側面図を示す概略図である。 本開示のいくつかの実施形態に係る、デバイスの第１構造の製造プロセスを説明する概略図であり、製造プロセスのステップ１～ステップ５および材料を示す。 本開示のいくつかの実施形態に係る、図１０Ｃのデバイスの第１構造の製造プロセスに続く製造プロセスを説明する概略図であり、製造プロセスの連続するステップ６～ステップ９および材料を示し、デバイスの第１構造の製造プロセスはこれで完了する。 本開示のいくつかの実施形態に係る、デバイスの第１構造の製造プロセスのすべてのステップ１～１１（９）を説明するブロック図である。 本開示のある実施形態に係る、デバイスの第２構造の図を示す概略図である。 本開示のある実施形態に係る、デバイスの第３構造の図を示す概略図である。 本開示のいくつかの実施形態に係る、デバイスの第３構造の製造プロセスを説明する概略図であり、製造プロセスのステップ１～ステップ５を示す。 本開示のいくつかの実施形態に係る、図１２Ｂの製造プロセスに続く、デバイスの第３構造の製造プロセスを説明する概略図であり、製造プロセスの連続するステップ６～ステップ９および材料を示す。 本開示のいくつかの実施形態に係る、図１２Ｄの製造プロセスに続く、デバイスの第３構造の製造プロセスを説明する概略図であり、製造プロセスの連続するステップ１０～ステップ１１および材料を示す。 本開示のいくつかの実施形態に係る、デバイスの第３構造の製造プロセスのすべてのステップ１～１１を示すブロック図である。 本開示のいくつかの実施形態に係る、オン／オフ比約１０４の場合の強誘電体ヒステリシスループ（反時計回り）の第１の性能を説明するグラフの図を示す。 本開示のいくつかの実施形態に係る、２Ｄチャネルからの良好なトランジスタ挙動の第２の性能を説明するグラフの図を示し、２Ｄ材料層の品質が製造プロセス中に劣化しないことを示す。
図５Ｂ１および図５Ｂ２を参照すると、図５Ｂ１は、本開示のいくつかの実施形態に係る、４００℃でアニールした強誘電体キャパシタおよびドープされていないＨｆＯ２に基づく典型的な誘電体キャパシタの静電容量－電圧（Ｃ－Ｖ）測定値を、電場極性が異なる分極配向の概略図とともに示す、グラフである。たとえば、図５Ｂ１は、４００℃でアニールした強誘電体キャパシタの１ｋＨｚにおける静電容量－電圧（Ｃ－Ｖ）特性を示す。５１０Ｂ１は、印加電圧が＋４Ｖから－４Ｖに変化したときの静電容量であり、５２０Ｂ１は、印加電圧が－４Ｖから＋４Ｖに変化したときの静電容量である。２つの明確な分極状態を示すバタフライ形状のヒステリシス曲線は、成長させたＨｆＺｒＯｘ薄膜における良好な強誘電性のもう１つの証拠である。また、非線形応答は、単調な線形曲線の代わりに、成長させたＨｆＺｒＯｘにおいてリーク電流が低いことを示す。強誘電体キャパシタの静電容量は、±１．５Ｖ、２．８μＦ／ｃｍ２でその最大に達する。比較として、誘電体ＨｆＯ２薄膜（約１５ｎｍ）に基づくＭＩＭキャパシタは、約１．４μＦ／ｃｍ２でほぼ一定の静電容量を示す。誘電体ＨｆＯ２および強誘電体ＨｆＺｒＯｘ薄膜の誘電率として、約２３．７および４７．５が抽出され、これらは報告された値と一致した。
図５Ｃは、本開示のいくつかの実施形態に係る、図５Ａから抽出したランダウ係数および対応するＰ－Ｖ特性を示すグラフである。たとえば、４００℃でアニールした成長させた強誘電体ＨｆＺｒＯｘ薄膜の、抽出したランダウ係数は、α＝－２．１９×１０１０ｃｍ／Ｆ、β＝４．５３×１０１８ｃｍ５／Ｆ／Ｃ２、および、γ＝０ｃｍ９／Ｆ／Ｃであり、これらの抽出は、Ｌ－Ｋ方程式を使用して実験データをフィッティングし、静的Ｐ－Ｖ測定に対しｄＰ／ｄｔ＝０と仮定することにより、行った。Ｌ－Ｋ方程式から計算したＰ－Ｖは、Ｓ字型５３５Ｃを示し、ｄＰ／ｄＶは、成長させたＨｆＺｒＯｘの負の容量レジームに対応して負である。
図５Ｄは、本開示のいくつかの実施形態に係る、成長させた強誘電体の自由エネルギランドスケープ（エネルギ対電荷）（緑の曲線、５４５Ｄ）、および、平衡状態のハイブリッドＨｆＯ２／ＨｆＺｒＯｘゲートスタックの総エネルギを示すグラフである。５５５Ｄは、ハイブリッドＨｆＯ２／ＨｆＺｒＯｘの自由エネルギである。ＨｆＯ２を含めることで、エネルギ障壁を低減する。たとえば、実験的なランダウ係数に基づいて４００℃でアニールしたＨｆＺｒＯｘ薄膜の自由エネルギ対電荷をプロットする。成長させた強誘電性薄膜のエネルギは、２つの谷の形状を示し、その２つの極小値は、成長させたＨｆＺｒＯｘ薄膜において利用できる２つの安定した分極状態が存在することを明らかにしている。また、
ｄ２ＵＨｆＺｒＯｘ／ｄＰ２＜０
である、上記２つの谷間の間の領域は、強誘電体に不安定な負の容量状態が存在し結果としてＨｆＺｒＯｘ薄膜にヒステリシス特性が観測されることを、示唆している。実験およびシミュレーションの両方に基づく上記結果は、成長させたＨｆＺｒＯｘにおける良好な強誘電性を示し、強誘電体ベースのメモリデバイスの製造への適性を強化する。
たとえば、図６Ａは、強誘電体ＨｆＺｒＯｘ薄膜のボトムゲートによって駆動される、製造されたＣＶＤ単層ＭｏＳ２トランジスタの、電子輸送特性（ＩＤＳ－ＶＧ）を示す。伝達特性は、さまざまなドレイン－ソース間電圧（ＶＤＳ）で－３Ｖから３Ｖまで掃引するゲート電圧（ＶＧ）で測定した。掃引方向は、負から正６０９Ａ、その後負６１１Ａに戻る。ゲートリーク電流は、すべての掃引ゲート電圧（図３参照）におけるドレイン電流よりも数桁小さいので、ＭｏＳ２ ＦｅＦＥＴの伝達特性に影響を与えない。デバイスは、誘電体ゲート絶縁体によって変調されるＭｏＳ２トランジスタの伝達特性（時計回りヒステリシスループ）とは反対の、明確な反時計回りの強誘電ヒステリシスループを有するｎ型挙動を示す。
図１０Ｄは、本開示のいくつかの実施形態に係る、図１０Ｃのデバイスの第１構造の製造プロセスに続く製造プロセスを説明する概略図であり、製造プロセスの連続するステップ６～ステップ９および材料を示す。たとえば、ステップ６は、任意で、誘電体層１０４０Ｄを強誘電体層１０５０Ｄの上に堆積させることを含み、誘電体層１０４０Ｄ、強誘電体層１０５０Ｄ、およびバッファ層１０６０Ｄの両側のエッジは連続している。
図１０Ｄのステップ８は、２Ｄ材料層１０２０Ｄを誘電体層１０４０Ｄの上に配置することを含み、２Ｄ材料層１０２０Ｄの長さは、誘電体層１０４０Ｄよりも短く、２Ｄ材料層１０２０Ｄの両側にエッジを形成する。非限定的な例として、基板１０８０Ｄを取り除き、次に、メモリ機能を有する３１６２フレキシブルエレクトロニクスを、後に基板２と呼ぶ場合がある人間の皮膚に適用できることに注目されたい。ステップ９は、２Ｄ材料層１０２０Ｄの両側のエッジ上に金属層１０１０Ｄ、１０３０Ｄを堆積させることを含み、デバイスの第１構造の製造プロセスが完了する。
図１０Ｅは、本開示のいくつかの実施形態に係る、デバイスの第１構造の製造プロセスのすべてのステップ１～９を説明するブロック図である。たとえば、ステップ１は、基板１０１２Ｅを準備することを含み、ステップ２は、基板１０１２Ｅの上に犠牲層１０１４Ｅを堆積させることを含む。ステップ３は、犠牲層１０１４Ｅの上に、犠牲層１０１４Ｅよりも短い長さになるように金属１０１６Ｅを堆積させ、両側にエッジを形成することを含む。ステップ４は、金属層またはゲート１０１６Ｅの上にバッファ層１０１８Ｅを堆積させることを含み、バッファ層１０１８Ｅは、金属層１０１６Ｅよりも長さが短く、バッファ層１０１８Ｅの両側にエッジを形成する。ステップ５は、バッファ層１０１８Ｅの上に、バッファ層１０１８Ｅと同じ構成を有する強誘電体層１０２０Ｅを堆積させることを含み、２つの材料の両側のエッジを維持する。ステップ６は、任意で、強誘電体層１０２０Ｅの上に、強誘電体層１０２０Ｅと同じ構成を有する誘電体材料１０２２Ｅを堆積させることを含む。
図１２Ｃは、本開示のいくつかの実施形態に係る、図１２Ｂの製造プロセスに続く、デバイスの第３構造の製造プロセスを説明する概略図であり、製造プロセスの連続するステップ６～ステップ９および材料を示す。たとえば、ステップ６は、任意で、強誘電体層１２５０Ｃの上に誘電体層１２４０Ｃを堆積させることを含み、誘電体層１２４０Ｃ、強誘電体層１２５０Ｃ、およびバッファ層１２６０Ｃの両側のエッジは連続している。
図１２Ｅは、本開示のいくつかの実施形態に係る、デバイスの第３構造の製造プロセスのすべてのステップ１～１１を示すブロック図である。たとえば、ステップ１は、基板１２１２Ｅを準備するステップを含み、ステップ２は、基板１２１２Ｅの上に犠牲層１２１４Ｆを堆積することを含む。ステップ３は、犠牲層１２１４Ｅの最上部の上に、長さが犠牲層１２１４Ｅよりも短い金属１２１６Ｅを堆積させることを含む。ステップ４は、金属層またはゲート１２１６Ｅの上にバッファ層１２１８Ｅを堆積させることを含み、バッファ層１２１８Ｅは、その長さが金属層１２１６Ｅよりも短く、バッファ層１２１８Ｅの両側にエッジを形成する。ステップ５は、バッファ層１２１８Ｅと同じ構成を有する強誘電体層１２２０Ｅをバッファ層１２１８Ｅの最上部の上に堆積させ、２つの材料の両側のエッジを維持することを含む。ステップ６は、任意で、強誘電体層１２２０Ｅの上に、強誘電体層１２２０Ｅと同じ構成を有する誘電体材料１２２２Ｅを堆積させることを含む。
本開示の別の態様に従うと、誘電体層は、２Ｄ材料層と強誘電体層との間に挿入された誘電体酸化ハフニウム（ＩＶ）（ＨｆＯ２）層であり、強誘電体層は、ジルコニウムドープ酸化ハフニウム（ＨｆＺｒＯｘ）の無機強誘電体膜である。ＨｆＯ ２ 層は、下にあるＨｆＺｒＯｘ層の強誘電性を表面パッシベーションを通して維持しトランジスタデバイスのしきい値ポーリング電圧を下げるものとして機能する。
ある態様は、２Ｄ材料層は、成長させたＭｏＳ２フレーク２２１Ｂを得るために二酸化シリコン（ＳｉＯ２）／シリコン（Ｓｉ）基板上に合成した単層ＭｏＳ２を含む、単一層二硫化モリブデン（ＭｏＳ２）強誘電体電界効果トランジスタ（ＦｅＦＥＴ）であり、成長させたＭｏＳ２フレークは、次に、湿式移送技術により、誘電体層／強誘電体層ハイブリッド基板の上に、または、誘電体酸化ハフニウム（ＩＶ）（ＨｆＯ２）／ジルコニウムドープ酸化ハフニウム（ＨｆＺｒＯｘ）基板の無機強誘電体膜上に、移送されることを、含み得る。

Claims (21)

  1. フレキシブルなメモリセルを含むトランジスタデバイスであって、前記フレキシブルなメモリセルは、
    基板の上に設けられた側壁を有するゲートスタックを備え、前記ゲートスタックは、
    前記基板の上に設けられた金属ゲート層と、
    前記金属ゲート層の上に設けられたバッファ層と、
    前記バッファ層の上に設けられた強誘電体層と、
    前記強誘電体層の上に設けられた誘電体層とを含み、前記フレキシブルなメモリセルはさらに、
    前記誘電体層の上面の一部分の上に設けられた２次元（２Ｄ）材料層と、
    前記誘電体層の前記上面の別々の部分の上に設けられ、前記２Ｄ材料層が位置するキャビティを形成する、ソース領域およびドレイン領域とを備える、トランジスタデバイス。
  2. 前記２Ｄ材料層は、前記誘電体層の前記上面の前記一部分に移送された、成長させた二硫化モリブデン（ＭｏＳ２）フレークを含む、請求項１に記載のフレキシブルなメモリセル。
  3. 前記誘電体材料層と前記強誘電体層との間の比率は、前記トランジスタデバイスの動作電圧の調整機能を、前記トランジスタデバイスの前記動作電圧を低減する機能とともに、有効に提供する、請求項１に記載のフレキシブルなメモリセル。
  4. 前記２Ｄ材料層の位置が前記ゲートスタックの最上部の上に配置されている構造の構成は、ゲート電極としての金属箔または導電箔を提供し、前記トランジスタデバイスは、伸長および屈曲を含む延性、柔軟性を含む弾性、および引張強度のうちの１つを含む材料特性を有する基板に置換される、請求項１に記載のフレキシブルなメモリセル。
  5. 前記金属ゲート層は、ゲート電極として機能するチタン（Ｔｉ）／金（Ａｕ）層であり、前記バッファ層は、窒化チタン（ＴｉＮ）層であり、前記強誘電体層は、ジルコニウムドープ酸化ハフニウム（ＨｆＺｒＯｘ）層の無機強誘電体膜であり、前記誘電体層は、パッシベーション層として機能する誘電体酸化ハフニウム（ＩＶ）（ＨｆＯ２）層である、請求項１に記載のフレキシブルなメモリセル。
  6. 前記誘電体層は、前記２Ｄ材料層の間に挿入された誘電体酸化ハフニウム（ＩＶ）（ＨｆＯ２）層であり、前記強誘電体層は、ジルコニウムドープ酸化ハフニウム（ＨｆＺｒＯｘ）の無機強誘電体膜であり、
    前記ＨｆＺｒＯｘ層は、下にある前記ＨｆＺｒＯｘ層の強誘電性を表面パッシベーションを通して維持し前記トランジスタデバイスのしきい値ポーリング電圧を下げるものとして機能する、請求項１に記載のフレキシブルなメモリセル。
  7. 前記誘電体層は、前記２Ｄ材料層と前記強誘電体層との間に配置された誘電体酸化ハフニウム（ＩＶ）（ＨｆＯ２）層であり、前記２Ｄ材料層は半導体ＭｏＳ２チャネルであり、
    前記半導体ＭｏＳ２チャネルと、前記ゲートスタック内の前記強誘電体層との構造の構成は、前記トランジスタデバイスの強誘電性を安定化するパッシベーション層として機能する、請求項１に記載のフレキシブルなメモリセル。
  8. 前記トランジスタデバイスは、単一層ＭｏＳ２強誘電体電界効果トランジスタ（ＦｅＦＥＴ）であり、前記ゲートスタックの構造の構成は、前記強誘電体層の上に前記誘電体層を配置することを含み、下にある前記金属ゲートともに、前記構造の構成は、前記構造の構成によって形成されたボトムゲートミラーのファブリペローキャビティ反射によって発生するＭｏＳ２フォトルミネセンス（ＰＬ）の増幅を有効に提供する、請求項１に記載のフレキシブルなメモリセル。
  9. 前記トランジスタデバイスは、単一層ＭｏＳ２強誘電体電界効果トランジスタ（ＦｅＦＥＴ）であり、前記ＭｏＳ２ ＦｅＦＥＴの駆動電圧は±３Ｖである、請求項１に記載のフレキシブルなメモリセル。
  10. 前記誘電体層の前記上面の別々の部分の上に設けられた前記ソース領域と前記ドレイン領域とを合わせて、前記誘電体層の前記上面の表面全体のうちの、少なくとも１５％、少なくとも２０％、少なくとも３０％、または４５％未満、のうちの１つを覆っている、請求項１に記載のフレキシブルなメモリセル。
  11. 前記２Ｄ材料層は、前記ＨｆＯ２層の前記上面の表面全体の合計のうちの、少なくとも５０％、少なくとも６０％、または７０％未満のうちの１つを覆っている、請求項１に記載のフレキシブルなメモリセル。
  12. フレキシブルな抵抗スイッチングメモリセルを有するトランジスタデバイスであって、前記フレキシブルな抵抗スイッチングメモリセルは、
    支持基板の上に設けられた側壁を有するゲートスタックを備え、前記ゲートスタックは、
    前記基板の上に設けられた金属ゲート層と、
    前記金属ゲート層の上に設けられたバッファ層と、
    前記バッファ層の上に設けられた強誘電体層と、
    前記強誘電体層の上に設けられた誘電体層とを含み、前記フレキシブルな抵抗スイッチングメモリセルはさらに、
    前記誘電体層の上面の一部分の上に移送された成長させたＭｏＳ２フレークを含むＭｏＳ２単層である２次元（２Ｄ）材料と、
    前記誘電体層の前記上面の別々の部分の上に設けられ、前記２Ｄ材料層が位置するキャビティを形成する、ソース領域およびドレイン領域とを備える、トランジスタデバイス。
  13. 前記バッファ層は窒化チタン（ＴｉＮ）材料であり、前記強誘電体層はジルコニウムドープ酸化ハフニウム（ＨｆＺｒＯｘ）の無機強誘電体膜であり、前記誘電体層は誘電体酸化ハフニウム（ＩＶ）（ＨｆＯ２）材料である、請求項１２に記載のフレキシブルな抵抗スイッチングメモリセル。
  14. 前記ＨｆＺｒＯｘ層の上に前記ＨｆＯ２層を配置した前記ゲートスタックの構造の構成は、下にある前記金属ゲートとともに、向上した光の吸収およびファブリペローキャビティ反射により、前記ＭｏＳ２単層の光・物質相互作用を向上させるミラー層として有効に機能する、請求項１２に記載のフレキシブルな抵抗スイッチングメモリセル。
  15. 前記ＭｏＳ２ ＦｅＦＥＴの動的な書込／読出／消去／読出プロセスは、前記金属ゲートに交番パルスを印加することによって得られ、測定装置により測定されたそれぞれ＋３Ｖ、－３Ｖ、および０Ｖの電圧が、動的な書込、消去のために前記金属ゲートに印加され、動的書込／読出比は、０．４Ｖと同等のさまざまなドレイン－ソース電圧（ＶＤＳ）下で１０２を上回るものとして求められる、請求項１２に記載のフレキシブルな抵抗スイッチングメモリセル。
  16. フレキシブルなメモリセルを含む、単一層二硫化モリブデン（ＭｏＳ２）強誘電体電界効果トランジスタ（ＦｅＦＥＴ）であって、前記フレキシブルなメモリセルは、
    支持基板の上に設けられた側壁を有するゲートスタックを備え、前記ゲートスタックは、
    支持基板の上に設けられた金属ゲートとして機能する金属層と、
    前記金属層の上に設けられた窒化チタン（ＴｉＮ）バッファ層と、
    前記ＴｉＮバッファの上に設けられたジルコニウムドープ酸化ハフニウム（ＨｆＺｒＯｘ）の無機強誘電体膜と、
    前記ＨｆＺｒＯｘの膜の上に設けられた誘電体酸化ハフニウム（ＩＶ）（ＨｆＯ２）層と、
    前記ＨｆＯ２層の上面の一部分の上に移送された成長させたＭｏＳ２フレークを含む２次元（２Ｄ）材料層と、
    前記ＨｆＯ２層の前記上面の別々の部分の上に設けられ、前記２Ｄ材料層が位置するキャビティを形成する、ソース領域およびドレイン領域とを含む、単一層二硫化モリブデン強誘電体電界効果トランジスタ。
  17. 前記ゲートスタックの最上部の上に配置された前記２Ｄ材料層の位置の構造の構成は、ゲート電極としての金属箔または導電箔を有効に提供し、前記トランジスタデバイスはフレキシブルな基板に置換される、請求項１６に記載のフレキシブルなメモリセル。
  18. 前記ソース領域および前記ドレイン領域の形状は不均一であり、前記フレキシブルなメモリセルは、フレキシブルな抵抗スイッチング不揮発性メモリセルである、請求項１６に記載のフレキシブルなメモリセル。
  19. 前記ゲートスタックの最上部の上に配置された前記２Ｄ材料層の位置の構造の構成は、前記２Ｄ材料層が、前記ＨｆＯ２層の前記上面の表面全体の合計のうちの、少なくとも６０％、少なくとも７５％、または８０％未満のうちの１つを覆うように、配置されている、請求項１６に記載のフレキシブルなメモリセル。
  20. フレキシブルな不揮発性メモリセルの製造方法であって、前記方法は、
    支持基板の上に側壁を有するゲートスタックを設けるステップを含み、前記ゲートスタックを設けるステップは、
    前記支持基板の上に金属ゲート層を設けるステップと、
    前記金属ゲート層の上にバッファ層を設けるステップと、
    前記バッファ層の上に強誘電体層を設け、次に高速熱アニールを開始するステップと、
    前記強誘電体層の上に誘電体層を設けるステップとを含み、前記方法はさらに、
    前記誘電体層の上面の一部分の上に２次元（２Ｄ）材料層を設けるステップと、
    前記誘電体層の前記上面の別々の部分の上にソース領域およびドレイン領域を設けてキャビティを形成するステップとを含み、前記２Ｄ材料層は前記キャビティに位置する、不揮発性メモリセルの製造方法。
  21. 前記２Ｄ材料層は、成長させたＭｏＳ２フレーク２２１Ａを得るために二酸化シリコン（ＳｉＯ２）／シリコン（Ｓｉ）基板上に合成した単層ＭｏＳ２を含む、単一層二硫化モリブデン（ＭｏＳ２）強誘電体電界効果トランジスタ（ＦｅＦＥＴ）であり、前記成長させたＭｏＳ２フレークは、次に、誘電体層／強誘電体層ハイブリッド基板の上に、または、誘電体酸化ハフニウム（ＩＶ）（ＨｆＯ２）／ジルコニウムドープ酸化ハフニウム（ＨｆＺｒＯｘ）基板の無機強誘電体膜上に、移送される、請求項２０に記載の方法。
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