TWI775587B - 場效應電晶體、其製備方法及積體電路 - Google Patents

Abstract

本發明實施例提供一種場效應電晶體、其製備方法及積體電路。場效應電晶體，其包括襯底，依次層疊於襯底上的閘極、閘介質層、溝道層，依次層疊於所述溝道層上的絕緣層、蝕刻停止層及保護層以及源極和汲極。所述溝道層的材質包括二維材料。所述場效應電晶體定義有貫穿所述絕緣層、所述蝕刻停止層及所述保護層，並暴露所述溝道層的兩個通孔。源極和汲極分別設置於所述兩個通孔內，以與所述溝道層形成頂部接觸。

Description

場效應電晶體、其製備方法及積體電路

本申請涉及半導體技術領域，尤其涉及一種場效應電晶體、其製備方法及積體電路。

二維材料由於具有原子級的超薄厚度，可以有效避免短溝道效應，是故，二維材料被認為非常適合作為場效應電晶體的溝道材料。然而，由於金屬誘導間隙態（Metal-induced gap states，MIGS）的影響，導致源汲極金屬與二維材料構成的溝道層的介面處形成很強的費米能級釘紮效應（Fermi level pinning effect），限制了二維半導體電晶體性能的提升。

本申請實施例的第一方面提供一種場效應電晶體的製備方法，其包括： 於一襯底上依次形成閘極、閘介質層、溝道層，其中所述溝道層的材質包括二維材料； 於所述溝道層上依次形成絕緣層、蝕刻停止層及保護層； 選擇性蝕刻所述絕緣層、所述蝕刻停止層及所述保護層，以形成貫穿所述絕緣層、所述蝕刻停止層及所述保護層，並暴露所述溝道層的兩個通孔； 等離子體處理所述溝道層；以及 形成源極和汲極，所述源極和所述汲極分別設置於所述兩個通孔內，並與所述溝道層形成頂部接觸。

該場效應電晶體的製備方法，在溝道層上形成絕緣層、蝕刻停止層及保護層構成的疊層，對疊層進行選擇性蝕刻，並增加等離子體處理溝道層的步驟。由於溝道層用於形成溝道的部分被位於其上方的絕緣層、蝕刻停止層及保護層所覆蓋，是故，等離子體處理步驟中的等離子體中的電荷不會對場效應電晶體的溝道造成損傷。而且，離子體處理的步驟，等離子體可與溝道層中的用於形成金屬-半導體接觸的介面上的懸掛鍵結合，而減少溝道層接觸表面的懸掛鍵。藉此，避免了費米能級釘紮的產生，而獲得無費米能級釘紮的頂部接觸。

本申請實施例的第二方面提供一種場效應電晶體，其採用上述的場效應電晶體的製備方法獲得，所述場效應電晶體包括： 襯底； 閘極、閘介質層、溝道層，依次層疊於所述襯底上，其中所述溝道層的材質包括二維材料； 絕緣層、蝕刻停止層及保護層，依次層疊於所述溝道層上，所述場效應電晶體定義有貫穿所述絕緣層、所述蝕刻停止層及所述保護層，並暴露所述溝道層的兩個通孔；以及 源極和汲極，分別設置於所述兩個通孔內，以與所述溝道層形成頂部接觸。

該場效應電晶體，其採用上述的場效應電晶體的製備方法獲得，是故，其具有無費米能級釘紮的頂部接觸，器件可靠性佳。

本申請實施例的第三方面提供一種積體電路，其包括外圍電路及電性連接所述外圍電路的場效應電晶體，場效應電晶體包括上述的場效應電晶體。

該積體電路包括上述的場效應電晶體，其具有與場效應電晶體相同的優點，可靠性佳。

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是本發明一部分實施例，而不是全部的實施例。

除非另有定義，本文所使用的所有的技術和科學術語與屬於本發明的技術領域的技術人員通常理解的含義相同。本文中在本發明的說明書中所使用的術語只是為了描述具體的實施例的目的，不是旨在於限制本發明。

為能進一步闡述本發明達成預定目的所採取的技術手段及功效，以下結合附圖及較佳實施方式，對本發明作出如下詳細說明。

圖1為本申請的一些實施例中，提供的場效應電晶體（Field Effect Transistor，FET）的製備方法的流程示意圖。如圖1所示，該製備方法包括以下步驟。

步驟S1：於一襯底上依次形成閘極、閘介質層、溝道層。

步驟S2：於溝道層上依次形成絕緣層、蝕刻停止層及保護層。

步驟S3：選擇性蝕刻絕緣層、蝕刻停止層及保護層。

步驟S4：等離子體處理溝道層。

步驟S5：形成源極和汲極。

以下結合圖2至6具體說明該製備方法。該方法製備的FET為背柵FET。需要說明的是，在圖2至6所顯示的製程之前、期間及之後可提供額外的操作，且對於該製備方法的其他實施例，可取代或省略以下所述的一些步驟。操作/製程的順序是可交換的。

步驟S1：於一襯底上依次形成閘極、閘介質層、溝道層。

如圖2所示，閘極12位於襯底11上，閘介質層13覆蓋閘極12遠離襯底11的一側，溝道層14位於閘介質層13上。襯底11的材質例如選用矽、鍺矽、應變矽、藍寶石、碳化矽、氮化鎵、砷化鎵、氧化鋅、氮化鋁、金屬及類金屬等中的一種。

閘極12的材質包括具有均勻或不均勻之摻雜濃度的摻雜多晶矽，也可以包括金屬，例如，鋁、銅、鎢、鈦、鈷、鎳、鉭、氮化鈦、鈦鋁、氮化鋁鈦及氮化鉭其中之一。閘極12的形成可包括藉由例如化學氣相沉積、物理氣相沉積、原子層沉積或其組合形成一電極層，然後圖案化該電極層，進而得到閘極12。圖案化電極層的步驟可以採用黃光蝕刻。

在本申請的另一些實施例中，襯底11和閘極12為一體結構，即襯底11和閘極12並不是兩個材料層形成的，而是由一個材料層形成的，這樣避免了多次外延，保證了襯底11和閘極12的介面品質。上述的一體結構可以選用矽、鍺矽、應變矽、藍寶石、碳化矽、氮化鎵、砷化鎵、氧化鋅、氮化鋁、金屬或類金屬等。

閘介質層13的材質包括氧化矽、氮化矽、氮氧化矽或高K材料中的一種或多種。高K材料選自HfO ₂、HfSiO、HfSiON、HfLaO、HfTiO、HfZrO、Al ₂O ₃、La ₂O ₃、ZrO ₂及LaAlO中的一種或多種。閘介質層13可以為上述材料構成的單層或多層結構，上述材料可藉由例如化學氣相沉積、物理氣相沉積、原子層沉積或其組合形成。

溝道層14的材質包括二維(Two Dimensional，2D)材料。二維材料選自石墨烯、黑磷、二維過渡金屬硫族化合物(Transition Metal Dichalcogenides，TMDs）中的一種或多種。其中，二維材料，是指電子僅可在兩個維度的奈米尺度（1-100nm）上自由運動（平面運動）的材料。二維TMDs具有原子級的厚度和較大的帶隙（1.8eV‑2.4eV），非常適合作為FET的溝道材料。TMDs的通式為MX ₂，M為過渡金屬，鉬（Mo）、鎢（W）、鈀（Pd）、鉑（Pt）、鈮（Nb）及鉭（Ta）中的一種，X為硫族元素，硫（S）、硒（Se）及碲（Te）中的一種。亦就是說，溝道層14的材質可以包括石墨烯、黑磷、MoS ₂、WS ₂、MoSe ₂、WSe ₂、MoTe ₂、WTe ₂及PtSe ₂等中的一種或多種。其中，TMDs中，MoS ₂層具有高的載流子遷移率及光學透明性。在一些實施例中，藉由化學氣相沉積形成單層MoS ₂，製備的FET具有超高60cm2V-1s-1的載流子遷移率。另，具有TMDs FET具有比矽基鰭式場效應電晶體（Fin FETs）更好的靜電控制，是故，TMDs FET受短溝道效應（Short-Channel-Effects，SCE）的影響較小。另，單層TMDs（厚度約0.6nm）具有自然鈍化的表面和低的表面粗糙度。

以下以溝道層14的材質為MoS ₂為例進行說明。

步驟S2：於溝道層上依次形成絕緣層、蝕刻停止層及保護層。

如圖2所示，絕緣層151、蝕刻停止層152及保護層153依次層疊於溝道層14上方。

在本申請的一些實施例中，所述絕緣層151的材質包括氮化硼（BN），所述蝕刻停止層152的材質包括矽氮化物（SiN），所述保護層153的材質包括氧化矽（SiO ₂）。絕緣層151、蝕刻停止層152及保護層153層疊於溝道層14上，形成一疊層15。疊層15用於在後續等離子體處理步驟中，對位於其下方的溝道層14形成遮蔽，以避免等離子體中的電荷對溝道層14造成大面積的損傷。

另，由於氮化硼構成的絕緣層151的壓應力較大，氮化硼的厚度較薄，是故，在氮化硼上方的氧化矽構成的保護層153厚度較厚，以較佳地避免等離子體對溝道層14造成大面積的損傷。

步驟S3：選擇性蝕刻絕緣層、蝕刻停止層及保護層。

具體地，選擇性蝕刻絕緣層151、蝕刻停止層152及保護層153，包括採用化學蝕刻的方法圖案化保護層153，以形成貫穿所述保護層153，並暴露所述蝕刻停止層152的兩個開口1532，以及採用原子層蝕刻(Atomic Layer Etch，ALE)的方法圖案化蝕刻停止層152及保護層153，以在所述兩個開口1532處，形成暴露所述溝道層14的所述兩個通孔17。

如圖2所示，採用化學蝕刻的方法圖案化的步驟中，在疊層15上方（也就是保護層153上方）形成圖案化的光阻層16，然後藉由選擇性蝕刻，使得保護層153被圖案化，而形成如圖3所示的貫穿保護層153並暴露蝕刻停止層152的兩個開口1532。亦就是說，SiO2蝕刻對SiN有選擇性，其可以刻蝕以去除SiO2的一部分，只會少量去除SiN，化學刻蝕的步驟在SiN構成的蝕刻停止層152處停止。

如圖3和4所示，採用原子層蝕刻的方法，圖案化蝕刻停止層152及保護層153的步驟中，對SiO ₂沒有選擇性。該步驟中，SiO ₂構成的保護層153也有部分損傷，開口1532延伸貫穿蝕刻停止層152及保護層153而形成通孔17。

具體地，原子層蝕刻可採用等離子體原子層刻蝕技術，用高能的離子或中性粒子（如，輕氬等離子體）轟擊進行刻蝕，以避免直接蝕刻蝕刻停止層152及保護層153時，會蝕穿溝道層14或對溝道層14表面造成過度的損傷。

步驟S4：等離子體處理溝道層。

如圖5所示，採用等離子體處理溝道層14被兩個通孔17暴露的部分，以填補和減除在溝道層14蝕刻後形成的表面上懸掛鍵（dangling bonds），進而避免金屬電極（源極181和汲極182）與溝道層14接觸的介面（即，溝道層14被通孔17暴露的表面，圖5中虛線框所示的部分）處形成費米能級釘紮效應，而具有無費米能級釘紮（Fermi level pinning-free）的金屬半導體接觸介面（contact interface）。藉此，避免了強大的費米能級釘紮效應造成的肖特基勢壘高度對金屬功函數不敏感，從而導致接觸介面阻值偏高或結合不良的現象。

在本申請的一些實施例中，等離子體處理的方法為O ₂等離子體處理或N ₂等離子體處理。由於MoS ₂由兩層硫原子（S）和一層鉬原子（Mo）共同形成的硫（S）-鉬（Mo）-硫（S）夾心層堆積而成，不同S-Mo-S層之間藉由范德華力相互作用。在原子層蝕刻的步驟中，硫（S）可能會被蝕刻掉，使得鉬（Mo）上形成懸掛鍵，而在O ₂等離子體處理或N ₂等離子體處理的步驟中，鉬（Mo）上形成懸掛鍵可以與O ₂等離子體中的氧離子結合，或者N ₂等離子體中的N離子結合，形成Mo-O或者Mo-N。在一些實施例中，因為氧和硫的性質接近，選擇O ₂等離子體處理MoS ₂構成的溝道層14。

另，由於溝道層14位於兩個通孔17之間的部分（也就是用於形成溝道的部分）被位於其上方的絕緣層151、蝕刻停止層152及保護層153所覆蓋，是故，等離子體處理步驟中的等離子體中的電荷不會對場效應電晶體10的溝道造成損傷。亦就是說，在等離子體處理步驟中，接觸介面由於可與等離子體中的氧或氮結合，可減少MoS ₂表面的懸掛鍵。而由於絕緣層151、蝕刻停止層152及保護層153對溝道的保護，減少了等離子體中的電荷直接對MoS2形成溝道的表面損傷，藉此，可保持二維溝道原來的完整性。

步驟S5：形成源極和汲極。

如圖6所示，源極181和汲極182分別設置於所述兩個通孔17內，以與所述溝道層14形成頂部接觸（也稱直接接觸），進而獲得一場效應電晶體10。

在本申請的一些實施例中，所述源極181的材質包括鎳、鋁、鉑、銅、鈀、金、鈦及鉻中的一種或多種；所述汲極182的材質包括鎳、鋁、鉑、銅、鈀、金、鈦及鉻中的一種或多種。當源極181和汲極182的材質包括上述的多種材料時，其可以為多層層疊的結構。

圖6中，源極181包括層疊設置的第一金屬層191及第二金屬層192，汲極182同樣包括層疊設置的第一金屬層191及第二金屬層192。第一金屬層191填充通孔17，並與溝道層14形成頂部接觸（或稱直接接觸），第二金屬層192位於第一金屬層191上，並部分覆蓋保護層153的表面。圖6中，第一金屬層191為鎳（Ni），第二金屬層192的材質為鋁（Al）。其中，Ni具有與MoS ₂相匹配的功函數。

具體地，可藉由原子層沉積(Atomic Layer Deposition，ALD)的方法形成源極181和汲極182。相較於物理氣相沉積（PVD）的方式，ALD的方法，不會對接觸介面造成嚴重的等離子體損壞。

另，本申請實施例中，形成的場效應電晶體10中，構成源極181和汲極182的金屬層與構成溝道層14的半導體層之間的接觸為金屬-半導體頂部接觸，相較於金屬-半導體的側邊接觸（Edge contacts）的方式，頂部接觸具有金屬-半導體層具有更大的接觸面積，更強的接觸鍵合，更佳的驅動電流，更高的可靠性。其中，金屬-半導體的側邊接觸（Edge contacts）是指藉由半導體層中形成開孔，金屬層沉積於開孔內，金屬層的側面與半導體層形成側邊接觸，由於半導體層的厚度很小，使得金屬-半導體的側邊接觸中，介面接觸面積很小。

綜上，該製備方法獲得的場效應電晶體，採用二維材料作為溝道層，其具有高的電子遷移率，且可以有效避免短溝道效應。另，該方法在溝道層上形成絕緣層、蝕刻停止層及保護層構成的疊層，對疊層進行選擇性蝕刻，並增加等離子體處理溝道層的步驟，由於溝道層14用於形成溝道的部分被位於其上方的絕緣層、蝕刻停止層及保護層所覆蓋，使得等離子體處理步驟中的等離子體中的電荷不會對場效應電晶體的二維溝道造成損傷。而離子體處理的步驟，等離子體可與溝道層中的用於形成金屬-半導體接觸的介面上的懸掛鍵結合，而減少溝道層接觸表面的懸掛鍵。另，形成源極及汲極的步驟中，採用ALD的方式，提高金屬-半導體的鍵合強度，避免PVD等方式對介面的損傷。藉此，該方法可從複數方面（如，避免直接化學蝕刻對接觸介面影響，以及避免PVD金屬沉積對接觸介面影響等）避免費米能級釘紮的產生，而獲得無費米能級釘紮的接觸介面和/或溝道介面（contact/channel interface）。

本申請的一些實施例中，還提供上述方法製備的場效應電晶體，其結構如圖6所示。可以理解，圖6中僅示意性地畫圖了一個場效應電晶體10。在一些實施例中，襯底11上可包括陣列排佈的複數場效應電晶體10。

如圖7所示，本申請的一些實施例中，還提供一種積體電路100。積體電路100包括外圍電路20及電性連接所述外圍電路20的上述場效應電晶體10。外圍電路20例如包括邏輯電路、記憶體電路及記憶體的控制電路等，場效應電晶體10電連接外圍電路20，其可提高積體電路100的穩定性。積體電路100可以具有奈米範圍的臨界尺寸（如3nm、5nm、7nm、10 nm、14nm、22nm的工藝節點或更小奈米工藝節點）形成的器件，具有高的集成密度。

以上實施方式僅用以說明本發明的技術方案而非限制，儘管參照較佳實施方式對本發明進行了詳細說明，本領域的普通技術人員應當理解，可以對本發明的技術方案進行修改或等同替換，而不脫離本發明技術方案的精神及範圍。

100:積體電路 10:場效應電晶體 11:襯底 12:閘極 13:閘介質層 14:溝道層 15:疊層 151:絕緣層 152:蝕刻停止層 153:保護層 1532:開口 16:圖案化的光阻層 17:通孔 181:源極 182:汲極 191:第一金屬層 192:第二金屬層 20:外圍電路

圖1為本申請的一些實施例中，提供的場效應電晶體的製備方法的流程示意圖。

圖2為於保護層上形成圖案化的光阻層的剖面示意圖。

圖3為於保護層上形成兩個開口的剖面示意圖。

圖4為於絕緣層、蝕刻停止層及保護層構成的疊層上形成暴露溝道層的通孔的剖面示意圖。

圖5為等離子體處理溝道層的剖面示意圖。

圖6為形成源極和汲極後，得到的場效應電晶體的剖面示意圖。

圖7為本申請的一些實施例中，提供的積體電路的結構示意圖。

10:場效應電晶體

11:襯底

12:閘極

13:閘介質層

14:溝道層

15:疊層

151:絕緣層

152:蝕刻停止層

153:保護層

17:通孔

181:源極

182:汲極

191:第一金屬層

192:第二金屬層

Claims (10)

1. 一種場效應電晶體的製備方法，其改良在於，包括： 於一襯底上依次形成閘極、閘介質層、溝道層，其中所述溝道層的材質包括二維材料； 於所述溝道層上依次形成絕緣層、蝕刻停止層及保護層； 選擇性蝕刻所述絕緣層、所述蝕刻停止層及所述保護層，以形成貫穿所述絕緣層、所述蝕刻停止層及所述保護層，並暴露所述溝道層的兩個通孔； 等離子體處理所述溝道層；以及 形成源極和汲極，所述源極和所述汲極分別設置於所述兩個通孔內，並與所述溝道層形成頂部接觸。
2. 如請求項1所述的場效應電晶體的製備方法，其中，選擇性蝕刻所述絕緣層、所述蝕刻停止層及所述保護層包括： 採用化學蝕刻的方法圖案化所述保護層，以形成貫穿所述保護層，並暴露所述蝕刻停止層的兩個開口；以及 利用原子層蝕刻的方法圖案化所述蝕刻停止層及所述保護層，以在所述兩個開口處，形成暴露所述溝道層的所述兩個通孔。
3. 如請求項1所述的場效應電晶體的製備方法，其中，利用原子層沉積的方法形成所述源極和所述汲極。
4. 如請求項1所述的場效應電晶體的製備方法，其中，所述等離子體處理的方法為O ₂等離子體處理或N ₂等離子體處理。
5. 一種場效應電晶體，其中，採用如請求項1至4中任意一項所述的場效應電晶體的製備方法獲得，所述場效應電晶體包括： 襯底； 閘極、閘介質層、溝道層，依次層疊於所述襯底上，其中所述溝道層的材質包括二維材料； 絕緣層、蝕刻停止層及保護層，依次層疊於所述溝道層上，所述場效應電晶體定義有貫穿所述絕緣層、所述蝕刻停止層及所述保護層，並暴露所述溝道層的兩個通孔；以及 源極和汲極，分別設置於所述兩個通孔內，以與所述溝道層形成頂部接觸。
6. 如請求項5所述的場效應電晶體，其中，所述二維材料選自石墨烯、黑磷或二維過渡金屬硫族化合物中的一種或多種，其中，所述二維過渡金屬硫族化合物的通式為MX ₂，M為鉬、鎢、鈀、鉑、鈮及鉭中的一種，X為硫、硒及碲中的一種。
7. 如請求項6所述的場效應電晶體，其中，所述絕緣層的材質包括氮化硼，所述蝕刻停止層的材質包括矽氮化物，所述保護層的材質包括氧化矽。
8. 如請求項6所述的場效應電晶體，其中，所述源極的材質包括鎳、鋁、鉑、銅、鈀、金、鈦及鉻中的一種或多種；所述汲極的材質包括鎳、鋁、鉑、銅、鈀、金、鈦及鉻中的一種或多種。
9. 如請求項6所述的場效應電晶體，其中，所述閘介質層包括氧化矽、氮化矽、氮氧化矽及高K材料中的一種或多種。
10. 一種積體電路，其中，包括外圍電路及電性連接所述外圍電路的場效應電晶體，所述場效應電晶體包括如請求項5至9中任意一項所述的場效應電晶體。

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