JP2022131054A - 半導体記憶装置 - Google Patents

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Abstract

Figure 2022131054000001
【課題】消費電力の増大を抑制するとともに、ロウハンマー問題によるデータ破壊を回避することの可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置１０は、外部から入力された所定のコマンドに含まれるメモリセルのリフレッシュ間隔に関する情報に基づいてメモリセルのリフレッシュ間隔を設定するリフレッシュ制御部（第１制御部）１６を備える。
【選択図】図２

Description

本発明は、半導体記憶装置に関する。
半導体記憶装置の一種であるＤＲＡＭ（Dynamic Random Access Memory）は、メモリセルを構成するキャパシタ（コンデンサ）に電荷を蓄えることによって情報を記憶し、電源が供給されなくなると、記憶された情報が失われる揮発性メモリである。コンデンサに蓄えられた電荷は、一定時間が経過すると放電するため、ＤＲＡＭは、定期的に電荷をチャージするリフレッシュという記憶保持動作が必要になる（例えば、特許文献１～３）。
ところで、次のリフレッシュが行われるまでの間に同一のロウ（Row）アドレスに対して多くの読み出し及び／又は書き込み要求が集中すると、ロウハンマー（Row Hammer）問題が発生する可能性がある。ロウハンマー問題とは、一定時間内に同一のロウアドレスに対して多くのアクセスが集中した場合に、当該ロウアドレスに対して物理的に隣接するロウアドレスに対応するデータビットの電荷が放電することによって、データ破壊を引き起こす問題である。
半導体記憶装置に対する読み書きアクセス要求の態様とリフレッシュ間隔との関係の一例を図１に示す。図１に示す例では、一定時間（間隔Ｉ１）が経過する毎にリフレッシュが行われることを想定している。図１（ａ）に示すように、読み書きアクセスが頻繁に要求されない場合には、メモリのデータ保持特性が損なわれることがない。しかしながら、図１（ｂ）に示すように、読み書きアクセスが頻繁に要求されると、メモリのデータ保持特性が損なわれ（つまり、データビットの電荷が放電し）、データ保持時間が短くなる。これにより、データ破壊が発生する可能性がある。
中国特許公開公報第１０７９２４６９７号 米国特許公報第９７４１４２１号 台湾特許公開公報第２０１５３５３６６号
かかるロウハンマー問題を解決するために、例えば、メモリセルのリフレッシュ間隔（Ｉ１）を常に短く設定することが考えられる。しかしながら、この場合には、リフレッシュが短い間隔で頻繁に行われるようになることから、半導体記憶装置の消費電力が増大する虞があった。
本発明は上記課題に鑑みてなされたものであり、消費電力の増大を抑制するとともに、ロウハンマー問題によるデータ破壊を回避することの可能な半導体記憶装置を提供することを目的とする。
上記課題を解決するために、本発明は、外部から入力された所定のコマンドに含まれるメモリセルのリフレッシュ間隔に関する情報に基づいて前記メモリセルのリフレッシュ間隔を設定する第１制御部を備える、半導体記憶装置を提供する（発明１）。
かかる発明（発明１）によれば、所定のコマンドが外部から入力されると、当該コマンドに含まれるリフレッシュ間隔に関する情報に基づいてメモリセルのリフレッシュ間隔が設定されるので、当該コマンドを外部装置（例えば、メモリコントローラ等）から半導体記憶装置に送信することによって、メモリセルのリフレッシュ間隔を外部から設定することが可能になる。これにより、メモリセルのリフレッシュ間隔を任意に設定することができるので、メモリセルのリフレッシュ間隔が常に短く設定されている場合と比較して、消費電力の増大を抑制することができるとともに、ロウハンマー問題によるデータ破壊を回避することができる。
上記発明（発明１）においては、前記所定のコマンドは、前記半導体記憶装置の機能を設定するためのコマンドであってもよい（発明２）。
かかる発明（発明２）によれば、半導体記憶装置の機能を設定するタイミング（例えば、電源投入時等）において、メモリセルのリフレッシュ間隔を設定することが可能になる。
上記発明（発明１～２）においては、前記第１制御部は、前記所定のコマンドが外部から入力される毎に、前記所定のコマンドに含まれるメモリセルのリフレッシュ間隔に関する情報に基づいて前記メモリセルのリフレッシュ間隔を設定してもよい（発明３）。
かかる発明（発明３）によれば、所定のコマンドが外部から入力される毎にメモリセルのリフレッシュ間隔が設定されるので、メモリセルのリフレッシュ間隔を適宜変更することが可能になる。
上記発明（発明１～３）においては、アレイ状に配置された複数のメモリセルを含むメモリセルアレイが複数のブロックに分割されている場合に、前記複数のブロックのうち何れかのブロックを選択する第２制御部であって、選択されたブロック内の複数のメモリセルに記憶されるデータに対して生成された誤り訂正符号内の検査データを所定の記憶領域に記憶する第２制御部を備えてもよい（発明４）。
例えば、Ｗｉ－Ｆｉ（登録商標）等の通信分野のアプリケーションでは、グローバル変数等がメモリセルアレイに記憶された場合に、当該グローバル変数等が連続的に読み出し又は書き換えられる等のように、同一のアドレスに対して集中的にアクセスが行われる場合がある。この場合、同一のアドレスに対して集中的にアクセスが行われることによって、ロウハンマー問題が発生する虞があった。
また、誤り訂正符号（符号化データ）を用いてデータを半導体記憶装置に記憶することによって、半導体記憶装置に記憶されたデータにエラー（例えば、ロウハンマー問題に起因する反転や消失等）が発生した場合であっても当該エラーを検出及び訂正することが可能になるので、データの保持特性を高めることができる。しかしながら、メモリセルアレイに記憶される全てのデータに対して誤り訂正符号を生成する場合には、誤り訂正に用いられる検査データ等を記憶する回路の規模が増大するため、エリアペナルティが大きくなる虞があった。
かかる発明（発明４）によれば、メモリセルアレイ内の複数のブロックのうち選択されたブロックに記憶されたデータのみに対して誤り訂正符号を生成することが可能になるので、選択されたブロックに記憶されるデータの保持特性を高めることができる。また、かかる発明（発明４）によれば、メモリセルアレイに記憶される全てのデータに対して誤り訂正符号を生成する場合と比較して、検査データ等を記憶する回路の規模が増大するのを抑制することが可能になるので、エリアペナルティを低減することができる。
上記発明（発明４）においては、前記所定の記憶領域は、前記メモリセルアレイとは異なる他のメモリセルアレイに設けられてもよい（発明５）。
かかる発明（発明５）によれば、誤り訂正符号内の検査データを、データが記憶されるメモリセルアレイとは異なる他のメモリセルアレイに記憶することが可能になるので、同じメモリセルアレイに検査データが記憶されることによってデータの記憶容量が低減するのを抑制することができる。
上記発明（発明４）においては、前記所定の記憶領域は、前記複数のブロックのうち選択されたブロックとは異なる他のブロックに設けられてもよい（発明６）。
かかる発明（発明６）によれば、誤り訂正符号内の検査データを、データが記憶されるメモリセルアレイと同じメモリセルアレイに記憶することが可能になるので、検査データを記憶するために異なるメモリセルアレイが設けられることによって回路規模が増大するのを抑制することができる。
上記発明（発明１～６）においては、アレイ状に配置された１Ｔ１Ｃ型の複数のメモリセルを含むメモリセルアレイが複数のブロックに分割されている場合に、前記複数のブロックのうち何れかのブロックを選択する第２制御部であって、選択されたブロック内の複数のメモリセルに記憶されるデータを、２Ｔ２Ｃ型のメモリセルで構成された所定の記憶領域に記憶する第２制御部を備えてもよい（発明７）。
かかる発明（発明７）によれば、メモリセルアレイ内の複数のブロックのうち選択されたブロックに記憶されたデータのみを２Ｔ２Ｃ型のメモリセルに記憶することが可能になるので、選択されたブロックに記憶されるデータの保持特性を高めることが可能になる。また、かかる発明（発明７）によれば、メモリセルアレイ内の全てのメモリセルを２Ｔ２Ｃ型で構成する必要がないので、例えばメモリセルアレイ内の全てのメモリセルを２Ｔ２Ｃ型で構成した場合と比較して、回路規模を縮小させることができる。
上記発明（発明４～７）においては、前記第２制御部は、外部から入力された所定のコマンドに含まれる選択ブロックに関する情報に基づいて、前記複数のブロックのうち何れかのブロックを選択してもよい（発明８）。
かかる発明（発明８）によれば、所定のコマンドが外部から入力されると、当該コマンドに含まれる選択ブロックに関する情報に基づいて、複数のブロックのうち何れかのブロックが選択されるので、当該コマンドを外部装置（例えば、メモリコントローラ等）から半導体記憶装置に送信することによって、複数のブロックのうち何れかのブロック（つまり、所定の記憶領域に記憶されるデータに対応するブロック）を外部から設定（選択）することが可能になる。
本発明の半導体記憶装置によれば、消費電力の増大を抑制するとともに、ロウハンマー問題によるデータ破壊を回避することができる。
従来の半導体記憶装置に対する読み書きアクセス要求の態様とリフレッシュ間隔との関係の一例を示す図である。 本発明の第１実施形態に係る半導体記憶装置の構成例を示すブロック図である。 第１構成レジスタの構成例を示す図である。 （ａ）は、リフレッシュ制御部の構成例を示す図であり、（ｂ）は、分周器の構成例を示す図であり、（ｃ）は、複数のモード毎のリフレッシュ要求信号を示すタイムチャートである。 第２構成レジスタの構成例を示す図である。 本実施形態の半導体記憶装置におけるデータ制御の一例を説明する図である。 リフレッシュ間隔が設定される場合の半導体記憶装置の処理の一例を示すフローチャートである。 本発明の第２実施形態に係る半導体記憶装置の構成例を示す図である。 本実施形態の半導体記憶装置におけるデータ制御の一例を説明する図である。 本発明の第３実施形態に係る半導体記憶装置の構成例を示す図である。 第２構成レジスタの構成例を示す図である。 本実施形態の半導体記憶装置におけるデータ制御の一例を説明する図である。
以下、本発明の実施形態に係る半導体記憶装置について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。
また、本明細書等における「第１」、「第２」、「第３」等の表記は、或る構成要素を他の構成要素と区別するために使用されるものであって、当該構成要素の数、順序又は優先度等を限定するためのものではない。例えば、「第１要素」及び「第２要素」との記載が存在する場合、「第１要素」及び「第２要素」という２つの要素のみが採用されることを意味するものではないし、「第１要素」が「第２要素」に先行しなければならないことを意味するものでもない。
（第１実施形態）
図２は、本発明の第１実施形態に係る半導体記憶装置の構成例を示すブロック図である。本実施形態に係る半導体記憶装置１０は、Ｉ／Ｏ部１１と、コマンドデコーダ１２と、アドレスデコーダ１３と、データバス制御部１４と、メモリコア１５と、リフレッシュ制御部１６と、ＥＣＣ制御部１７と、を備える。半導体記憶装置１０内の各部１１～１７は、専用のハードウェアデバイスや論理回路によって構成されてもよい。なお、本実施形態では、説明を簡略化するために、例えば電源回路、クロックジェネレータ等の他の周知の構成が示されていない。
本実施形態に係る半導体記憶装置は、ＤＲＡＭや、リフレッシュ動作を内部で制御するように構成されたｐＳＲＡＭ（pseudo-Static Random Access Memory）であってもよい。従来のＤＲＡＭでは、例えば、ディスターブワード線アドレスを登録し、追加のリフレッシュ動作でデータを回復する等によってロウハンマー問題を解決するように構成された専用の回路が設けられているものが存在する。一方、ｐＳＲＡＭは、従来のＤＲＡＭと比較して小型化が進んでいるため、このような専用の回路を設けるためのスペースを確保することが困難である。また、仮に、このような専用の回路をｐＳＲＡＭに設けた場合には、ｐＳＲＡＭのコストが嵩む虞がある。
そこで、本実施形態に係る半導体記憶装置がｐＳＲＡＭである場合には、このような専用の回路を設けることなく、消費電力の増大を抑制するとともに、ロウハンマー問題によるデータ破壊を回避することができるので、好適である。
Ｉ／Ｏ部１１は、外部装置（例えば、メモリコントローラ等）との間で信号の送受信を行うように構成されている。具体的に説明すると、Ｉ／Ｏ部１１は、外部装置から入力されたコマンド信号をコマンドデコーダ１２に出力する。また、Ｉ／Ｏ部１１は、外部装置から入力されたアドレス信号をアドレスデコーダ１３に出力する。さらに、Ｉ／Ｏ部１１は、外部装置から入力されたデータ信号（以降、「データ」と称する）をデータバス制御部１４に出力し、データバス制御部１４から出力されたデータを外部装置に出力する。
コマンドデコーダ１２は、Ｉ／Ｏ部１１を介して外部から入力されたコマンド信号をデコードして、内部コマンドを生成する。ここで、生成される内部コマンドには、例えば、アクティブ信号、リード信号、ライト信号、プリチャージ信号等が含まれる。また、コマンドデコーダ１２は、内部コマンドを生成した場合に、読み出し又は書き込みアクセスやリフレッシュ等の対象となるワード線を活性化するための信号をメモリコア１５のロウデコーダ１５ａ（後述する）に出力する。さらに、コマンドデコーダ１２は、内部コマンドを生成した場合に、読み出し又は書き込みアクセスやリフレッシュ等の対象となるビット線を活性化するための信号をメモリコア１５のカラムデコーダ１５ｂ（後述する）に出力する。さらにまた、コマンドデコーダ１２は、生成した内部コマンドをアドレスデコーダ１３及びデータバス制御部１４に出力して、アドレスデコーダ１３及びデータバス制御部１４の各々を内部コマンドに基づいて制御させてもよい。
また、コマンドデコーダ１２は、半導体記憶装置１０の機能を設定するためのレジスタ書き込みコマンド（所定のコマンド）が外部装置からＩ／Ｏ部１１を介して入力された場合であって、第１構成レジスタの設定内容を示す第１構成レジスタ情報（図３に示す）がレジスタ書き込みコマンドに含まれている場合に、第１構成レジスタ情報を第１構成レジスタ（図示省略）に記憶する。さらに、コマンドデコーダ１２は、第１構成レジスタ情報を含むレジスタ書き込みコマンドが入力された場合に、レジスタ書き込みコマンドをリフレッシュ制御部１６に出力する。さらにまた、コマンドデコーダ１２は、ハイレベルのリフレッシュ信号ｓｒｅｆｚ（図４に示す）がリフレッシュ制御部１６から入力される毎に、リフレッシュの対象となるメモリセルのアドレスを示す信号をアドレスデコーダ１３に出力する。
図３を参照して、第１構成レジスタの構成例について説明する。図３は、ＨｙｐｅｒＢｕｓＴＭインタフェースを用いたｐＳＲＡＭの第１構成レジスタ（ＣＲ０）を一例として示している。第１構成レジスタは、半導体記憶装置１０の電力モードやアクセスプロトコルの動作条件等の定義に用いられるものであり、図３に示すように、所定数のビット（図の例では、１６ビット）内で割り当てられたいくつかの機能（図の例では、「ディープパワーダウンイネーブル」、「駆動強度」、「リフレッシュ間隔」、「初期レイテンシ」、「固定レイテンシ」、「ハイブリッドバーストモード」、「バースト長」）を外部から指定することができるように構成されている。なお、図３に示す「リフレッシュ間隔」以外の他の機能に関しては本発明と特に関係がないので、詳細な説明を省略する。
本実施形態では、第１構成レジスタのビット１１～９において、リフレッシュ間隔を指定することができるように構成されている。図３に示す例では、第１構成レジスタのビット１１～９の値によって複数（図の例では、４つ）のモード（図の例では、「ＭｏｄｅＡ」、「ＭｏｄｅＢ」、「ＭｏｄｅＣ」、「ＭｏｄｅＤ」）及び通常動作（デフォルト）モードのうち何れかのモードが指定されるようになっている。ここで、各モードは、本発明における「リフレッシュ間隔に関する情報」の一例である。図３に示す例では、第１構成レジスタのビット１１～９の値が０００ｂの場合にはＭｏｄｅＡが指定され、第１構成レジスタのビット１１～９の値が００１ｂの場合にはＭｏｄｅＢが指定され、第１構成レジスタのビット１１～９の値が０１０ｂの場合にはＭｏｄｅＣが指定され、第１構成レジスタのビット１１～９の値が０１１ｂの場合にはＭｏｄｅＤが指定され、第１構成レジスタのビット１１～９の値が１１１ｂの場合には通常動作モードが指定される。各モードのリフレッシュ間隔は互いに異なっており、本実施形態では、通常動作モード、ＭｏｄｅＡ、ＭｏｄｅＢ、ＭｏｄｅＣ、ＭｏｄｅＤの順にリフレッシュ間隔が短くなるように構成されている。
図３に示す第１構成レジスタの内容は、例えば、第１構成レジスタ情報を含むレジスタ書き込みコマンドが半導体記憶装置１０の電源投入時に外部装置から入力されることによって、半導体記憶装置１０内の第１構成レジスタに書き込まれてもよい。また、第１構成レジスタ情報を含むレジスタ書き込みコマンドは、半導体記憶装置１０に電源が投入されている間、任意のタイミングで入力されてもよい。
図２に戻ると、アドレスデコーダ１３は、Ｉ／Ｏ部１１を介して外部から入力されたアドレス信号や、コマンドデコーダ１２から入力されたリフレッシュの対象となるメモリセルのアドレスを示す信号をデコードして、メモリコア１５のメモリセルアレイ１５ｃ内の複数のワード線のうち活性化されるワード線を示すロウアドレス信号を生成する。そして、アドレスデコーダ１３は、生成したロウアドレス信号をメモリコア１５のロウデコーダ１５ａに出力する。
また、アドレスデコーダ１３は、Ｉ／Ｏ部１１を介して外部から入力されたアドレス信号をデコードして、メモリコア１５のメモリセルアレイ１５ｃ内の複数のビット線のうち活性化されるビット線を示すカラムアドレス信号を生成する。そして、アドレスデコーダ１３は、生成したカラムアドレス信号をメモリコア１５のカラムデコーダ１５ｂに出力する。
データバス制御部１４は、Ｉ／Ｏ部１１を介して外部から入力されたデータをメモリコア１５のセンスアンプ（図示省略）及びＥＣＣ制御部１７に出力する。また、データバス制御部１４は、メモリコア１５のセンスアンプ又はＥＣＣ制御部１７から出力されたデータをＩ／Ｏ部１１に出力する。
本実施形態において、メモリコア１５は、ロウデコーダ１５ａと、カラムデコーダ１５ｂと、メモリセルアレイ１５ｃと、ＥＣＣセルアレイ１５ｄと、センスアンプ（図示省略）と、を備える。
ロウデコーダ１５ａは、読み出し又は書き込みアクセスやリフレッシュ等の対象となるワード線を活性化するための信号がコマンドデコーダ１２から入力された場合に、メモリセルアレイ１５ｃ内の複数のワード線のうち、アドレスデコーダ１３から出力されたロウアドレス信号によって示されたワード線を活性化（駆動）する。
カラムデコーダ１５ｂは、読み出し又は書き込みアクセスやリフレッシュ等の対象となるビット線を活性化するための信号がコマンドデコーダ１２から入力された場合に、メモリセルアレイ１５ｃ内の複数のビット線のうち、アドレスデコーダ１３から出力されたカラムアドレス信号によって示されたビット線を活性化（駆動）する。
メモリセルアレイ１５ｃは、行列（アレイ）状に配置された複数のメモリセル（図示省略）を含む。各メモリセルには、Ｉ／Ｏ部１１を介して外部から入力されたデータが記憶される。各メモリセルは、周知の１Ｔ１Ｃ（１トランジスタ１キャパシタ）型のメモリセルであってもよい。また、各メモリセルは、複数のワード線のうち何れか１つのワード線と、複数のビット線のうち何れか１つのビット線と、に接続されている。さらに、複数のワード線の各々は、ロウデコーダ１５ａに接続されており、複数のビット線の各々は、カラムデコーダ１５ｂ及びセンスアンプに接続されている。
ＥＣＣセルアレイ１５ｄは、メモリセルアレイ１５ｃと同様に、行列状に配置された複数のメモリセル（図示省略）を含む。各メモリセルには、ＥＣＣ制御部１７から出力された検査データ（パリティデータ）が記憶される。各メモリセルは、１Ｔ１Ｃ型のメモリセルであってもよい。また、各メモリセルは、複数のワード線のうち何れか１つのワード線と、複数のビット線のうち何れか１つのビット線と、に接続されている。さらに、複数のワード線の各々は、ロウデコーダ１５ａに接続されており、複数のビット線の各々は、カラムデコーダ１５ｂ及びセンスアンプに接続されている。
なお、メモリセルアレイ１５ｃ及びＥＣＣセルアレイ１５ｄの各々のメモリセルに対するデータ制御の詳細については周知の技術と同様であるため、本実施形態では説明を省略する。
リフレッシュ制御部１６は、リフレッシュ信号ｓｒｅｆｚを生成してコマンドデコーダ１２に出力する。ここで、リフレッシュ制御部１６は、第１構成レジスタ情報を含むレジスタ書き込みコマンド（所定のコマンド）がコマンドデコーダ１２から入力された場合に、レジスタ書き込みコマンドに含まれるメモリセルのリフレッシュ間隔に関する情報に基づいてメモリセルのリフレッシュ間隔を設定するように構成されている。なお、リフレッシュ制御部１６は、本発明における「第１制御部」の一例である。
また、リフレッシュ制御部１６は、第１構成レジスタ情報を含むレジスタ書き込みコマンド（所定のコマンド）が外部から入力される毎に、レジスタ書き込みコマンドに含まれるメモリセルのリフレッシュ間隔に関する情報に基づいてメモリセルのリフレッシュ間隔を設定してもよい。
図４を参照して、リフレッシュ制御部１６の構成及び動作の一例について説明する。図４（ａ）に示すように、リフレッシュ制御部１６は、発振回路１６ａと、分周器１６ｂと、を備える。
発振回路１６ａは、リフレッシュ動作を開始するためのリフレッシュトリガ信号ｂｓｃｌｋを所定の周波数で生成して、分周器１６ｂに出力する。
分周器１６ｂは、発振回路１６ａから出力されたリフレッシュトリガ信号ｂｓｃｌｋを、レジスタ書き込みコマンドに含まれるメモリセルのリフレッシュ間隔（ここでは、ＭｏｄｅＡ、ＭｏｄｅＢ、ＭｏｄｅＣ、ＭｏｄｅＤのうち何れかのモード）に応じて分周する。そして、分周器１６ｂは、分周した信号を、リフレッシュ信号ｓｒｅｆｚとしてコマンドデコーダ１２に出力する。なお、ここでは、通常動作モードについての説明を省略している。
分周器１６ｂの構成例を図４（ｂ）に示す。図４（ｂ）に示すように、分周器１６ｂは、直列に接続された３つのＴフリップフロップと、４つのスイッチｓｗ＿ＭｏｄｅＡ，ｓｗ＿ＭｏｄｅＢ，ｓｗ＿ＭｏｄｅＣ，ｓｗ＿ＭｏｄｅＤと、を備える。
発振回路１６ａから出力されたリフレッシュトリガ信号ｂｓｃｌｋは、３つのＴフリップフロップのうち１段目のＴフリップフロップと、４つのモードのうちＭｏｄｅＤに対応するスイッチｓｗ＿ＭｏｄｅＤの一端側と、に入力される。スイッチｓｗ＿ＭｏｄｅＤは、オンになると、リフレッシュトリガ信号ｂｓｃｌｋをリフレッシュ信号ｓｒｅｆｚとして出力する。
１段目のＴフリップフロップから出力された信号は、３つのＴフリップフロップのうち２段目のＴフリップフロップと、４つのモードのうちＭｏｄｅＣに対応するスイッチｓｗ＿ＭｏｄｅＣの一端側と、に入力される。スイッチｓｗ＿ＭｏｄｅＣは、オンになると、１段目のＴフリップフロップから出力された信号をリフレッシュ信号ｓｒｅｆｚとして出力する。
２段目のＴフリップフロップから出力された信号は、３つのＴフリップフロップのうち３段目のＴフリップフロップと、４つのモードのうちＭｏｄｅＢに対応するスイッチｓｗ＿ＭｏｄｅＢの一端側と、に入力される。スイッチｓｗ＿ＭｏｄｅＢは、オンになると、２段目のＴフリップフロップから出力された信号をリフレッシュ信号ｓｒｅｆｚとして出力する。
３段目のＴフリップフロップから出力された信号は、４つのモードのうちＭｏｄｅＡに対応するスイッチｓｗ＿ＭｏｄｅＡの一端側に入力される。スイッチｓｗ＿ＭｏｄｅＡは、オンになると、３段目のＴフリップフロップから出力された信号をリフレッシュ信号ｓｒｅｆｚとして出力する。
かかる構成により、リフレッシュ信号ｓｒｅｆｚの周波数は、図４（ｃ）に示すように、ＭｏｄｅＡ、ＭｏｄｅＢ、ＭｏｄｅＣ、ＭｏｄｅＤの順に高くなる（つまり、リフレッシュ間隔がＭｏｄｅＡ、ＭｏｄｅＢ、ＭｏｄｅＣ、ＭｏｄｅＤの順に短くなる）。
リフレッシュ制御部１６は、レジスタ書き込みコマンドに含まれるメモリセルのリフレッシュ間隔に応じて、分周器１６ｂの各スイッチｓｗ＿ＭｏｄｅＡ，ｓｗ＿ＭｏｄｅＢ，ｓｗ＿ＭｏｄｅＣ，ｓｗ＿ＭｏｄｅＤのうち何れか１つのスイッチのみをオンに制御し、他のスイッチをオフに制御する。例えば、レジスタ書き込みコマンドに含まれるメモリセルのリフレッシュ間隔がＭｏｄｅＡの場合には、スイッチｓｗ＿ＭｏｄｅＡがオンになるように制御され、他のスイッチｓｗ＿ＭｏｄｅＢ，ｓｗ＿ＭｏｄｅＣ，ｓｗ＿ＭｏｄｅＤがオフになるように制御される。
ＥＣＣ制御部１７は、データバス制御部１４からメモリセルアレイ１５ｃに出力（記憶）されるデータに対して誤り訂正符号（符号化データ）を生成し、生成した誤り訂正符号内の検査データ（パリティデータ）をＥＣＣセルアレイ１５ｄに記憶する。また、ＥＣＣ制御部１７は、誤り訂正符号が生成されているデータがメモリセルアレイ１５ｃから出力される（読み出される）場合に、ＥＣＣセルアレイ１５ｄに記憶された検査データを用いて当該データの誤り検出及び訂正処理を行う。そして、ＥＣＣ制御部１７は、誤り検出及び訂正処理後のデータをデータバス制御部１４に出力する。
また、本実施形態において、ＥＣＣ制御部１７は、メモリセルアレイ１５ｃに記憶されるデータに対して誤り訂正符号（符号化データ）を生成する誤り訂正符号生成部１７ａ（図６に示す）と、誤り訂正符号が生成されているデータがメモリセルアレイ１５ｃから読み出される場合に、当該データの誤り検出及び訂正処理を行う誤り検出及び訂正部１７ｂ（図６に示す）と、を備える。
ここで、誤り訂正符号の生成及び誤り訂正処理は、例えばハミング符号やＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号等を用いた周知の方法で行われてもよい。また、符号化データの元となるデータの長さ及び検査データの長さは任意に選択されてもよいが、ここでは、符号化データの元となるデータの長さが８ビットであり、検査データの長さが４ビットである場合を一例として説明する。なお、この場合には、８ビットのデータのうち１ビットの誤り訂正が行われる。
本実施形態において、ＥＣＣ制御部１７は、行列（アレイ）状に配置された複数のメモリセルを含むメモリセルアレイ１５ｃが複数のブロックに分割されている場合に、複数のブロックのうち何れかのブロックを選択するように構成されている。さらに、ＥＣＣ制御部１７は、選択されたブロック内の複数のメモリセルに記憶されるデータに対して生成された誤り訂正符号内の検査データをＥＣＣセルアレイ１５ｄ（所定の記憶領域）に記憶するように構成されている。なお、ＥＣＣ制御部１７は、本発明における「第２制御部」の一例である。
また、ＥＣＣ制御部１７は、第２構成レジスタ情報（図５に示す）を含むレジスタ書き込みコマンド（所定のコマンド）が外部から入力された場合に、レジスタ書き込みコマンドに含まれる選択ブロックに関する情報に基づいて、複数のブロックのうち何れかのブロックを選択してもよい。これにより、レジスタ書き込みコマンド（所定のコマンド）が外部から入力されると、当該コマンドに含まれる選択ブロックに関する情報に基づいて、複数のブロックのうち何れかのブロックが選択されるので、当該コマンドを外部装置（例えば、メモリコントローラ等）から半導体記憶装置１０に送信することによって、複数のブロックのうち何れかのブロック（ここでは、誤り訂正符号の生成対象となるデータが記憶されるブロック）を外部から設定（選択）することが可能になる。
ここで、レジスタ書き込みコマンドに含まれる選択ブロックに関する情報に基づいて何れかのブロックが選択される場合には、コマンドデコーダ１２は、第２構成レジスタ情報を含むレジスタ書き込みコマンド（所定のコマンド）が外部装置からＩ／Ｏ部１１を介して入力された場合に、第２構成レジスタ情報を第２構成レジスタ（図示省略）に記憶する。また、コマンドデコーダ１２は、第２構成レジスタ情報を含むレジスタ書き込みコマンドが入力された場合に、レジスタ書き込みコマンドをＥＣＣ制御部１７に出力する。
図５を参照して、第２構成レジスタの構成例について説明する。図５は、ＨｙｐｅｒＢｕｓＴＭインタフェースを用いたｐＳＲＡＭの第２構成レジスタ（ＣＲ１）を一例として示している。第２構成レジスタは、図５に示すように、所定数のビット（図の例では、１６ビット）内で割り当てられた機能（図の例では、「ＥＣＣ適用ブロック制御」）を外部から指定することができるように構成されている。
本実施形態では、第２構成レジスタのビット１１～９において、ＥＣＣ適用ブロック（つまり、誤り訂正符号の生成対象となるデータが記憶されるブロック）を指定（選択）することができるように構成されている。図５に示す例では、第２構成レジスタのビット１１～９の値によって複数（図の例では、４つ）のブロックのうち何れかのブロックが選択されるようになっている。ここで、図５に示す各ブロックは、本発明における「選択ブロックに関する情報」の一例である。図５に示す例では、第２構成レジスタのビット１１～９の値が０００ｂの場合にはブロックｎ－３（ｎは、３以上の整数）が選択され、第２構成レジスタのビット１１～９の値が００１ｂの場合にはブロックｎ－２が選択され、第２構成レジスタのビット１１～９の値が０１０ｂの場合にはブロックｎ－１が選択され、第２構成レジスタのビット１１～９の値が０１１ｂの場合にはブロックｎが選択される。また、第２構成レジスタのビット１１～９の値が１１１ｂの場合には通常動作モード（選択ブロックなし、つまりブロックを選択しない）が指定される。
図５に示す第２構成レジスタの内容は、例えば、第２構成レジスタ情報を含むレジスタ書き込みコマンドが半導体記憶装置１０の電源投入時に外部装置から入力されることによって、半導体記憶装置１０内の第２構成レジスタに書き込まれてもよい。また、第２構成レジスタ情報を含むレジスタ書き込みコマンドは、半導体記憶装置１０に電源が投入されている間、任意のタイミングで入力されてもよい。
なお、図５に示す例では、複数のブロック及び通常動作モードの各々において、複数のスイッチ（図の例では、ｓｗ０，ｓｗ１，ｓｗ２，ｓｗ３，／ｓｗ０，／ｓｗ１，／ｓｗ２，／ｓｗ３）のオンオフ状態が示されているが、これについては図６を参照して説明する。
図６を参照して、本実施形態の半導体記憶装置１０におけるデータ制御の一例について説明する。本実施形態では、図６に示すように、メモリセルアレイ１５ｃが、連続するロウアドレスの複数のブロック（図の例では、ブロック０、…、ブロックｎ－３、ブロックｎ－２、ブロックｎ－１、ブロックｎ）に分割されている。各ブロックにおけるデータの記憶容量は、同じであってもよいし、異なっていてもよい。例えば、メモリセルアレイ１５ｃの記憶容量が６４Ｍビットであって、各ブロックの記憶容量が２Ｍビットの場合には、メモリセルアレイ１５ｃが３２個のブロックに分割される。また、この場合において、符号化データの元となるデータの長さが８ビットであり、検査データの長さが４ビットである場合には、ＥＣＣセルアレイ１５ｄの記憶容量は１Ｍビットとなる。
先ず、メモリセルアレイ１５ｃにデータが記憶される場合について説明する。メモリセルアレイ１５ｃの各ブロックの入力側には、データバス制御部１４から出力されたデータが入力（記憶）される。また、各ブロックのうち選択されたブロック（図の例では、ブロックｎ－２）に入力されるデータは、スイッチ部ＳＷ＿Ａを介してＥＣＣ制御部１７の誤り訂正符号生成部１７ａにも入力される。
ここで、ＥＣＣ制御部１７は、レジスタ書き込みコマンドに含まれる選択ブロックに関する情報に基づいて、ブロック（ここでは、ブロックｎ－２）を選択してもよい。また、ＥＣＣ制御部１７は、各ブロックのうち選択したブロック（ここでは、ブロックｎ－２）にデータが入力される場合に、当該データが誤り訂正符号生成部１７ａにも入力されるようにスイッチ部ＳＷ＿Ａを制御してもよい。
例えば、レジスタ書き込みコマンドにおいてブロックｎ－２が選択されている場合には、ＥＣＣ制御部１７は、ブロックｎ－２に対応する各スイッチのオンオフ状態に応じて、スイッチ部ＳＷ＿Ａ内の各スイッチを制御する。ここで、図６に示す例では、スイッチ部ＳＷ＿Ａ内に４つのスイッチ／ｓｗ０，／ｓｗ１，／ｓｗ２，／ｓｗ３が設けられている。スイッチ部ＳＷ＿Ａのスイッチ／ｓｗ０の一端側は、ブロックｎ－３の入力側に接続されており、スイッチ／ｓｗ０の他端側は、誤り訂正符号生成部１７ａに接続されている。スイッチ部ＳＷ＿Ａのスイッチ／ｓｗ１の一端側は、ブロックｎ－２の入力側に接続されており、スイッチ／ｓｗ１の他端側は、誤り訂正符号生成部１７ａに接続されている。スイッチ部ＳＷ＿Ａのスイッチ／ｓｗ２の一端側は、ブロックｎ－１の入力側に接続されており、スイッチ／ｓｗ２の他端側は、誤り訂正符号生成部１７ａに接続されている。スイッチ部ＳＷ＿Ａのスイッチ／ｓｗ３の一端側は、ブロックｎの入力側に接続されており、スイッチ／ｓｗ３の他端側は、誤り訂正符号生成部１７ａに接続されている。
また、図５に示す例では、ブロックｎ－２が選択された場合に、スイッチ／ｓｗ１がオンになり、スイッチ／ｓｗ０，／ｓｗ２，／ｓｗ３がオフになるように設定されている。この場合、ＥＣＣ制御部１７は、スイッチ部ＳＷ＿Ａのスイッチ／ｓｗ１をオンに制御し、スイッチ部ＳＷ＿Ａのスイッチ／ｓｗ０，／ｓｗ２，／ｓｗ３をオフに制御する。これにより、メモリセルアレイ１５ｃのブロックｎ－２に入力されるデータが、スイッチ部ＳＷ＿Ａを介してＥＣＣ制御部１７の誤り訂正符号生成部１７ａにも入力される。
また、ＥＣＣ制御部１７の誤り訂正符号生成部１７ａは、選択されたブロック（ここでは、ブロックｎ－２）に入力されるデータがスイッチ部ＳＷ＿Ａのスイッチ／ｓｗ１を介して入力されると、当該データに対して誤り訂正符号（符号化データ）を生成し、生成した誤り訂正符号内の検査データをＥＣＣセルアレイ１５ｄに記憶する。
次に、メモリセルアレイ１５ｃからデータが出力される場合について説明する。メモリセルアレイ１５ｃの各ブロックのうち選択されたブロック（ここでは、ブロックｎ－２）以外の他のブロックから出力されるデータは、スイッチ部ＳＷ＿Ｂを介してデータバス制御部１４に入力される。また、各ブロックのうち選択されたブロック（ここでは、ブロックｎ－２）から出力されるデータは、スイッチ部ＳＷ＿Ｂを介してデータバス制御部１４に入力されることなく、スイッチ部ＳＷ＿Ｃを介してＥＣＣ制御部１７の誤り検出及び訂正部１７ｂに入力される。
ここで、ＥＣＣ制御部１７は、各ブロックのうち選択したブロック（ここでは、ブロックｎ－２）からデータが出力される場合に、当該データがＥＣＣ制御部１７の誤り検出及び訂正部１７ｂに入力されるようにスイッチ部ＳＷ＿Ｂ，ＳＷ＿Ｃを制御してもよい。例えば、レジスタ書き込みコマンドにおいてブロックｎ－２が選択されている場合には、ＥＣＣ制御部１７は、ブロックｎ－２に対応する各スイッチのオンオフ状態に応じて、スイッチ部ＳＷ＿Ｂ及びスイッチ部ＳＷ＿Ｃの各スイッチを制御する。ここで、図６に示す例では、スイッチ部ＳＷ＿Ｂ内に４つのスイッチｓｗ０，ｓｗ１，ｓｗ２，ｓｗ３が設けられている。スイッチ部ＳＷ＿Ｂのスイッチｓｗ０の一端側は、ブロックｎ－３の出力側に接続されており、スイッチｓｗ０の他端側は、データバス制御部１４に接続されている。スイッチ部ＳＷ＿Ｂのスイッチｓｗ１の一端側は、ブロックｎ－２の出力側に接続されており、スイッチｓｗ１の他端側は、データバス制御部１４に接続されている。スイッチ部ＳＷ＿Ｂのスイッチｓｗ２の一端側は、ブロックｎ－１の出力側に接続されており、スイッチｓｗ２の他端側は、データバス制御部１４に接続されている。スイッチ部ＳＷ＿Ｂのスイッチｓｗ３の一端側は、ブロックｎの出力側に接続されており、スイッチｓｗ３の他端側は、データバス制御部１４に接続されている。
また、図６に示す例では、スイッチ部ＳＷ＿Ｃ内に４つのスイッチ／ｓｗ０，／ｓｗ１，／ｓｗ２，／ｓｗ３が設けられている。スイッチ部ＳＷ＿Ｃのスイッチ／ｓｗ０の一端側は、ブロックｎ－３の出力側とスイッチ部ＳＷ＿Ｂのスイッチｓｗ０との間に接続されており、スイッチ／ｓｗ０の他端側は、誤り検出及び訂正部１７ｂに接続されている。スイッチ部ＳＷ＿Ｃのスイッチ／ｓｗ１の一端側は、ブロックｎ－２の出力側とスイッチ部ＳＷ＿Ｂのスイッチｓｗ１との間に接続されており、スイッチ／ｓｗ１の他端側は、誤り検出及び訂正部１７ｂに接続されている。スイッチ部ＳＷ＿Ｃのスイッチ／ｓｗ２一端側は、ブロックｎ－１の出力側とスイッチ部ＳＷ＿Ｂのスイッチｓｗ２との間に接続されており、スイッチ／ｓｗ２の他端側は、誤り検出及び訂正部１７ｂに接続されている。スイッチ部ＳＷ＿Ｃのスイッチ／ｓｗ３の一端側は、ブロックｎの出力側とスイッチ部ＳＷ＿Ｂのスイッチｓｗ３との間に接続されており、スイッチ／ｓｗ３の他端側は、誤り検出及び訂正部１７ｂに接続されている。
さらに、図５に示す例では、ブロックｎ－２が選択された場合に、スイッチ／ｓｗ１，ｓｗ０，ｓｗ２，ｓｗ３がオンになり、スイッチ／ｓｗ０，／ｓｗ２，／ｓｗ３，ｓｗ１がオフになるように設定されている。この場合、ＥＣＣ制御部１７は、スイッチ部ＳＷ＿Ｂのスイッチｓｗ０，ｓｗ２，ｓｗ３をオンに制御し、スイッチ部ＳＷ＿Ｂのスイッチｓｗ１をオフに制御する。また、ＥＣＣ制御部１７は、スイッチ部ＳＷ＿Ｃのスイッチ／ｓｗ１をオンに制御し、スイッチ／ｓｗ０，／ｓｗ２，／ｓｗ３をオフに制御する。これにより、メモリセルアレイ１５ｃのブロックｎ－２から出力されたデータが、スイッチ部ＳＷ＿Ｃを介してＥＣＣ制御部１７の誤り検出及び訂正部１７ｂに入力される。
ＥＣＣ制御部１７の誤り検出及び訂正部１７ｂは、選択されたブロック（ここでは、ブロックｎ－２）から出力されたデータがスイッチ部ＳＷ＿Ｃのスイッチ／ｓｗ１を介して入力されると、ＥＣＣセルアレイ１５ｄに記憶された検査データを用いて、入力されたデータに対して誤り検出及び訂正処理を行う。
そして、ＥＣＣ制御部１７は、誤り検出及び訂正処理後のデータを、スイッチ部ＳＷ＿Ｄを介してデータバス制御部１４に出力する。ここで、ＥＣＣ制御部１７は、誤り検出及び訂正処理後のデータが、各ブロックのうち選択したブロック（ここでは、ブロックｎ－２）から出力されたデータとしてデータバス制御部１４に入力されるように、スイッチ部ＳＷ＿Ｄを制御してもよい。
例えば、レジスタ書き込みコマンドにおいてブロックｎ－２が選択されている場合には、ＥＣＣ制御部１７は、ブロックｎ－２に対応する各スイッチのオンオフ状態に応じて、スイッチ部ＳＷ＿Ｄの各スイッチを制御する。ここで、図６に示す例では、スイッチ部ＳＷ＿Ｄ内に４つのスイッチ／ｓｗ０，／ｓｗ１，／ｓｗ２，／ｓｗ３が設けられている。スイッチ部ＳＷ＿Ｄのスイッチ／ｓｗ０の一端側は、スイッチ部ＳＷ＿Ｂのスイッチｓｗ０とデータバス制御部１４との間に接続されており、スイッチ／ｓｗ０の他端側は、誤り検出及び訂正部１７ｂに接続されている。スイッチ部ＳＷ＿Ｄのスイッチ／ｓｗ１の一端側は、スイッチ部ＳＷ＿Ｂのスイッチｓｗ１とデータバス制御部１４との間に接続されており、スイッチ／ｓｗ１の他端側は、誤り検出及び訂正部１７ｂに接続されている。スイッチ部ＳＷ＿Ｄのスイッチ／ｓｗ２の一端側は、スイッチ部ＳＷ＿Ｂのスイッチｓｗ２とデータバス制御部１４との間に接続されており、スイッチ／ｓｗ２の他端側は、誤り検出及び訂正部１７ｂに接続されている。スイッチ部ＳＷ＿Ｄのスイッチ／ｓｗ３の一端側は、スイッチ部ＳＷ＿Ｂのスイッチｓｗ３とデータバス制御部１４との間に接続されており、スイッチ／ｓｗ３の他端側は、誤り検出及び訂正部１７ｂに接続されている。
また、図５に示す例では、ブロックｎ－２が選択された場合に、スイッチ／ｓｗ１がオンになり、スイッチ／ｓｗ０，／ｓｗ２，／ｓｗ３がオフになるように設定されている。この場合、ＥＣＣ制御部１７は、スイッチ部ＳＷ＿Ｄのスイッチ／ｓｗ１をオンに制御し、スイッチ部ＳＷ＿Ａのスイッチ／ｓｗ０，／ｓｗ２，／ｓｗ３をオフに制御する。これにより、誤り検出及び訂正部１７ｂから出力されたデータが、スイッチ部ＳＷ＿Ｄのスイッチ／ｓｗ１を介してデータバス制御部１４に入力される。
次に、図７を参照して、本実施形態に係る半導体記憶装置１０の動作の一例について説明する。なお、ここでは、リフレッシュ間隔を制御する場合の半導体記憶装置１０の動作について説明する。半導体記憶装置１０に電源が投入されると、半導体記憶装置１０は、第１構成レジスタ情報を含むレジスタ書き込みコマンドを受信したか否かを判別する（ステップＳ１００）。具体的に説明すると、コマンドデコーダ１２は、Ｉ／Ｏ部１１を介してレジスタ書き込みコマンドが外部装置から入力されたか否かを判別する。
半導体記憶装置１０がレジスタ書き込みコマンドを受信した場合に（ステップＳ１００：ＹＥＳ）、半導体記憶装置１０は、レジスタ書き込みコマンドにおいて４つのモード（ＭｏｄｅＡ、ＭｏｄｅＢ、ＭｏｄｅＣ、ＭｏｄｅＤ）のうち何れかのモードが指定されているか否かを判別する（ステップＳ１０１）。具体的に説明すると、コマンドデコーダ１２は、入力されたレジスタ書き込みコマンドをリフレッシュ制御部１６に出力する。一方、リフレッシュ制御部１６は、入力されたレジスタ書き込みコマンドに含まれるリフレッシュ間隔に基づいて、何れかのモードが指定されているか否かを判別する。
次に、半導体記憶装置１０は、４つのモード（ＭｏｄｅＡ、ＭｏｄｅＢ、ＭｏｄｅＣ、ＭｏｄｅＤ）のうち何れかのモードが指定されている場合に（ステップＳ１０１：ＹＥＳ）、指定されたモードに基づいてリフレッシュ間隔を制御する（ステップＳ１０２）。具体的に説明すると、リフレッシュ制御部１６は、指定されたモードに対応するリフレッシュ信号ｓｒｅｆｚを生成し、コマンドデコーダ１２に出力する。そして、半導体記憶装置１０は、ステップＳ１００の処理に移行する。
また、半導体記憶装置１０は、４つのモード（ＭｏｄｅＡ、ＭｏｄｅＢ、ＭｏｄｅＣ、ＭｏｄｅＤ）のうち何れのモードも指定されていない場合に（ステップＳ１０１：ＮＯ）、デフォルトの設定に基づいてリフレッシュ間隔を制御する（ステップＳ１０３）。具体的に説明すると、リフレッシュ制御部１６は、通常動作モードに対応するリフレッシュ信号ｓｒｅｆｚを生成し、コマンドデコーダ１２に出力する。そして、半導体記憶装置１０は、ステップＳ１００の処理に移行する。
なお、半導体記憶装置１０は、ステップＳ１００の処理においてレジスタ書き込みコマンドを受信していない場合に（ステップＳ１００：ＮＯ）、ステップＳ１００の処理に移行してもよい。
このように、レジスタ書き込みコマンドが外部から入力されると、レジスタ書き込みコマンドに含まれるリフレッシュ間隔に関する情報に基づいてメモリセルのリフレッシュ間隔が設定される。また、電源投入後にステップＳ１００の処理が繰り返されることによって、レジスタ書き込みコマンドが外部から入力される毎に、レジスタ書き込みコマンドに含まれるメモリセルのリフレッシュ間隔に関する情報に基づいてメモリセルのリフレッシュ間隔を設定することが可能になる。
上述したように、本実施形態の半導体記憶装置１０によれば、レジスタ書き込みコマンド（所定のコマンド）が外部から入力されると、レジスタ書き込みコマンドに含まれるリフレッシュ間隔に関する情報に基づいてメモリセルのリフレッシュ間隔が設定されるので、レジスタ書き込みコマンドを外部装置（例えば、メモリコントローラ等）から半導体記憶装置１０に送信することによって、メモリセルのリフレッシュ間隔を外部から設定することが可能になる。これにより、メモリセルのリフレッシュ間隔を任意に設定することができるので、メモリセルのリフレッシュ間隔が常に短く設定されている場合と比較して、消費電力の増大を抑制することができるとともに、ロウハンマー問題によるデータ破壊を回避することができる。
また、本実施形態では、レジスタ書き込みコマンド（所定のコマンド）は、半導体記憶装置１０の機能を設定するためのコマンドとして構成されている。これにより、半導体記憶装置の機能を設定するタイミング（例えば、電源投入時等）において、メモリセルのリフレッシュ間隔を設定することが可能になる。
さらに、本実施形態では、リフレッシュ制御部１６（第１制御部）は、レジスタ書き込みコマンド（所定のコマンド）が外部から入力される毎に、レジスタ書き込みコマンドに含まれるメモリセルのリフレッシュ間隔に関する情報に基づいてメモリセルのリフレッシュ間隔を設定するように構成されている。これにより、レジスタ書き込みコマンドが外部から入力される毎にメモリセルのリフレッシュ間隔が設定されるので、メモリセルのリフレッシュ間隔を適宜変更することが可能になる。
さらにまた、本実施形態に係る半導体記憶装置１０は、アレイ状に配置された複数のメモリセルを含むメモリセルアレイ１５ｃが複数のブロックに分割されている場合に、複数のブロックのうち何れかのブロックを選択するＥＣＣ制御部１７（第２制御部）であって、選択されたブロック内の複数のメモリセルに記憶されるデータに対して生成された誤り訂正符号内の検査データをＥＣＣセルアレイ１５ｄ（所定の記憶領域）に記憶するＥＣＣ制御部を備えている。これにより、メモリセルアレイ１５ｃ内の複数のブロックのうち選択されたブロックに記憶されたデータのみに対して誤り訂正符号を生成することが可能になるので、選択されたブロックに記憶されるデータの保持特性を高めることができる。また、メモリセルアレイ１５ｃに記憶される全てのデータに対して誤り訂正符号を生成する場合と比較して、検査データ等を記憶する回路の規模が増大するのを抑制することが可能になるので、エリアペナルティを低減することができる。
また、本実施形態では、検査データが記憶される領域（所定の記憶領域）は、メモリセルアレイ１５ｃとは異なるＥＣＣセルアレイ１５ｄ（他のメモリセルアレイ）に設けられている。これにより、誤り訂正符号内の検査データを、データが記憶されるメモリセルアレイ１５ｃとは異なるＥＣＣセルアレイ１５ｄに記憶することが可能になるので、同じメモリセルアレイに検査データが記憶されることによってデータの記憶容量が低減するのを抑制することができる。
（第２実施形態）
以下、本発明の第２実施形態について説明する。本実施形態の半導体記憶装置１０は、ＥＣＣセルアレイ１５ｄがメモリセルアレイ１５ｃ内に設けられている点において、第１実施形態と異なっている。以下、第１実施形態と異なる構成について説明する。
図８に、第２実施形態に係る半導体記憶装置１０の構成例を示す。図８に示すように、ＥＣＣセルアレイ１５ｄは、メモリセルアレイ１５ｃ内に設けられている。上記第１実施形態において説明したように、ＥＣＣセルアレイ１５ｄは、メモリセルアレイ１５ｃと同様に構成され得るので、ＥＣＣセルアレイ１５ｄをメモリセルアレイ１５ｃ内に含むことが可能である。
図９を参照して、本実施形態の半導体記憶装置１０におけるデータ制御の一例について説明する。本実施形態では、図９に示すように、メモリセルアレイ１５ｃ内の複数のブロック（図の例では、ブロック０、…、ブロックｎ－４、ブロックｎ－３、ブロックｎ－２、ブロックｎ－１、ブロックｎ）のうち選択されたブロック（図の例では、ブロックｎ－３）とは異なる他のブロック（図の例では、ブロックｎ）内のサブブロック（図の例では、サブブロックｎ＿ａ）が、ＥＣＣセルアレイ１５ｄとして構成されている。なお、ブロックｎの記憶容量がＥＣＣセルアレイ１５ｄの記憶容量よりも大きい場合には、ブロックｎ内のＥＣＣセルアレイ１５ｄ用のサブブロック（サブブロックｎ＿ａ）以外の他のサブブロック（図の例では、サブブロックｎ＿ｂ）が、メモリセルアレイ１５ｃ内の他のブロックと同様にデータ用の記憶領域として構成されてもよい。なお、本実施形態における各スイッチ部ＳＷ＿Ａ，ＳＷ＿Ｂ，ＳＷ＿Ｃ，ＳＷ＿Ｄの制御方法は、上述した第１実施形態と同様である。
本実施形態において、ＥＣＣ制御部１７は、メモリセルアレイ１５ｃ内の複数のブロックのうちＥＣＣセルアレイ１５ｄが構成されるブロックを自動的に選択してもよい。例えば、ＥＣＣ制御部１７は、メモリセルアレイ１５ｃ内の複数のブロックのうちデータが所定期間記憶されていないブロックを、ＥＣＣセルアレイ１５ｄが構成されるブロックとして選択し、選択したブロック内にＥＣＣセルアレイ１５ｄを構成（つまり、検査データを記憶）してもよい。
また、メモリセルアレイ１５ｃ内にＥＣＣセルアレイ１５ｄを構成するための所定の条件（例えば、所定期間内に頻繁にアクセスされるブロックが存在しない等）が満たされていない場合には、メモリセルアレイ１５ｃ内のＥＣＣセルアレイ１５ｄ（図９の例では、サブブロックｎ＿ａ）は、検査データ用の記憶領域ではなく、データ用の記憶領域として構成されてもよい。この場合、メモリセルアレイ１５ｃ内の全てのブロックを、データを記憶するための記憶領域として使用することが可能になる。
上述したように、本実施形態では、検査データが記憶される領域（所定の記憶領域）は、メモリセルアレイ１５ｃ内の複数のブロックのうち選択されたブロック（ここでは、ブロックｎ－２）とは異なる他のブロック（ここでは、ブロックｎ）に設けられている。これにより、誤り訂正符号内の検査データを、データが記憶されるメモリセルアレイ１５ｃと同じメモリセルアレイに記憶することが可能になるので、検査データを記憶するために異なるメモリセルアレイが設けられることによって回路規模が増大するのを抑制することができる。
（第３実施形態）
以下、本発明の第３実施形態について説明する。本実施形態の半導体記憶装置１０は、２Ｔ２Ｃセルアレイ１５ｅが設けられている点において、上記各実施形態と異なっている。以下、上記各実施形態と異なる構成について説明する。
図１０に、第３実施形態に係る半導体記憶装置１０の構成例を示す。図１０に示すように、半導体記憶装置１０は、上記各実施形態におけるＥＣＣセルアレイ１５ｄの代わりに２Ｔ２Ｃセルアレイ１５ｅが設けられており、上記各実施形態におけるＥＣＣ制御部１７の代わりに２Ｔ２Ｃ制御部１８が設けられている。なお、２Ｔ２Ｃ制御部１８は、専用のハードウェアデバイスや論理回路によって構成されてもよい。
２Ｔ２Ｃセルアレイ１５ｅは、行列（アレイ）状に配置された複数のメモリセル（図示省略）を含む。各メモリセルには、Ｉ／Ｏ部１１を介して外部から入力されたデータが記憶される。各メモリセルは、周知の２Ｔ２Ｃ（２トランジスタ２キャパシタ）型のメモリセルであってもよい。なお、各メモリセルに対するデータ制御の詳細については周知の技術と同様であるため、本実施形態では説明を省略する。
２Ｔ２Ｃ制御部１８は、データバス制御部１４からメモリセルアレイ１５ｃに出力（記憶）されるデータを２Ｔ２Ｃセルアレイ１５ｅに記憶する。また、２Ｔ２Ｃ制御部１８は、データがメモリセルアレイ１５ｃから出力される（読み出される）場合に、２Ｔ２Ｃセルアレイ１５ｅに記憶されたデータをデータバス制御部１４に出力する。
また、２Ｔ２Ｃ制御部１８は、行列（アレイ）状に配置された１Ｔ１Ｃ型の複数のメモリセルを含むメモリセルアレイが複数のブロックに分割されている場合に、複数のブロックのうち何れかのブロックを選択するように構成されている。さらに、２Ｔ２Ｃ制御部１８は、選択されたブロック内の複数のメモリセルに記憶されるデータを、２Ｔ２Ｃ型のメモリセルで構成された２Ｔ２Ｃセルアレイ１５ｅに記憶するように構成されている。なお、２Ｔ２Ｃ制御部１８は、本発明における「第２制御部」の一例である。
さらに、２Ｔ２Ｃ制御部１８は、第２構成レジスタ情報（図１１に示す）を含むレジスタ書き込みコマンド（所定のコマンド）が外部から入力された場合に、レジスタ書き込みコマンドに含まれる選択ブロックに関する情報に基づいて、複数のブロックのうち何れかのブロックを選択してもよい。これにより、レジスタ書き込みコマンド（所定のコマンド）が外部から入力されると、当該コマンドに含まれる選択ブロックに関する情報に基づいて、複数のブロックのうち何れかのブロックが選択されるので、当該コマンドを外部装置（例えば、メモリコントローラ等）から半導体記憶装置１０に送信することによって、複数のブロックのうち何れかのブロック（ここでは、２Ｔ２Ｃセルアレイ１５ｅに記憶されるデータが入力されるブロック）を外部から設定（選択）することが可能になる。
ここで、レジスタ書き込みコマンドに含まれる選択ブロックに関する情報に基づいて何れかのブロックが選択される場合には、コマンドデコーダ１２は、第２構成レジスタ情報を含むレジスタ書き込みコマンド（所定のコマンド）が外部装置からＩ／Ｏ部１１を介して入力された場合に、第２構成レジスタ情報を第２構成レジスタ（図示省略）に記憶する。また、コマンドデコーダ１２は、第２構成レジスタ情報を含むレジスタ書き込みコマンドが入力された場合に、レジスタ書き込みコマンドを２Ｔ２Ｃ制御部１８に出力する。
図１１を参照して、本実施形態における第２構成レジスタの構成例について説明する。図５は、ＨｙｐｅｒＢｕｓＴＭインタフェースを用いたｐＳＲＡＭの第２構成レジスタ（ＣＲ１）を一例として示している。第２構成レジスタは、図１１に示すように、所定数のビット（図の例では、１６ビット）内で割り当てられた機能（図の例では、「２Ｔ２Ｃ適用ブロック制御」）を外部から指定することができるように構成されている。
本実施形態では、第２構成レジスタのビット１１～９において、２Ｔ２Ｃ適用ブロック（つまり、２Ｔ２Ｃセルアレイ１５ｅに記憶されるデータが入力されるブロック）を指定（選択）することができるように構成されている。図１１に示す例では、第２構成レジスタのビット１１～９の値によって複数（図の例では、４つ）のブロックのうち何れかのブロックが選択されるようになっている。なお、図１１に示す第２構成レジスタの構成は、機能が「ＥＣＣ適用制御ブロック」から「２Ｔ２Ｃ制御ブロック」に変更されていることを除いて、図５に示す構成と同様である。
図１１に示す第２構成レジスタの内容は、例えば、第２構成レジスタ情報を含むレジスタ書き込みコマンドが半導体記憶装置１０の電源投入時に外部装置から入力されることによって、半導体記憶装置１０内の第２構成レジスタに書き込まれてもよい。また、第２構成レジスタ情報を含むレジスタ書き込みコマンドは、半導体記憶装置１０に電源が投入されている間、任意のタイミングで入力されてもよい。
図１２を参照して、本実施形態の半導体記憶装置１０におけるデータ制御の一例について説明する。ここで、図１２に示す構成は、ＥＣＣ制御部１７及びＥＣＣセルアレイ１５ｄの代わりに２Ｔ２Ｃ制御部１８及び２Ｔ２Ｃセルアレイ１５ｅが設けられていることと、スイッチ部ＳＷ＿Ｃが設けられていないことと、を除いて、第１実施形態と同様である。本実施形態では、第１実施形態と同様に、メモリセルアレイ１５ｃが、複数のブロック（図の例では、ブロック０、…、ブロックｎ－３、ブロックｎ－２、ブロックｎ－１、ブロックｎ）に分割されている。なお、２Ｔ２Ｃセルアレイ１５ｅの記憶容量は、各ブロックの記憶容量と同じであってもよい。例えば、メモリセルアレイ１５ｃ内の各ブロックの記憶容量が２Ｍビットの場合、２Ｔ２Ｃセルアレイ１５ｅの記憶容量は２Ｍビットとなる。
先ず、メモリセルアレイ１５ｃにデータが記憶される場合について説明する。メモリセルアレイ１５ｃの各ブロックの入力側には、データバス制御部１４から出力されたデータが入力（記憶）される。また、各ブロックのうち選択されたブロック（図の例では、ブロックｎ－２）に入力されるデータは、スイッチ部ＳＷ＿Ａを介して２Ｔ２Ｃ制御部１８にも入力される。
ここで、２Ｔ２Ｃ制御部１８は、上記各実施形態におけるＥＣＣ制御部１７と同様に、レジスタ書き込みコマンドに含まれる選択ブロックに関する情報に基づいて、ブロック（ここでは、ブロックｎ－２）を選択してもよい。また、２Ｔ２Ｃ制御部１８は、各ブロックのうち選択したブロック（ここでは、ブロックｎ－２）にデータが入力される場合に、当該データが２Ｔ２Ｃセルアレイ１５ｅにも入力（記憶）されるようにスイッチ部ＳＷ＿Ａを制御してもよい。
例えば、２Ｔ２Ｃ制御部１８は、上記各実施形態におけるＥＣＣ制御部１７と同様に、スイッチ部ＳＷ＿Ａのスイッチ／ｓｗ１をオンに制御し、スイッチ部ＳＷ＿Ａのスイッチ／ｓｗ０，／ｓｗ２，／ｓｗ３をオフに制御する。これにより、メモリセルアレイ１５ｃのブロックｎ－２に入力されるデータが、スイッチ部ＳＷ＿Ａを介して２Ｔ２Ｃセルアレイ１５ｅにも入力される。
次に、メモリセルアレイ１５ｃからデータが出力される場合について説明する。メモリセルアレイ１５ｃの各ブロックのうち選択されたブロック（ここでは、ブロックｎ－２）以外の他のブロックから出力されるデータは、スイッチ部ＳＷ＿Ｂを介してデータバス制御部１４に入力される。一方、各ブロックのうち選択されたブロック（ここでは、ブロックｎ－２）から出力されるデータは、スイッチ部ＳＷ＿Ｂを介してデータバス制御部１４に入力されない。その代わりに、２Ｔ２Ｃ制御部１８は、２Ｔ２Ｃセルアレイ１５ｅに記憶されたデータを、スイッチ部ＳＷ＿Ｄを介してデータバス制御部１４に出力する。ここで、２Ｔ２Ｃ制御部１８は、２Ｔ２Ｃセルアレイ１５ｅに記憶されたデータが、各ブロックのうち選択したブロック（ここでは、ブロックｎ－２）から出力されたデータとしてデータバス制御部１４に入力されるように、スイッチ部ＳＷ＿Ｂ，ＳＷ＿Ｄを制御してもよい。
例えば、２Ｔ２Ｃ制御部１８は、スイッチ部ＳＷ＿Ｂのスイッチｓｗ０，ｓｗ２，ｓｗ３をオンに制御し、スイッチ部ＳＷ＿Ｂのスイッチｓｗ１をオフに制御する。また、２Ｔ２Ｃ制御部１８は、スイッチ部ＳＷ＿Ｄのスイッチ／ｓｗ１をオンに制御し、スイッチ／ｓｗ０，／ｓｗ２，／ｓｗ３をオフに制御する。これにより、２Ｔ２Ｃセルアレイ１５ｅから出力されたデータが、スイッチ部ＳＷ＿Ｄを介してデータバス制御部１４に入力される。
このようにして、メモリセルアレイ１５ｃ内の複数のブロックのうち選択されたブロック（ブロックｎ－２）に記憶されたデータのみを、１Ｔ１Ｃ型のメモリセルと比較してデータの保持特性が高いことで知られている２Ｔ２Ｃ型のメモリセルにも記憶するとともに、当該データを２Ｔ２Ｃ型のセルアレイから出力することが可能になる。
なお、本実施形態では、ＥＣＣセルアレイ１５ｄ及びＥＣＣ制御部１７の代わりに２Ｔ２Ｃセルアレイ１５ｅ及び２Ｔ２Ｃ制御部１８が設けられる場合を一例として説明したが、これらの全てが半導体記憶装置１０に設けられてもよい。
上述したように、本実施形態の半導体記憶装置１０によれば、メモリセルアレイ１５ｃ内の複数のブロックのうち選択されたブロックに記憶されたデータのみを２Ｔ２Ｃ型のメモリセルに記憶することが可能になるので、選択されたブロックに記憶されるデータの保持特性を高めることができる。また、本実施形態の半導体記憶装置１０によれば、メモリセルアレイ１５ｃ内の全てのメモリセルを２Ｔ２Ｃ型で構成する必要がないので、例えばメモリセルアレイ１５ｃ内の全てのメモリセルを２Ｔ２Ｃ型で構成した場合と比較して、回路規模を縮小することができる。
以上説明した各実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記各実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
例えば、上述した各実施形態では、メモリセルアレイ１５ｃ内の複数のブロックのうち何れか１つのブロックが選択される場合を一例として説明したが、本発明はこの場合に限定されない。例えば、複数のブロックのうち２つ以上のブロックが選択され、選択されたブロックに記憶されるデータがＥＣＣセルアレイ１５ｄ及び／又は２Ｔ２Ｃセルアレイ１５ｅに記憶されてもよい。
また、上述した各実施形態では、リフレッシュ間隔に関する情報及び選択ブロックに関する情報がレジスタ書き込みコマンドに含まれる場合を一例として説明したが、本発明はこの場合に限られない。例えば、リフレッシュ間隔に関する情報及び／又は選択ブロックに関する情報は、他のコマンド（例えば、読み出しコマンド、書き込みコマンド等）に含まれてもよい。
さらに、上述した各実施形態では、ＥＣＣ制御部１７及び２Ｔ２Ｃ制御部１８の各々が、レジスタ書き込みコマンドに含まれる選択ブロックに関する情報に基づいて、複数のブロックのうち何れかのブロックを選択する場合を一例として説明したが、本発明はこの場合に限られない。例えば、ＥＣＣ制御部１７及び／又は２Ｔ２Ｃ制御部１８は、複数のブロックのうち所定の条件を満たすブロックを選択してもよい。ここで、所定の条件とは、例えば、所定期間内で最も頻繁にアクセス（読み出し及び／又は書き込み）されたブロックであってもよい。例えば、所定期間内で最も頻繁にアクセスされたブロックが選択される場合には、ＥＣＣ制御部１７及び／又は２Ｔ２Ｃ制御部１８は、所定期間内で集中的にアクセスされるデータ（例えば、グローバル変数等）が記憶されているブロックを選択することが可能になる。この場合、ＥＣＣ制御部１７及び／又は２Ｔ２Ｃ制御部１８は、アドレスデコーダ１３から出力されたロウアドレス信号に基づいて複数のブロック毎のアクセス数をカウントすることによって、所定期間内に最も頻繁にアクセスされたブロックを決定（選択）してもよい。なお、ＥＣＣ制御部１７及び／又は２Ｔ２Ｃ制御部１８は、所定のタイミング毎（例えば、所定期間が経過する毎等）にブロックの選択を行ってもよい。これにより、選択されるブロックを適宜変更することが可能になる。
さらに、上述した各実施形態における半導体記憶装置１０内の各部１１～１８の構成は一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。
１０…半導体記憶装置
１５ｃ…メモリセルアレイ
１５ｄ…ＥＣＣセルアレイ
１５ｅ…２Ｔ２Ｃセルアレイ
１６…リフレッシュ制御部
１７…ＥＣＣ制御部
１８…２Ｔ２Ｃ制御部

Claims (8)

  1. 外部から入力された所定のコマンドに含まれるメモリセルのリフレッシュ間隔に関する情報に基づいて前記メモリセルのリフレッシュ間隔を設定する第１制御部を備える、
    半導体記憶装置。
  2. 前記所定のコマンドは、前記半導体記憶装置の機能を設定するためのコマンドである、請求項１に記載の半導体記憶装置。
  3. 前記第１制御部は、前記所定のコマンドが外部から入力される毎に、前記所定のコマンドに含まれるメモリセルのリフレッシュ間隔に関する情報に基づいて前記メモリセルのリフレッシュ間隔を設定する、請求項１又は２に記載の半導体記憶装置。
  4. アレイ状に配置された複数のメモリセルを含むメモリセルアレイが複数のブロックに分割されている場合に、前記複数のブロックのうち何れかのブロックを選択する第２制御部であって、選択されたブロック内の複数のメモリセルに記憶されるデータに対して生成された誤り訂正符号内の検査データを所定の記憶領域に記憶する第２制御部を備える、請求項１～３の何れかに記載の半導体記憶装置。
  5. 前記所定の記憶領域は、前記メモリセルアレイとは異なる他のメモリセルアレイに設けられている、請求項４に記載の半導体記憶装置。
  6. 前記所定の記憶領域は、前記複数のブロックのうち選択されたブロックとは異なる他のブロックに設けられている、請求項４に記載の半導体記憶装置。
  7. アレイ状に配置された１Ｔ１Ｃ型の複数のメモリセルを含むメモリセルアレイが複数のブロックに分割されている場合に、前記複数のブロックのうち何れかのブロックを選択する第２制御部であって、選択されたブロック内の複数のメモリセルに記憶されるデータを、２Ｔ２Ｃ型のメモリセルで構成された所定の記憶領域に記憶する第２制御部を備える、請求項１～６の何れかに記載の半導体記憶装置。
  8. 前記第２制御部は、外部から入力された所定のコマンドに含まれる選択ブロックに関する情報に基づいて、前記複数のブロックのうち何れかのブロックを選択する、請求項４～７の何れかに記載の半導体記憶装置。
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